KR101033220B1 - 금속 게이트를 가지는 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명은 금속 게이트를 가지는 반도체 소자의 형성 방법에 관한 것으로서, 저온의 고밀도 플라즈마 공정을 통하여 게이트의 측벽에 버퍼 산화막을 증착하지 않게 하는 구조적인 변화를 발생시킴으로써 쇼트 채널 험프 특성을 개선시키는 이점이 있다.
이를 위해 본 발명은, 반도체 기판 위에 금속 게이트를 형성하는 단계, 금속 게이트가 형성된 반도체 기판 전면에 저온의 고밀도 플라즈마 공정을 통해 버퍼 산화막을 증착하는 단계, 저온의 고밀도 플라즈마 식각 공정을 실시하여 금속 게이트 측벽의 버퍼 산화막을 제거하는 단계, 금속 게이트 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법을 제공한다.
금속 게이트, 저온 고밀도 플라즈마, 버퍼 산화막

Description

금속 게이트를 가지는 반도체 소자의 형성방법 {Method for forming semiconductor device having a metal gate}
도 1은 버퍼 산화막이 적용되어 스페이서 질화막이 완충된 것을 설명하기 위한 도면이다.
도 2는 H₂이온에 의한 쇼트 채널 험프의 발생을 설명하기 위한 공정 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 금속 게이트를 가지는 반도체 소자의 형성방법으로 진행되는 공정 진행을 설명하기 위해 나타낸 공정 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명-
31 : 반도체 기판 32 : 게이트 산화막
33 : 게이트 폴리막 34 : 텅스텐실리사이드막
35 : 하드마스크 질화막 41 : 감광막 패턴
61 : 버퍼 산화막 80 : LP질화막
90 : 게이트 스페이서
본 발명은 금속 게이트를 구비한 반도체 소자의 형성 방법에 관한 것으로서, 보다 상세하게는 저온의 고밀도 플라즈마 공정을 통하여 게이트의 측벽에 버퍼 산화막을 증착하지 않게 하는 구조적인 변화를 발생시킴으로써 쇼트 채널 험프 특성을 개선시키는 금속 게이트를 구비한 반도체 소자의 형성방법에 관한 것이다.
최근 대부분의 반도체 소자를 제조하는데 있어서, 게이트 형성시 게이트 산화막, 게이트 폴리실리콘, 텅스텐실리사이드(WSix) 및 하드마스크 질화막의 적층구조로 이루어진 게이트 전극을 사용하고 있다. 여기서 상기 하드마스크 질화막은 게이트 전극을 형성하기 위한 식각시 하드마스크 역할을 하며, 또한 랜딩 플러그 콘택(Landing Plug Contact: LPC)을 형성할 때 주변의 산화막과 식각 선택비의 차이에 의한 자기정렬 콘택 공정(Self Alignment Contact : SAC)의 하드마스크로도 이용한다. 또한 상기 자기정렬 콘택 식각을 시행할 때, 상기 하드마스크용 질화막뿐 아니라 SAC 식각시 절연을 확실히 하는 목적으로 저압에서 성장시킨 질화막(Low Pressure Nitride: LP질화막)이 게이트 스페이서로써 이용된다.
이때, 상기 LP질화막과 반도체 기판 간의 접촉을 방지하기 위해 버퍼 산화막을 이용한다. 이는 반도체 기판과 LP질화막이 직접 접촉하지 않도록 함으로써, 질화물의 인장응력으로 인하여 반도체 기판의 면 저항(sheet resistance)이 급격히 증가하는 것을 방지하기 위한 것이다.
이를 좀 더 자세히 살펴보면, 만일 반도체 기판과 LP질화막이 직접 접촉을 하게 되면, PMOS에서는 드레인포화전류(Drain Saturation Current: Idsat)가 20% 정도 감소되며 NMOS의 경우에는 문턱전압이 변화되어 소자의 신뢰성이 영향을 받게 된다. 이 밖의 물리적인 문제로 반도체 기판에 결핍성 공간(Void)을 발생시킬 수 있다. 이를 해결하기 위한 방법으로 버퍼 산화막을 형성하는데, 이때 상기 버퍼 산화막의 형성은 685도 이상의 고온에서 고온산화(High Temperature Oxide: HTO) 또는 LPTEOS(Low Press TEOS)를 이용한다.
도 1은 버퍼 산화막(10)이 적용되어 LP질화막(11)이 완충된 모양을 나타낸 것이다. 그러나 상기와 같은 문제점을 해결하기 위해 버퍼 산화막을 사용하게 되면, 쇼트 채널 험프가 발생하는 문제점이 있었는바, 도 2를 참조하여 이를 상세히 설명하기로 한다.
도 2는 H₂이온에 의해 쇼트 채널 험프가 발생한 것을 설명하기 위한 공정 단면도이다. 일반적으로 HTO 또는 LPTEOS 산화물은 질화물에 비하여 절연 특성과 배리어 특성이 떨어진다. 따라서 후속 공정을 진행하는 도중에 H₂이온이 버퍼 산화막(10)을 타고 침투하여 게이트 산화막의 계면(21)에 축적된다. 이때 H₂이온은 빠른 이동도(mobility)로 인하여 마치 캐리어와 같은 작용을 하여 문턱전압을 급격히 감소시키게 되는데, 이와 같은 현상을 쇼트 채널 험프라고 한다.
즉, 종래에는 HTO 또는 LPTEOS 산화물을 이용하여 버퍼 산화막을 형성함으로써, H₂이온이 게이트 산화막의 계면에 축적되어 쇼트 채널 험프가 발생되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 저온의 고밀도 플라즈마 공정을 통하여 게이트의 측벽에 버퍼 산화막을 증착하지 않게 하는 구조적인 변화를 발생시킴으로써 쇼트 채널 험프 특성을 개선시키는 금속 게이트를 구비한 반도체 소자의 형성방법을 제공하는데 있다.
상기와 같은 기술적 과제를 해결하기 위하여, 반도체 기판 위에 금속 게이트를 형성하는 단계, 상기 금속 게이트가 형성된 반도체 기판 전면에 저온의 고밀도 플라즈마 공정을 통해 버퍼 산화막을 증착하는 단계, 저온의 고밀도 플라즈마 식각 공정을 실시하여 상기 금속 게이트 측벽의 버퍼 산화막을 제거하는 단계, 상기 금속 게이트 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법을 제공한다.
본 발명에 있어서, 상기 버퍼 산화막을 증착하는 단계는 저온의 고밀도 플라즈마 공정을 이용하되, 상기 금속 게이트의 상부와 하부에 산화막이 주로 증착하는 것을 특징으로 한다.
또한, 상기 버퍼 산화막의 증착하는 단계는 저온의 고밀도 플라즈마 공정을 이용하되, SiH₄/O₂/He의 혼합 가스를 13-17sccm/30-37sccm/800-1000sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000~4000W/600~800W의 조 건으로 공급하여 증착하는 것이 바람직하다.
또한, 상기 금속 게이트 측벽의 버퍼 산화막을 제거하는 단계는 저온의 고밀도 플라즈마 공정을 이용하되, 상기 금속 게이트의 상부와 하부에만 버퍼 산화막이 남는 것을 특징으로 한다.
또한, 상기 버퍼 산화막을 제거하는 단계는 저온의 고밀도 플라즈마 공정을 이용하되, NF₃/He의 혼합가스를 90-110sccm/350-450sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000-4000W/600-800W의 조건으로 공급하여 식각하는 것이 바람직하다.
또한, 상기 버퍼 산화막을 증착 및 제거시, 웨이퍼의 후면 쪽으로 He 이온을 2.7-3.3Torr의 압력으로 주입하는 것을 특징으로 한다.
또한, 상기 게이트 스페이서를 형성하는 단계는 스페이서용 물질을 증착하는 단계와 상기 스페이서용 물질을 스페이서 블랭킷 에치백하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 3 내지 도 9는 본 발명에 따른 금속 게이트를 가지는 반도체 소자의 형성 방법의 제조방법을 설명하기 위한 도면이다.
먼저, 도 3에 도시한 바와 같이, 반도체 기판(31)위에 게이트 산화막(32)을 형성하고, 상기 게이트 산화막(32)위에 게이트 폴리막(33)을 형성한다. 상기 게이트 산화막(32)은 열산화 또는 화학기상증착을 통해 반도체 기판(31) 위에 35~45Å의 두께로 형성하고, 상기 게이트 폴리막(33)은 불순물이 도핑된 폴리 실리콘 막으로서 700-900Å의 두께로 형성한다. 이어서, 상기 게이트 폴리막(33) 위에 텅스텐 실리사이드막(34) 및 하드마스크 질화막(35)을 차례로 형성한다. 상기 텅스텐 실리사이드막(34)은 1000-1200Å의 두께로 형성하고 상기 하드마스크 질화막(35)은 1500~2500Å의 두께로 형성한다.
그 다음, 도 4에 도시한 바와 같이, 상기 하드마스크 질화막(35)위에 감광액을 도포하고 노광 및 현상하여 게이트 전극을 형성하기 위한 감광막패턴(41)을 형성하고, 상기 감광막패턴(41)을 이용하여 상기 하드마스크 질화막(35)을 식각한다.
이어서 도 5에 도시한 바와 같이, 상기 하드마스크 질화막(35)을 하드마스크로 상기 텅스텐실리사이드막(34), 게이트 폴리막(33) 및 게이트 산화막(32)을 순차적으로 식각하여 금속 게이트(51)를 형성하고, 상기 감광막 패턴(41)은 제거한다.
그리고 도 6에 도시한 바와 같이, 상기 금속 게이트가 형성된 반도체 기판(31)의 전면에 저온의 고밀도 플라즈마 공정을 통하여 버퍼 산화막(61)을 증착한다. 여기서 상기 버퍼 산화막(61)은 200-300Å의 두께를 갖도록 한다. 상기 버퍼 산화막(61)을 증착할 경우, SiH₄/O₂/He의 혼합 가스를 13-17sccm/30-37sccm/800-1000sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000~4000W/600~800W의 조건으로 하여 증착한다.
여기서 상기 SiH₄/O₂/He의 혼합 가스를 이용한 저온의 고밀도 플라즈마 공 정을 통해 상기 버퍼 산화막(61)을 증착할 경우, 증착 속도가 느리고 이온 플럭스(Ion flux)가 거의 수직적이기 때문에 상기 금속 게이트(51)의 상부(A)와 하부(B)에 버퍼 산화막(61)이 주로 증착되고, 상기 금속 게이트(51)의 측벽(C)부분은 얇게 증착된다. 또한 고밀도 플라즈마 공정의 경우, 바이어스를 가하면서 증착하기 때문에 좁은 공간을 가진 지역에서는 삼각형 형태로 증착되고 넓은 쪽은 평평하게 증착된다. 이에 따라 상부(A)는 삼각형의 증착형태가 나타나게 되고 하부(B)와 측벽(C)은 평평하게 증착된다.
그 다음 도 7에 도시한 바와 같이, 저온의 고밀도 플라즈마 식각 공정을 실시하여 40-150Å정도 상기 버퍼 산화막(61)을 제거한다. 상기 저온의 고밀도 플라즈마 식각 공정은 NF₃/He의 혼합가스를 90-110sccm/350-450sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000-4000W/600-800W의 조건으로 하여 실시한다.
여기서 NF₃/He의 혼합가스는 상기 금속 게이트(51)의 측벽에 얇게 증착된 버퍼 산화막을 제거하여, 금속 게이트(51)의 상부(A)와 하부(B)에만 버퍼 산화막(61)이 남게 되는 구조가 된다.
한편 상기의 저온의 고밀도 플라즈마 증착 및 식각 공정시, 웨이퍼의 후면(backside)쪽으로 웨이퍼의 온도를 낮추기 위해 헬륨(He)이온을 2.7-3.3Torr의 압력으로 주입한다. 이때, 상기 웨이퍼의 후면 쪽에 헬륨(He)이온이 들어가게 되면 웨이퍼가 서셉터(susceptor)로부터 이탈을 할 수 있기 때문에 서셉터에 척킹 전압(chucking voltage)을 700-900V 가해주어 웨이퍼를 붙잡아준다. 또한 이러한 저온 의 고밀도 플라즈마 공정은 패턴 크기가 작은 소자 일수록 플라즈마 공정에서 손상을 입어 소자에 영향을 미치게 되는 PID(Plasma Induced Damage)현상을 개선할 수 있다.
그리고 도 8에 도시한 바와 같이, LP질화막(80)을 100~150Å 두께로 증착한다.
이후 도 9에 도시한 바와 같이, 스페이서 블랭킷 에치백(spacer blanket etchback)하여 LP질화막으로 된 게이트 스페이서(90)를 형성한다. 그러면 상기 금속 게이트(51)의 하부 쪽에 게이트 스페이서(90)가 존재하는 부분 아래에만 스트레스(stress)가 없는 버퍼 산화막(91)이 존재하고, 상기 금속 게이트의 측벽에는 버퍼 산화막 없이 게이트 스페이서(90)가 바로 접하게 됨으로써 쇼트 채널 험프 특성을 개선할 수 있다.
본 발명은 금속 게이트에 저온의 고밀도 플라즈마 공정을 통해 버퍼 산화막을 증착 및 식각한 후, 상기 금속 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 포함하여 이루어진다.
따라서 본 발명에서는 상기 저온의 고밀도 플라즈마 공정을 통하여 금속 게이트의 게이트 스페이서가 존재하는 부분 아래에만 스트레스가 없는 버퍼 산화막이 존재하게 함으로써 쇼트 채널 험프 특성을 개선할 수 있다. 또한 상기 저온의 고밀도 플라즈마 공정을 통해 고온의 고밀도 플라즈마 공정에서 발생할 수 있는 PID 현상을 개선할 수 있다.
상술한 바와 같이, 본 발명은 저온의 고밀도 플라즈마 공정을 통하여 게이트 스페이서가 존재하는 부분 아래에만 스트레스가 없는 버퍼 산화막이 존재함으로써 쇼트 채널 험프 특성을 개선할 수 있다.
또한, 본 발명은 저온의 고밀도 플라즈마 공정을 통해 PID 현상을 개선할 수 있다.

Claims (7)

  1. 반도체 기판 위에 금속 게이트를 형성하는 단계;
    고밀도 플라즈마 공정을 수행하여 상기 금속 게이트의 측벽은 노출시키면서 상기 금속 게이트의 상부면 및 상기 반도체 기판의 노출된 표면 위에 버퍼 산화막을 형성하는 단계; 및
    상기 노출된 금속 게이트 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 고밀도 플라즈마 공정은 상기 반도체 기판상에 SiH₄/O₂/He의 혼합 가스를 공급하면서 바이어스를 인가하여 상기 금속 게이트의 상부면 및 반도체 기판의 노출 표면에 버퍼 산화막을 형성하는 증착 공정 및 상기 금속 게이트의 측벽을 노출시키게 NF₃/He의 혼합가스를 공급하여 상기 금속 게이트의 측벽의 잔여 버퍼 산화막을 제거하는 식각 공정을 포함하여 수행하는 금속 게이트를 가지는 반도체 소자의 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서, 상기 증착 공정은 상기 SiH₄/O₂/He의 혼합 가스를 13-17sccm/30-37sccm/800-1000sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000~4000W/600~800W의 조건으로 공급하여 진행하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서, 상기 식각 공정은 상기 NF₃/He의 혼합가스를 90-110sccm/350-450sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000-4000W/600-800W의 조건으로 공급하여 진행하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 버퍼 산화막을 형성하는 단계는 상기 고밀도 플라즈마 공정을 수행하는 동안 상기 반도체 기판의 후면 쪽으로 He 이온을 2.7-3.3Torr의 압력으로 주입하는 것을 특징으로 하는 금속 게이트를 가지는 반도체 소자의 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 게이트 스페이서를 형성하는 단계는 스페이서용 물질을 증착하는 단계와 상기 스페이서용 물질을 스페이서 블랭킷 에치백하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 구비한 반도체 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR20000027815A (ko) * 1998-10-29 2000-05-15 김영환 모스 트랜지스터의 형성 방법

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