KR100649025B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 콘트롤 게이트의 손실을 방지함과 동시에 액티브 영역이 손실되는 것을 방지하여 플래시 메모리 소자의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법에 관한 것으로서, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 다수개의 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 공통 소오스 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 C5F8와 CH2F2 식각 가스로 상기 공통 소오스 영역의 소자 격리막을 선택적으로 제거하는 단계와, 상기 소자 격리막이 제거된 반도체 기판의 표면내에 소오스 불순물 영역을을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
플래시 메모리 소자, 식각선택비, 공통 소오스 영역, 콘트롤 게이트
Description
도 1a 내지 도 1d는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도 2a 및 도 2b는 종래 기술에 의한 플래시 메모리 소자의 제조방법에서 문제점을 설명하기 위한 SEM
도 3a 내지 도 3d는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도 4a는 MERIE 식각 장비를 나타낸 개략적인 구성도
도 4b는 DFRIE 식각 장비를 나타낸 개략적인 구성도
도 5a 및 도 5b는 실험 결과를 ANOVA 메인 효과 플로트한 그래프
도 6은 산화막의 식각비와 선택비와 관계를 나타낸 도면
도 7은 본 발명에 의한 플래시 메모리 소자를 X축,Y축 방향으로 관찰한 SEM 단면
도 8a 및 도 8b는 종래와 본 발명에 의한 플래시 메모리 소자를 비교한 결과를 나타낸 SEM 단면
도 9는 본 발명에 의한 플래시 메모리 소자의 제조시 실제 개선 증가율을 비 교하여 플로트한 그래프
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 소자 격리막
103 : 터널링 산화막 104 : 플로팅 게이트
105 : 게이트 절연막 106 : 콘트롤 게이트
107 : 포토레지스트 108 : 공통 소오스 불순물 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 RCS(Recessed Common Source) 공정시 콘트롤 게이트(control gate) 및 액티브 영역(active area)의 상부 손실이 줄이도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 회로의 고 집적도 경쟁력이 높아짐에 따라 셀 사이즈 축소는 필수 불가결하며, 따라서 미세 회로를 구현하기 위한 노력은 지속 되고 있다.
SAC(self aligned contact), SA-STI(self-aligned shallow trench isolation)와 같은 셀프-얼라인 기술은 이러한 노력의 일환이라 할 수 있으며 오늘날 반도체 소자의 셀 사이즈를 최소화 시키는데 결정적인 역할을 하고 있다.
한편, RCS(recessed common source)는 SAS(self-aligned source) 방식으로 플래시 소자의 공통 소스 라인(common source line)을 형성하는 공정을 지칭한다.
기본적으로 플래시 메모리 소자에서 소스 층을 형성시킬 때 각 단위 셀마다 콘택을 연결하는 방법이 있지만 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않은 방법이다.
따라서 최근에는 플래시 메모리 소자의 고 집적화를 실현하기 위해 공통 소스 라인(common source line)을 많이 적용하고 있다.
즉, 두 플래시 메모리 소자 사이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판(11)의 소자 격리 영역에 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 액티브 영역에 터널링 산화막(13)을 개재하여 플로팅 게이트(14), 게이트 절연막(15), 콘트롤 게이트(16)를 차례로 형성한다.
여기서, 상기 플로팅 게이트(14)와 콘트롤 게이트(16)를 형성하는 방법은 다음과 같다.
먼저, 상기 터널링 산화막(13) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(15)을 형성 한다.
여기서, 상기 ONO 구조의 게이트 절연막(15)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(15) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(15), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(16) 및 플로팅 게이트(14)를 형성한다.
도 1b에 도시한 바와 같이, 상기 플로팅 게이트(14) 및 콘트롤 게이트(16)를 포함한 반도체 기판(11)의 전면에 포토레지스트(17)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(17)를 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 터널링 산화막(13) 및 소자 격리막(12)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 상기 소자 격리막(12)을 제거하는 공정이다.
한편, 상기 소자 격리막(12)을 제거할 때 사용되는 식각 가스는 C4F8 및 CHF3 가스를 메인 가스로 하고, 상기 메인 가스에 Ar과 O2를 첨가하여 진행한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(17)를 마스크로 이용하여 상기 노출된 반도체 기판(11)의 소오스 영역에 불순물 이온을 주입하여 공통 소오스 불순물 영역(18)을 형성한다.
도 1d에 도시한 바와 같이, 상기 포토레지스트(17)를 제거하고, 상기 반도체 기판(11)에 열처리 공정을 실시하여 상기 공통 소오스 불순물 영역(18)내에 주입된 불순물 이온을 확산시킨다.
도 2a 및 도 2b는 종래 기술에 의한 플래시 메모리 소자의 제조방법에서 문제점을 설명하기 위한 SEM이다.
도 2a에서와 같이, 포토레지스트를 마스크로 이용하여 소오스 영역에 해당하는 절연막을 식각할 때 포토레지스트의 미스 얼라인 등에 의해 콘트롤 게이트의 상부층이 손실(A)된다.
또한, 도 2b에서와 같이, 소스 라인 부분이 식각 공정시 전체적으로 개방되어 있기 때문에 절연막을 식각할 때 액티브 영역의 손실(B)이 발생하여 불순물 이온 주입후 이온 확산층이 정상적으로 형성되지 않아 소자의 성능을 저하시키는 원인이 된다.
그러나 상기와 같은 종래 기술에 의한 플래시 메모리 소자의 제조방법은 다음과 같은 문제점이 있었다,
즉, 첫 번째는 플래시 메모리 소자의 콘트롤 게이트 부분의 손실(도 2a)이 고, 두 번째는 소스 라인의 액티브 영역의 손실(도 2b)이다.
여기서, 콘트롤 게이트의 손실 원인은 식각 마스크로 사용되고 있는 포토레지스트가 소스 라인 영역에 정확히 얼라인되기 어렵기 때문이라고 할 수 있다.
만일 포토레지스트의 얼라인이 부정확하게 되어 포토레지스트가 소스 라인 안에 존재하게 되면 식각 및 불순물 이온 주입 공정시 블록킹(blocking) 역할을 하게 되므로 포토레지스트의 오픈 마진(opening margin)을 확보해야 한다.
따라서 실제 공통 소스 영역 공정 시에는 콘트롤 게이트로 사용되는 폴리 실리콘이 식각 마스크의 일부로 사용되고 있다. 이로 인해 콘트롤 게이트로 사용되는 폴리 실리콘의 상층부에 손실이 생겨 살리사이드(salicide) 영역이 줄어들뿐만 아니라 과도한 폴리 실리콘의 손실이 발생하면 ONO(Oxide-Nitride-Oxide)부분에 부담을 주게 되어 W/L(Word Line) 페일 문제를 일으킬 수 있는 원인이 될 수도 있다.
또한, 소스 라인 부분이 식각 공정 시 전체적으로 개방되어 있기 때문에 산화 실리콘 즉 소자 격리막을 식각 힐 때 액티브 영역의 손실이 발생한다는 것이다.
이로 인하여 불순물 이온 주입 후 이온 확산 층이 정상적으로 형성되지 않아 반도체 소자의 성능을 저하시키는 원인이 될 수도 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 콘트롤 게이트의 손실을 방지함과 동시에 액티브 영역이 손실되는 것을 방지하여 플래시 메모리 소자의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조방법은 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 다수개의 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 공통 소오스 영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 C5F8와 CH2F2 식각 가스로 상기 공통 소오스 영역의 소자 격리막을 선택적으로 제거하는 단계와, 상기 소자 격리막이 제거된 반도체 기판의 표면내에 소오스 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a 내지 도 3d는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판(101)의 소자 격리 영역에 소자 격리막(102)을 형성한다.
이어, 상기 반도체 기판(101)의 액티브 영역에 터널링 산화막(103)을 개재하여 플로팅 게이트(104), 게이트 절연막(105), 콘트롤 게이트(106)를 차례로 형성한 다.
여기서, 상기 플로팅 게이트(104)와 콘트롤 게이트(106)를 형성하는 방법은 다음과 같다.
먼저, 상기 터널링 산화막(103) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(105)을 형성한다.
여기서, 상기 ONO 구조의 게이트 절연막(105)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(105) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(105), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(106) 및 플로팅 게이트(104)를 형성한다.
도 3b에 도시한 바와 같이, 상기 플로팅 게이트(104) 및 콘트롤 게이트(106)를 포함한 반도체 기판(101)의 전면에 포토레지스트(107)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(107)를 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(107)를 마스크로 이용하여 상기 터널링 산화막(103) 및 소자 격리막(102)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 상기 플로팅 게이트(104) 하부의 터널링 산화막(103) 및 소자 격리막(102)을 제거하는 공정이다.
또한, 상기 소오스 영역을 형성하기 위한 식각 공정은 CCP(Capacitively Coupled Plasma) 소스를 이용하면서 기판이 높여지는 하부 방향에 RF가 인가되는 RIE(reactive ion etching) 방식의 식각 장비를 사용한다.
한편, RIE 식각 장비에는 180㎚ 플래시 RCS 식각 공정에서 사용하고 있는 DFRIE(Dual Frequency RIE) 장비와, MERIE(Magnetically Enhanced RIE) 방식을 이용하여 식각 장비를 사용한다.
여기서, 상기 MERIE 방식은 소스 파워(source power)와 바이어스 파워(bias power)가 분리되어 있어 플라즈마 밀도와 이온 에너지를 따로 조절할 수가 있다.
일반적으로 선택비를 높이기 위해서는 이온 에너지를 조절할 수 있는 바이어스 파워와 소스 파워가 분리되어 있는 식각 장비가 더 많은 이점이 있을 수 있으나, 본 발명에서는 메인 가스(main gas)로 C5F8와 CH2F2를 사용하기 위하여 DFRIE 장비를 사용한다.
도 4a는 MERIE 식각 장비를 나타낸 개략적인 구성도이고, 도 4b는 DFRIE 식 각 장비를 나타낸 개략적인 구성도이다.
먼저, MERIE 식각 장비는 도 4a에서와 같이, 식각이 진행되는 챔버(201)와, 상기 챔버(201) 내부에 구성되어 웨이퍼(202)를 탑재하는 애노드(anode) 전극(203)과, 상기 애노드 전극(203)에 탑재된 웨이퍼(202)을 고정하여 구속하는 고정부(204)와, 상기 챔버(201)의 상부에 구성되어 상부 전극(205)과, 상기 애노드 전극(203)에 공급되는 두 개 이상의 RF 전력(2MHz, 27MHz)을 공급하는 제 1, 제 2 RF 전력 발생기(206,207)를 포함하여 구성되어 있다.
여기서, 상기 제 1 RF 전력 발생기(206)에서는 약 2㎒ 주파수 영역의 전력(power)이 공급되고, 상기 제 2 RF 전력 발생기(207)에서는 약 27MHz 주파수 영역의 전력이 공급된다.
또한, DRFIE 식각 장비는 도 4b에서와 같이, 플라즈마가 발생되는 챔버(301)와, 상기 챔버(301) 양측에 구성되어 자기장을 발생하는 마그네트(magnet)(302)와, 상기 챔버(301)의 내부에 구성되어 웨이퍼(303)를 탑재하는 캐소드(cathode) 전극(304)과, 상기 캐소드 전극(304)에 RF 전력을 인가하는 RF 전력 발생기(305)와, 상기 캐소드 전극(304)과 RF 전력 발생기(305) 사이에 구성되는 블록킹 캐패시터(blocking capacitor)(306)를 포함하여 구성되어 있다.
도 3c에 도시한 바와 같이, 상기 포토레지스트(107)를 마스크로 이용하여 상기 노출된 반도체 기판(101)의 소오스 영역에 불순물 이온을 주입하여 공통 소오스 불순물 영역(108)을 형성한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(107)를 제거하고, 상기 반도 체 기판(101)에 열처리 공정을 실시하여 상기 공통 소오스 불순물 영역(108)내에 주입된 불순물 이온을 확산시킨다.
한편, 본 발명에 의한 플래시 메모리 소자의 제조시 콘트롤 게이트 및 액티브 영역의 데미지를 방지하기 위한, 식각 속도 및 식각 선태비를 테스트하기 위한 모델을 제조한다.
즉, 반도체 기판위에 약 500Å 두께를 갖는 열 산화막을 형성하고 상기 열 산화막상에 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 약 2100Å 두께를 갖는 폴리 실리콘막을 증착한다. 여기서, 상기 폴리 실리콘막은 언도우프트 (undoped) 폴리 실리콘을 사용한다.
또한, 산화막은 고밀도 플라즈마 화학 기상 증착법(HDP CVD : High Density Plasma Chemical Vapor Deposition)을 이용하여 약 6000Å 두께로 증착한다.
여기서, 상기 폴리 실리콘막과 산화막은 모두 180㎚ 플래시 마스크를 이용한 포토 및 식각 공정을 통해 패터닝한다.
한편, 실험계획(DOE : Design Of Exeriment)은 다구찌(taguchi) 4인자 3수준 L9 직교 배열표를 선정하고, 그 결과는 망대 특성(larger-The-Better) 분석을 이용한다.
여기서, 식각 속도는 각각의 조건에서 30초간 식각한 후 뒤 테스트 프로브(probe)로 식각 전후 두께를 측정하여 △t 두께를 계산한 뒤 Å/min으로 계산한 값으로 정의한다.
또한, 식각 선택비는 산화막의 식각 속도를 비교하고자 하는 막(폴리 실리콘 또는 포토레지스트)의 식각 속도로 나눈 비율 값을 정의한다.
상기와 같은 결과를 근거로 최적 조건을 전술한 도 3b의 공정에 적용하여 실제 식각 두께 및 식각 프로파일을 확인한 결과, 본 발명에서는 C5F8와 CH2F2를 메인 가스로 사용함으로써 콘트롤 게이트 및 액티브 영역의 데미지를 방지할 수 있다.
즉, 본 발명에서 RCS 식각에는 다결정 실리콘에 대한 산화막의 높은 식각 선택비가 요구된다.
여기서, 식각 선택비는 산화막의 식각 속도를 실리콘의 식각 속도로 나눈 값으로 정의한다.
불화탄소 화합물은 실리콘 산화 막과 화학반응을 하여 주된 식각을 담당하며 Ar가스는 강한 Si-O결합을 끊어주어 식각 속도 및 이방성을 향상시키는 역할을 하고 O2를 첨가하면 식각시 발생하는 불화탄소의 C와 결합하여 F활성종의 농도를 조절할 수 있으므로 O2양에 따라 식각 프로파일을 적절히 조절할 수 있다.
현재 CF4, CHF3, C2F6, C3F8, CF4/H2 등의 불화탄소(Fluorocarbon) 기체를 사용한 플라즈마가 고 선택비의 식각을 위해서 가장 많이 사용되고 있다.
불화탄소 화합물들은 안정한 물질이므로 플라즈마 없이는 실리콘 화합물들과 반응하지 않지만, 플라즈마에 의해 분해되어 반응성이 강한 F활성 종이 발생되고 이온 충돌에 의해 실리콘 화합물의 내부결합이 파괴되면 실리콘 화합물과 반응하여 휘발성이 강한 SiF4를 형성하여 실리콘 화합물을 식각한다.
불화탄소 플라즈마 중의 F와 C는 각각 SiO2 박막의 Si,O와 반응하여 SiF4, CO, CO2, COF2 등의 휘발성 물질을 생성하므로 모두 식각에 기여한다.
반면, Si 박막에는 플라즈마 중의 C를 소모할 반응 기구가 없으므로 Si 표면에는 Si-C 결합에 의한 불화 탄소 고분자 보호막이 생성되면서 식각의 진행이 느려지게 된다. 불화 탄소 플라즈마에서 주된 식각 종은 F 원자이기 때문에 불화탄소의 F/C 비율은 실리콘에 대한 실리콘 산화막의 식각 선택비를 결정하는데 매우 중요한 역할을 한다.
일반적으로 F/C 비율에 따른 SiO2와의 반응 메카니즘은 다음과 같이 알려져 있다.
SiO2 + CXFT → SiF4↑ + CO↑ + C (Y/X 비 < 2)
SiO2 + CXFY → SiF4↑ + CO↑ + O (Y/X 비 > 2)
즉 F/C 비율이 2가 되는 불화탄소 화합물이 실리콘 절연막과 만나면 휘발성이 강한 SiF4와 CO가 생성되어 모두 휘발되는 반면 F/C 비율이 2보다 작으면 불화탄소 고분자 막을 형성하여 선택비가 높아지는 효과를 얻을 수 있다.
F/C 비율이 2보다 크면 생성되는 O와 불화탄소의 C가 결합하여 F활성종의 농도를 증가시켜주므로 식각 속도는 빨라지나 포토레지스트 및 실리콘에 대한 식각 선택비는 나빠진다.
이와 유사하게 수소(H)가 포함된 불화 탄소에서는 다음 반응식에서 보는 바와 같이 수소가 F원자와 결합하여 F/C 비율을
H + F → HF
낮춰 줄 뿐만 아니라 불소 플라즈마에 노출되는 실리콘 표면 면적을 줄여주는 역할을 하며 실리콘 산화 막 표면에서는 RIE과정에서 빠져 나온 탄소, 불소, 라디칼과 반응하여 탄소 화합물을 만들기 때문에 실리콘 표면에 비하여 상대적으로 식각이 멈춰지지 않고 유지하기 때문에 선택비를 높이는 효과가 있다.
따라서 본 발명에서는 폴리 실리콘 즉 콘트롤 게이트에 보호막을 생성시켜SiO2막에 대한 선택비를 향상시키기 위해 F/C 비율이 2보다 작은 C5F8과 수소의 함량이 CHF3보다 상대적으로 더 많은 CH2F2를 식각 가스로 사용한다.
그 결과 본 발명에 의한 플래시 메모리 소자를 제조할 때 RCS 공정에서 식각 각스로 C5F8와 CH2F2를 사용함으로써 식각 반응 중에 생성되는 반응 부산물(byproduct)을 Si박막의 보호막으로 형성시켜 상대적으로 SiO2의 식각 선택비를 높이는 것이다.
일반적으로 반응 부산물 생성 양은 선택비와는 비례하지만 식각 속도와는 반 비례한다. 이 때문에 이론적으로는 압력(pressure)이 높을수록 전력이 낮아질수록 O2 플로우 비(flow rate)가 작고 CH2F2/C5F8 비율이 작을수록 선택비는 높아질 것이라 예상할 수 있지만 각 인자들의 최적 조건을 찾기 위해 실험 계획 법(DOE: design of experiment)을 실시하였다.
압력, 전력, O2 플로우 비, CH2F2/C5F8 플로우 비 비율을 주요 인자로 선정하였고 각 인자에 대한 수준은 표 1에 나타낸다.
| 펙터(factor) | 압력(mT) | 전력(Ws) | O2(sccm) | CH2F2/C5F8(sccm) |
| 레벨(Level) | 30,40,50 | 1500,1800,2000 | 5, 8, 11 | 8/9,5/12,2/15 |
실험 계획은 다구찌(taguchi) 4인자 3수준 L9 직교 배열법을 선정하였고 표 2는 실험 메트릭스를 나타낸 것이다.
| 압력(mT) | 전력(Ws) | O2(sccm) | CH2F2/C5F8(sccm) |
| 30 | 1500 | 5 | 8/9 |
| 30 | 1800 | 8 | 5/12 |
| 30 | 2000 | 11 | 2/15 |
| 40 | 1500 | 8 | 2/15 |
| 40 | 1800 | 11 | 8/9 |
| 40 | 2000 | 5 | 5/12 |
| 50 | 1500 | 11 | 5/12 |
| 50 | 1800 | 5 | 2/15 |
| 50 | 2000 | 8 | 8/9 |
도 5a 및 도 5b는 실험 결과를 ANOVA 메인 효과 플로트한 그래프이다.
즉, 도 5a는 실리콘 산화막의 식각 속도에 대한 각 인자들의 영향을 나타낸 그래프이고 도 5b는 다결정 실리콘 막에 대한 실리콘 산화 막의 식각 선택비에 대해 플로트한 것이다.
따라서 선택비에 대한 DOE의 최적 조건을 유추하면 압력40(mT), 전력 2000(Ws), O2 5(sccm), CH2F2 5(sccm), C5F8 12 (sccm)으로 이미 실험 한 matrix에 포함된 조건임을 알 수 있다.
표 2의 9가지 실험 조건에 대한 결과 값을 SiO2 박막의 식각 속도와 폴리 실리콘과의 선택 비를 함께 도시한 것이 도 6이다.
원하는 식각 속도( > 4500A/min : 현재 180nm flash RCS 식각 속도 기준) 및 식각 선택비( > 30:1)를 만족하는 2개의 조건을 찾을 수 있었으나 선택비가 97:1인 것은 X-SEM 단면 확인 결과 로딩(loading) 효과에 의해 식각이 멈추게 됨을 확인하였다.
여기서, 로딩 효과란 식각 속도가 패턴의 크기 및 밀도에 영향을 받는 것을 의미한다.
RCS 식각 부분인 STI는 에스펙트 비(aspect ratio)가 1.2정도 되는 일종의 큰 홀(hole)이라고 생각할 수 있으며 이런 경우 식각을 일으키는 활성종(radical)이 내부로 들어가기 어렵고 식각 반응 중에 발생하는 반응 부산물(byproduct)이 외부로 제거되기 힘들기 때문에 식각이 중단되는 현상이 일어나기도 한다.
표 3에는 DOE 결과 중에서 식각 속도 및 선택비 요구치를 만족하는 DOE6 과 DOE2 그리고 기준이 되는 현재 180nm 플래스 RCS 식각 공정 조건에 대한 기본적인 테스트 값을 정리 하였다.
| 식각비(Å/min) | 균일도 | 선택비 | |||
| SiO2/P-Si | SiO2/PR | ||||
| 현재사용 | 최대 5050 | 최소 4957 | 0.9 | 22:1 | 3.3:1 |
| 평균 4995 | |||||
| DOE 6 | 최대 5296 | 최소 5093 | 19 | 97:1 | 8:1 |
| 평균 5201 | |||||
| DOE 2 | 최대 5016 | 최소 4836 | 18 | 30.4:1 | 5.7:1 |
| 평균 4968 | |||||
도 6은 산화막의 식각비와 선택비와 관계를 나타낸 도면이다.
표 3은 180nm 플래시 현수준 조건과 최적화된 조건에 대하여 RCS 식각 공정 후 X-SEM 단면 확인한 결과이다.
X-SEM 단면은 X축,Y축 방향으로 관찰하였으며 각 축에서 비교 체크한 항목에 대하여 도 7에 표시한다.
도 8a 및 도 8b는 종래와 본 발명에 의한 플래시 메모리 소자를 비교한 결과를 나타낸 SEM 단면이다.
도 8b에서와 같이, 두 조건 모두 실리콘 산화 막은 남아있는 양 없이 제거된 상태 이며 ONO 및 STI 측면으로의 손실은 없는 것을 확인할 수 있다.
또한, 콘트롤 게이트 다결정 Si과 액티브 영역의 상층부 손실 및 프로파일 측면에서는 현수준에 비하여 최적화된 조건에서 많이 개선이 되었음을 확인 할 수 있다.
각 항목별로 체크한 결과를 표 4에 나타낸다.
| 체크 사항 | 종래 | 본 발명 | |
| 1 | 액티브 손실 | 340Å | 130Å |
| 2 | ONO 어텍(attack) | free | free |
| 3 | 폴리 손실(loss) | 650Å | 340Å |
| 4 | 폴리 앵글(angle) | L86.5,R86.0 | L87.5,R88.0 |
| 5 | 소자 격리막 손실 | 손실없다 | 손실없다 |
| 6 | 액티브 앵글 | L80.7,R81 | L84.2, R84.2 |
| 7 | 리마인 소자격리막 | free | free |
도 9는 본 발명에 의한 플래시 메모리 소자의 제조시 실제 개선 증가율을 비교하여 플로트한 그래프이다.
도 9에서와 같이, SEM 단면으로부터 얻어진 값으로 실제 식각 선택 비를 구해 보면 현수준의 경우는 SiO2: AA Si=12:1, SiO2 : poly Si = 6.4:1인 반면 최적화 조건에서는 SiO2 : AA Si = 30:1, SiO2: poly Si = 13:1로 약 2배 정도 선택비가 향상된 결과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서와 같이 본 발명에 플래시 메모리 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, F/C 비율이 2보다 작은 CB5F8과 수소의 함량이 높은 CH2F2를 식각 가스로 사용하여 식각 반응 동안 생성되는 반응 부산물(byproduct)을 폴리 실리콘의 보호막으로 이용함으로써 SiO2의 식각 선택비(30:1)를 높일 수 있다.
둘째, X-SEM 단면 결과를 통하여 콘트롤 게이트(control gate)의 poly-Si의 상부 손실이 현수준 대비 2배 정도 감소됨과 동시에 좀더 개선된 수직 프로파일을 얻을 수 있다.
셋째, 액티브 영역(Active Area)의 단결정 Si의 선택비는 현수준 대비 약 2.5 배 개선 효과를 보였으며 2-3 °정도의 프로파일을 개선할 수 있다.
넷째, RCS 식각 공정에 대한 개선 결과는 현재 180nm flash 공정에서 사용하고 있는 조건과 비교하여 볼 때 프로세스 이슈(process issue)항목들에 대한 결과가 만족할 만한 수준이며 수율을 증대시킬 수 있다.
다섯째, 로우 그레이드(low grade)의 MERIE 타입(type)장비에서 RCS RIE 셋-업(set-up)을 함으로써 M/C 확장(extension)의 부가적인 효과를 얻을 수 있다.
Claims (5)
- 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하는 단계;상기 반도체 기판의 액티브 영역에 일정한 간격을 갖도록 다수개의 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계;상기 반도체 기판의 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 공통 소오스 영역을 정의하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 C5F8와 CH2F2 식각 가스로 상기 공통 소오스 영역의 소자 격리막을 선택적으로 제거하는 단계;상기 소자 격리막이 제거된 반도체 기판의 표면내에 소오스 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 공통 소오스 영역의 소자 격리막을 식각하기 위한 식각 장비는 CCP 소스를 이용하고 기판이 놓여지는 하부 방향에 RF가 인가되는 RIE 방식의 장비를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 식각 장지는 MERIE 또는 DFRIE를 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 CH2F2/C5F8 가스에 O2 및 Ar 가스를 주입하여 상기 소자 격리막을 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 소자 격리막의 식각 공정시 압력이 40(mT), 전원이 2000(Ws), O2 플로우 비가 5(sccm), CH2F2/C5F8 플로우비는 5(sccm)/12(sccm)으로 하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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