KR100548579B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 산화막-질화막 이중막 스페이서를 가지는 MOSFET에서 랜딩플러그 형성후 전면에 Al2O3막을 형성하고, 층간절연막 형성 및 후속공정을 진행하여 산화막을 통한 수소의 반도체기판으로의 확산을 방지하였으므로, 게이트 험프 현상이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Method of manufacturing semiconductor device}

도 1은 종래 기술에 따른 반도체소자의 단면 SEM 사진도.

도 2는 종래 기술에 따른 반도체소자의 험프 특성 그래프.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체기판 12 : 게이트산화막

14 : 게이트전극 16 : 하드마스크층

18 : 산화막 20 : 질화막

22 : 랜딩플러그 24 : Al2O3막

26 : 층간절연막 28 : 비트라인 콘택홀

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히, 랜딩플러그 형성후 전면에 수소 확산방지막을 형성하고 후속 층간절연막 공정을 진행하므로써 게이트 스페이서 산화막의 PLD(Preoxy Linkage Defect)에 의한 게이트 험프현상을 방지하여 소자 동작 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하, MOSFET)의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 이에, 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트 물질로 사용되고 있다.

또한, 하부패턴과 상부패턴을 전기적으로 연결시킴에 있어서, 예컨데, 기판 접합영역과 비트라인 및 기판 접합영역과 스토리지 노드 콘택간 전기적 연결이 반도체소자의 고집적화로 인해 매우 어려워짐에 따라 랜딩 플러그를 형성하고 있음은 주지의 사실이다.

도시하지는 않았으나, 상기한 측면에서의 종래 기술에 따른 반도체소자의 제조 공정을 살펴보면 다음과 같다.

먼저, 실리콘 반도체기판상에 게이트산화막을 형성하고, 상기 게이트산화막 상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성한 후, 상기 게이트전극과 하드마스크층 패턴의 측벽에 산화막-질화막 이중 구조의 스페이서를 형성한다.

그다음 상기 구조의 전표면에 층간절연막을 형성하고, 상기 층간절연막을 CMP 로 식각하여 평탄화시킨 후, 랜딩플러그용 마스크를 사용하여 층간절연막을 사진식각하여 반도체기판을 노출시키는 랜딩플러그 콘택홀을 형성한 후, 상기 구조의 전표면에 다결정실리콘층을 도포하고 다시 상기 다결정실리콘층 상부를 CMP 방법으로 식각하여 분리된 랜딩플러그를 형성한다.

그러나, 상기와 같은 종래 기술에 따른 반도체소자의 제조방법은, 산화막-질화막의 이중 스페이서를 형성하여 저압 화학기상증착(Chemical Vapor Deposition: 이하, CVD) 산화막이 반도체기판과 접촉하게 되어 질화막에 의한 기판의 스트레스는 방지하게 되는데, 이와 같이 랜딩플러그까지 형성된 반도체소자는 도 1에 도시된 바와 같은 단면 프로파일을 갖는다. 즉, 스페이서의 산화막이 상부로 노출되므로, 후속 층간절연막 형성 공정에서 산화막내에 존재하는 PLD(Preoxy Linkage Defect)를 통해 게이트전극 상부의 층간절연막등에서 유입되는 수소 등의 불순물이 반도체기판까지 확산되고, 채널영역에 도핑된 N형 또는 P형 불순물 등을 비활성화시켜 소자의 Vt가 변화되는 도 2에 도시된 바와 같은 게이트 험프(Hump) 현상이 발생된다. 특히, 층간절연막 형성시 SiH4 가스를 사용한 플라즈마 유도 CVD나 고밀도 플라즈마 CVD 방법을 사용하게 되므로 이러한 수소의 침투는 더욱 심해지고, 금속배선 형성을 위한 수소 분위기에서도 침투가 일어날 수 있으며, 이러한 경향은 소자가 소형화되면서 더욱 큰 악영향을 미쳐 공정수율 및 소자의 동작 특성을 저하시키는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 산화막 스페이서를 통한 수소의 침투를 억제하여 소자의 동작 특성 저하를 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과, 상기 게이트전극과 하드마스크층 패턴의 측벽에 산화막-질화막으로된 스페이서를 형성하는 공정과, 상기 구조의 전표면에 제1층간절연막을 형성하는 공정과, 상기 반도체기판에서 콘택으로 예정되어있는 부분상의 제1층간절연막을 제거하여 랜딩플러그 콘택홀을 형성하는 공정과, 상기 랜딩플러그 콘택홀을 메우는 랜딩플러그를 형성하여 상기 하드마스크층 패턴의 상부를 노출시키는 공정과, 상기 구조의 전표면에 Al2O3막을 형성하는 공정과, 상기 Al2O3막 상에 제2층간절연막을 형성하는 공정을 포함하는 반도체소자의 제조방법을 제공한다.

여기서, 상기 하드마스크층은 질화막으로 형성한다. 상기 Al2O3막은 30-100Å 두께로 형성하며, Al(CH3)3을 O2 또는 H2O 분위기에서 반응시켜 원자층 증착이나 CVD 방법으로 형성하거나, Al 타겟을 이용하여 산소를 반응물질로 사용하여 반응성이온 스퍼터링방법으로 형성하거나, Al2O3 타겟을 이용하여 Rf 스퍼터링이나 펄스-DC 스퍼터링 방법으로 형성한다. 상기 Al2O3막 형성 후, 500-700℃에서 로를 이용하여 질소 또는 Ar 분위기에서 30-60분간 열처리하거나, 600-900℃에서 질소 또는 Ar 분위기에서 10-120초간 급속 열처리한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체소자의 제조공정도이다.

도 3a를 참조하면, 반도체기판(10)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12) 상에 하드마스크층(16)과 중첩되어있는 게이트전극(14)을 형성한다. 여기서 상기 게이트전극(14)은 다결정실리콘층과 금속의 이중 구조로 형성하고, 상기 하드마스크층(16)은 식각 장벽으로서 질화막 등으로 형성한다.

그다음, 상기 구조의 전표면에 산화막(18)과 질화막(20)을 순차적으로 도포하고, 이를 에치백하여 상기 게이트전극(14)과 하드마스크층(16)의 측벽에 산화막 (18) 및 질화막(20) 패턴으로된 스페이서를 형성한 후, 상기 구조의 전표면에 층간절연막(도시되지 않음)을 도포하고, 상기 반도체기판(10)에서 콘택으로 예정되어있는 부분상의 층간절연막을 사진식각하여 랜딩플러그 콘택홀을 형성하고, 상기 콘택홀을 매우는 랜딩플러그(22)들을 형성한다.

도 3b를 참조하면, 상기 구조의 전표면에 Al2O3막(24)과 층간절연막(26)을 순차적으로 형성한다. 여기서, 상기 Al2O3막(24)은 30-100Å 정도 두께로 형성하되, Al(CH3)3을 O2 또는 H2O 분위기에서 반응시켜 원자층증차나 CVD 방법으로 형성하거나, Al 타겟을 이용하여 산소를 반응물질로 사용하여 반응성이온 스퍼터링방법으로 형성하거나, Al2O3 타겟을 이용하여 Rf 스퍼터링이나 펄스-DC 스퍼터링 방법으로 형성한다. 또한 상기 Al2O3막(24) 형성 후, 500-700℃에서 로를 이용하여 질소 또는 Ar 분위기에서 30-60분간 열처리하거나, 600-900℃에서 질소 또는 Ar 분위기에서 10-120초간 급속열처리한다. 여기서, 층간절연막(26) 형성시 Al2O3막(24) 에 의해 산화막을 통한 수소의 확산이 방지되며, 후속 금속배선 형성 공정에서로 베리어가 된다.

도 3c를 참조하면, 랜딩플러그(22) 중 비트라인 콘택으로 예정되어 부분 상의 층간절연막(26)과 Al2O3막(24)을 순차적으로 제거하여 비트라인 콘택홀(28)을 형성한다.

이상에서와 같이 본 발명에 따른 반도체소자의 제조방법은 산화막-질화막 이중막 스페이서를 가지는 MOSFET에서 랜딩플러그 형성후 전면에 Al2O3막을 형성하고, 층간절연막 형성 및 후속공정을 진행하여 산화막을 통한 수소의 반도체기판으로의 확산을 방지하였으므로, 게이트 험프 현상이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (5)

1. 반도체기판상에 게이트산화막을 형성하는 공정과,

   상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과,

   상기 게이트전극과 하드마스크층 패턴의 측벽에 산화막-질화막으로된 스페이서를 형성하는 공정과,

   상기 구조의 전표면에 제1층간절연막을 형성하는 공정과,

   상기 반도체기판에서 콘택으로 예정되어있는 부분상의 제1층간절연막을 제거하여 랜딩플러그 콘택홀을 형성하는 공정과,

   상기 랜딩플러그 콘택홀을 메우는 랜딩플러그를 형성하여 상기 하드마스크층 패턴의 상부를 노출시키는 공정과,

   상기 구조의 전표면에 Al2O3막을 형성하는 공정과,

   상기 Al2O3막 상에 제2층간절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서, 상기 하드마스크층은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서, 상기 Al2O3막은 30-100Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서, 상기 Al2O3막은 Al(CH3)3을 O2 또는 H2O 분위기에서 반응시켜 원자층 증착이나 CVD 방법으로 형성하거나, Al 타겟을 이용하여 산소를 반응물질로 사용하여 반응성이온 스퍼터링방법으로 형성하거나, Al2O3 타겟을 이용하여 Rf 스퍼터링이나 펄스-DC 스퍼터링 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서, 상기 Al2O3막 형성 후, 500-700℃에서 로를 이용하여 질소 또는 Ar 분위기에서 30-60분간 열처리하거나, 600-900℃에서 질소 또는 Ar 분위기에서 10-120초간 급속열처리하는 것을 특징으로 하는 반도체소자의 제조방법.

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