JPWO2008117430A1 - 半導体装置の製造方法、半導体装置 - Google Patents

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Abstract

（課題）応力窒化膜をニッケル（Ｎｉ）シリサイド層の表面から除去する工程の際に、ニッケル（Ｎｉ）シリサイド層の厚み方向の後退を防ぐ。（解決手段）ＭＯＳトランジスタを形成する工程と、ＭＯＳトランジスタのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を形成する工程と、ＭＯＳトランジスタの表面上に応力窒化膜を形成する工程と、応力窒化膜の一部を除去して前記ニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程と、からなり、ニッケル（Ｎｉ）シリサイド層は、前記エッチング工程におけるエッチング耐性を高める第２の金属を含有してなる。【選択図】図１３

Description

本発明は半導体装置の製造方法、半導体装置に関し、特にＭＯＳトランジスタのコンタクト電極にシリサイド層を有する半導体装置の製造方法、半導体装置に関する。
電界効果トランジスタのキャリア移動度を向上させる方法のひとつに、電界効果トランジスタのチャネル部分に所定の応力を加えて、チャネル部分の結晶に歪みを与える方法がある。例えば、ＭＯＳ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)型トランジスタの表面に、内部応力として引っ張り応力あるいは圧縮応力を有する膜（応力膜）を堆積し、その応力膜からそのチャネル部分に所定の応力を加える方法が提案されている（特許文献１参照）。
チャネル部分に加えられる引っ張り応力は電子移動度の向上に、また、チャネル部分に加えられる圧縮応力は正孔移動度の向上にそれぞれ効果がある。ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを備える相補型ＭＯＳ（ＣＭＯＳ）構造の場合、ｎ型ＭＯＳトランジスタ上には、そのチャネル部分に引っ張り応力を加える第１の応力窒化膜が形成され、ｐ型ＭＯＳトランジスタ上には、そのチャネル部分に圧縮応力を加える第２の応力窒化膜が形成される。なお、第１の応力窒化膜及び第２の応力窒化膜の主成分は窒化シリコン（ＳｉＮ）である。ゲート電極、ソース電極、ドレイン電極の表面にはニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層が形成されている。
特開２００５−０５７３０１号公報
（発明が解決しようとする課題）
このようなＣＭＯＳ構造を形成する際、ｎ型ＭＯＳトランジスタの表面に堆積する応力膜とｐ型ＭＯＳトランジスタの表面に形成する応力膜は種類が異なる。そのため、最初に一種類の応力膜を全面に堆積した後に、応力膜を選択的にエッチングし、その箇所に他の種類の応力膜を張り替えて形成する必要がある。このような窒化シリコンからなる応力膜（応力窒化膜）を除去するエッチング工程の際、それらの膜厚のばらつきを考慮してオーバーエッチングする必要がある。ニッケル（Ｎｉ）シリサイドにおいて、応力窒化膜が薄く形成されている箇所は、ソース・ドレイン領域の表面上のシリサイド層が厚み方向に大きく後退してしまうことが推定される。そのため、ソース・ドレイン領域の表面上のシリサイド層とコンタクトプラグ間のコンタクト抵抗が増加し、ＭＯＳトランジスタの寄生抵抗が増加してしまうことが推定される。
また、窒化シリコンは酸化シリコンに比べてエッチングが困難であり、コンタクトホール形成のためのエッチングの際、下地であるシリサイド層によりダメージが与えられる。特に、上述したような窒化膜の張り分けが必要となるプロセスにおいては、窒化膜エッチングの回数が増え、エッチング時のシリサイドへのダメージが大きくなるため、コンタクト抵抗の増加が課題となる。
本発明の目的は、応力窒化膜の一部を除去して前記ニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程の際に、ニッケル（Ｎｉ）シリサイド層の厚み方向の後退を防ぐことができる半導体装置の製造方法、半導体装置を提供することである。
（課題を解決するための手段）
本発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を形成する工程と、前記ＭＯＳトランジスタの表面上に応力窒化膜を形成する工程と、前記応力窒化膜の一部を除去して前記ニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程と、からなり、前記ニッケル（Ｎｉ）シリサイド層は、前記エッチング工程におけるエッチング耐性を高める第２の金属を含有してなることを特徴とする。
また、本発明に係る半導体装置は、ＭＯＳトランジスタの表面に、応力窒化膜が堆積されている半導体装置であって、前記ＭＯＳトランジスタのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を有し、前記ニッケル（Ｎｉ）シリサイド層は、前記応力窒化膜のエッチングガスに対するエッチング耐性を高める第２の金属を含有してなることを特徴とする。
（発明の効果）
本発明における半導体装置の製造方法、半導体装置によれば、応力窒化膜の一部を除去してニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程の際、ニッケル（Ｎｉ）シリサイド層の厚み方向の後退を防ぐことができる。
図１は、ＭＯＳトランジスタ形成工程の要部断面模式図である。 図２は、ニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜堆積工程の要部断面模式図である。 図３は、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層形成工程の要部断面模式図である。 図４は、第１の応力窒化膜堆積工程の要部断面模式図である。 図５は、酸化シリコン膜堆積工程の要部断面模式図である。 図６は、酸化シリコン膜エッチング工程の要部断面模式図である。 図７は、第１の応力窒化膜エッチング工程の要部断面模式図である。 図８は、ＵＶ照射工程の要部断面模式図である。 図９は、第２の応力窒化膜堆積工程の要部断面模式図である。 図１０は、第２の応力窒化膜エッチング工程の要部断面模式図である。 図１１は、層間絶縁膜堆積工程の要部断面模式図である。 図１２は、コンタクトホール形成工程の要部断面模式図である。 図１３は、コンタクトプラグ形成工程の要部断面模式図である。 図１４は、ニッケル（Ｎｉ）シリサイドを電極に形成したＭＯＳトランジスタにおけるコンタクト抵抗と第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドを電極に形成したＭＯＳトランジスタにおけるコンタクト抵抗との関連を示した図である。
符号の説明
１ Ｓｉ基板
２ ＳＴＩ
３ 第１の応力窒化膜
４ ＳｉＯ２膜
５，７ レジストマスク
６ 第２の応力窒化膜
８ ＴＥＯＳ膜
１０ ｎＭＯＳトランジスタ
１１，２１ ウェル領域
１２，２２ ゲート絶縁膜
１３，２３ ゲート電極
１４，２４ サイドウォール
１５，２５ ソース・ドレイン・エクステンション領域
１６，２６ ソース・ドレイン領域
１７，２７ 第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド
２０ ｐＭＯＳトランジスタ
３０ ニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜
４０ コンタクトホール
５０ コンタクトプラグ
以下、本発明の実施形態にかかるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有する半導体装置の製造方法、半導体装置の実施形態について説明する。ただし、本発明は各実施形態に限定されるものではない。
本発明の実施形態を、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの製造方法を例に、図１〜図１３を用いて詳細に説明する。第１実施形態にかかるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタは、応力窒化膜の一部を除去してニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程の際、ニッケル（Ｎｉ）シリサイド層の厚み方向の後退を防ぐことができることを特徴とするものである。
図１〜図１３は、本発明の第１実施形態にかかるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの製造工程の各要部断面模式図である。図１４は、第１実施形態の半導体装置を説明する図である。
まず、第１の実施の形態について説明する。
図１はＭＯＳトランジスタ形成工程の要部断面模式図である。図１は、Ｓｉ基板１、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)２、ｎＭＯＳトランジスタ１０、ウェル領域１１、ゲート絶縁膜１２、サイドウォール１４、ソース・ドレイン・エクステンション領域１５、ソース・ドレイン領域１６、ｐＭＯＳトランジスタ２０、ウェル領域２１、ゲート絶縁膜２２、サイドウォール２４、ソース・ドレイン・エクステンション領域２５、ソース・ドレイン領域２６を示す。
図１に示すように、周知の工程によりｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０を有するＣＭＯＳ構造を形成する。例えば、ｐ型のシリコン（Ｓｉ）基板１上に、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０を素子分離するＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)２を形成する。
ｎＭＯＳトランジスタ１０は、以下の工程で形成される。ｎＭＯＳトランジスタ１０を形成する部分のシリコン（Ｓｉ）基板１内に、ｐ型不純物、例えばホウ素（Ｂ）を注入してｐ型のウェル領域１１が形成される。次いで、シリコン（Ｓｉ）基板１上に、酸化シリコン（ＳｉＯ2）のゲート絶縁膜１２を介して、ポリシリコンのゲート電極１３が形成される。また、ゲート電極１３の両側のＳｉ基板１内にはｎ型不純物、例えばリン（Ｐ）やヒ素（Ａｓ）を注入してソース・ドレイン・エクステンション領域１５が形成される。次いで、ゲート絶縁膜１２およびゲート電極１３の側壁には、酸化シリコン（ＳｉＯ2）からなるサイドウォール１４が形成される。次いで、ソース・ドレイン領域１６にｎ型不純物、例えばリン（Ｐ）やヒ素（Ａｓ）を注入してソース・ドレイン領域１６が形成される。なお、ｎＭＯＳトランジスタ１０のＳｉ基板１内には、ウェル領域１１が形成されない場合もある。
ｐＭＯＳトランジスタ２０は、以下の工程で形成される。例えば、ｐＭＯＳトランジスタ２０を形成する部分のＳｉ基板１内に、ｎ型不純物、例えばリン（Ｐ）を注入してｎ型のウェル領域２１が形成される。次いで、Ｓｉ基板１上に、例えば酸化シリコン（ＳｉＯ2）のゲート絶縁膜２２を介して、ポリシリコンのゲート電極２３が形成される。また、ゲート電極２３の両側のシリコン（Ｓｉ）基板１内には、ｐ型不純物、例えばホウ素（Ｂ）を注入してソース・ドレイン・エクステンション領域２５が形成される。ゲート絶縁膜２２およびゲート電極２３の側壁には、例えば酸化シリコン（ＳｉＯ2）からなるサイドウォール２４が形成される。次いで、ソース・ドレイン領域２６にｐ型不純物、例えばホウ素（Ｂ）を注入してソース・ドレイン領域２６が形成される。ゲート電極２３、ソース・ドレイン領域２６をコンタクト電極という。
上記構成のｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０を備えたＣＭＯＳ構造が、既存のプロセスに従って形成される。なお、このようなＣＭＯＳ構造における各部の膜厚や不純物濃度等は、このＣＭＯＳ構造の要求特性等に応じ、任意に設定される。一例として、ゲート電極１３，２３は、ゲート長３０ｎｍ〜４０ｎｍ程度、ゲート高さ１００ｎｍ程度に形成され、また、サイドウォール１４，２４は、幅５０ｎｍ程度に形成される。
図２は、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０の表面にニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０を堆積する工程の要部断面模式図である。図２は、図１に加えて、ニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０を示す。なお、プラチナ（Ｐｔ）は、後述するエッチング工程におけるエッチング耐性を高める第２の金属である。
図２に示すように、ｎＭＯＳトランジスタ１０およびｐＭＯＳトランジスタ２０の形成後、その基板全面に、膜厚約４０ｎｍのニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０をスパッタ法により堆積する。ニッケル（Ｎｉ）シリサイドの形成温度とプラチナ（Ｐｔ）シリサイドの形成温度が３００℃〜４００℃と近いため、コンタクト電極表面でプラチナ（Ｐｔ）を含んだニッケル（Ｎｉ）シリサイドが形成されやすい。ニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０におけるプラチナ（Ｐｔ）の含有量は５〜１０％である。プラチナ（Ｐｔ）の含有量が５％未満になると、形成されるニッケル（Ｎｉ）シリサイドにおける応力窒化膜のエッチング耐性が低下する。また、プラチナ（Ｐｔ）の含有量が１０％よりも大きくなると、後述するニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０の除去工程の際、化学的に安定なプラチナ（Ｐｔ）が残留してしまい、素子間が電気的に接続してしまう問題が発生する。
図３は、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０のソース・ドレイン領域の表面上に、後述するエッチング工程におけるエッチング耐性を高める第２の金属を含有するニッケル（Ｎｉ）シリサイド層を形成する工程の要部断面模式図である。図３は、図２に加えて、ゲート電極１３の表層、およびソース・ドレイン領域１６の表層に形成されたニッケル（Ｎｉ）シリサイド層１７、ゲート電極２３の表層、およびソース・ドレイン領域２６の表層に形成されたニッケル（Ｎｉ）シリサイド層２７を示す。ニッケル（Ｎｉ）シリサイド層１７、２７は、プラチナ（Ｐｔ）を含有している。
図３に示すように、図２に示す工程の後、温度４００℃、３０秒間のアニールを行うと、ゲート電極１３、ソース・ドレイン領域１６表層のシリコン（Ｓｉ）とニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金３０とが反応してプラチナ（Ｐｔ）を含有するニッケル（Ｎｉ）シリサイド層１７が形成される。同時に、ゲート電極２３、ソース・ドレイン領域２６表層にも第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層２７が形成される。次いで、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７の形成部分を例えば硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液からなる硫酸系の溶液に浸漬し、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７、ＳＴＩ２、サイドウォール１４、サイドウォール２４の表面上に残る未反応ニッケル（Ｎｉ）−プラチナ（Ｐｔ）合金膜３０を除去する。ニッケル（Ｎｉ）とプラチナ（Ｐｔ）がこれ以上供給されるのを防ぐためである。
また、温度４００℃、３００秒間の第２のアニールを行い、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７を、より低抵抗相のニッケル（Ｎｉ）シリサイド層に変換する工程を行なってもよい。
図４は窒化シリコン膜である第１の応力窒化膜を堆積する工程の要部断面模式図である。図４は、図３に加えて第１の応力窒化膜３を示す。
図４に示すように、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７形成後は、その全面に、窒化シリコン（ＳｉＮ）からなる膜厚約７０ｎｍの窒化シリコン膜である第１の応力窒化膜３を堆積する。第１の応力窒化膜３は引っ張り応力膜であり、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シラン系ガス（ＳｉＨ2Ｃｌ2,ＳｉＨ4,Ｓｉ2Ｈ4,Ｓｉ2Ｈ6等）、アンモニア（ＮＨ3）ガスを用いて堆積される。堆積の際、シラン系ガスの流量は、５ｓｃｃｍ〜５０ｓｃｃｍの範囲とし、アンモニア（ＮＨ3）ガスの流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとして窒素（Ｎ2）ガスまたはアルゴン（Ａｒ）ガスを用い、その流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧を０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度を４００℃〜４５０℃に制御する。なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。このような条件にて堆積される第１の応力窒化膜３は、その引っ張り応力が４００ＭＰａ〜５００ＭＰａ程度になる。なお、後述するＵＶ照射より、第１の応力窒化膜３を収縮させ、引っ張り応力を増加させてもよい。
図５は酸化シリコン膜を堆積する工程の要部断面模式図である。図５は、図４に加えてＳｉＯ2膜４を示す。
図５に示すように、第１の応力窒化膜３を全面に堆積した後は、その第１の応力窒化膜３上に、ＳｉＯ2膜４を堆積する。ＳｉＯ2膜４は、例えば、プラズマＣＶＤ法を用い、膜厚約２５ｎｍで堆積する。その際は、例えば、ＳｉＨ4と酸素（Ｏ2）の混合ガスを用いて、基板温度を４００℃程度に設定して行う。なお、ここで形成するＳｉＯ2膜４は、後述する第２の応力窒化膜６をエッチングする際（図１０参照）のエッチングストッパとして機能する。つまり、ＳｉＯ2膜４は、第１の応力窒化膜３をマスクするマスク膜であるが、このＳｉＯ2膜４は本発明において必須の構成要素ではない。
図６は酸化シリコン（ＳｉＯ2）膜エッチング工程の要部断面模式図である。図６は、図５に加えてレジストマスク５を示す。
図６に示すように、ＳｉＯ2膜４の堆積後は、ｎＭＯＳトランジスタ１０側にレジストマスク５を形成し、ｐＭＯＳトランジスタ２０側に堆積されているＳｉＯ2膜４をエッチングにより除去する。このＳｉＯ2膜４のエッチングは、例えば、フッ素系ガスであるＣ4Ｆ8を含有するＣ4Ｆ8／Ａｒ／Ｏ2ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。チャンバ温度は例えば−１５〜＋１０℃、ガス流量はＣ4Ｆ8が０．１〜１０ｓｃｃｍ、Ａｒが１００〜１０００ｓｃｃｍ、Ｏ2が０．１〜１０ｓｃｃｍである。
図７は第１の応力窒化膜をエッチングする工程の要部断面模式図である。
図７に示すように、ＳｉＯ2膜４のエッチング後は、同じレジストマスク５を用い、ｐＭＯＳトランジスタ２０側に堆積されている第１の応力窒化膜３をエッチングにより除去する。この第１の応力窒化膜３のエッチングは、例えば、フッ素系ガスであるＣＨＦ3を含有するＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。チャンバ温度は例えば０〜３５℃、ガス流量はＣＨＦ3が１〜１００ｓｃｃｍ、Ａｒが１０〜５００ｓｃｃｍ、Ｏ2が１〜１００ｓｃｃｍである。ｐＭＯＳトランジスタ２０側の第１の応力窒化膜３のエッチング後、レジストマスク５は除去する。図６に示したＳｉＯ2膜４のエッチングと、この図７に示した第１の応力窒化膜３のエッチングにより、ｎＭＯＳトランジスタ１０上にのみ第１の応力窒化膜３およびＳｉＯ2膜４が残った状態になる。ｎＭＯＳトランジスタ１０のチャネル部分には、この第１の応力窒化膜３によって引っ張り応力が加えられるようになる。
図８はＵＶ照射工程の要部断面模式図である。
図８に示すように、レジストマスク５の除去後は、ｎＭＯＳトランジスタ１０上に残る第１の応力窒化膜３に対してＵＶ照射を行う。ＵＶ照射は、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件で行う。
照射されたＵＶ（紫外線）は、ＳｉＯ2膜４を透過して、その下の第１の応力窒化膜３に達する。ＵＶが照射された第１の応力窒化膜３は、ＵＶ照射前に比べ、その引っ張り応力が大きくなり、また同時に硬化する。これは、ＵＶが照射されることにより、第１の応力窒化膜３に残存していた水素（Ｈ）が除去されることに起因する。
このＵＶ照射により、ＵＶ照射前におよそ４００ＭＰａ〜５００ＭＰａであった引っ張り応力を１．８〜２ＧＰａ程度まで向上させることができる。なお、このＵＶ照射工程は必須ではない。
図９は第２の応力窒化膜堆積工程の要部断面模式図である。図９は、図８に加えて第２の応力窒化膜６を示す。
図９に示すように、ｎＭＯＳトランジスタ１０上の第１の応力窒化膜３に対するＵＶ照射後は、その第１の応力窒化膜３とＳｉＯ2膜４が残る基板全面に、ＳｉＮからなる膜厚約７０ｎｍの圧縮応力を印加するための応力窒化膜である第２の応力窒化膜６を堆積する。
第２の応力窒化膜６は、例えば、プラズマＣＶＤ法によって、炭素系化合物を含有するＳｉＨ4ガスとＮＨ3ガスを用いて堆積させる。
堆積の際、ＳｉＨ4ガスの流量は、１００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとしてＮ2ガスまたはＡｒガスを用い、その流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧を０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度を４００℃〜４５０℃に制御する。ＲＦパワーは１００Ｗ〜１０００Ｗ程度である。形成後の第２の応力窒化膜６には、通常、炭素（Ｃ）が残存する。このような条件にて堆積される第２の応力窒化膜６は、その圧縮応力が２．５〜３ＧＰａ程度になる。
図１０は第２の応力窒化膜エッチング工程の要部断面模式図である。図１０は、図９に加えてレジストマスク７を示す。
図１０に示すように、全面に第２の応力窒化膜６を堆積した後は、ｐＭＯＳトランジスタ２０側にレジストマスク７を形成し、ＳｉＯ2膜４をエッチングストッパにして、ｎＭＯＳトランジスタ１０側に堆積されている第２の応力窒化膜６をエッチングにより除去する。第２の応力窒化膜６のエッチングは、例えば、フッ素系ガスであるＣＨＦ3を含有するＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。チャンバ温度は例えば０〜３５℃、ガス流量はＣＨＦ3が１〜１００ｓｃｃｍ、Ａｒが１０〜５００ｓｃｃｍ、Ｏ2が１〜１００ｓｃｃｍである。ｎＭＯＳトランジスタ１０側の第２の応力窒化膜６のエッチング後、レジストマスク７は除去する。
図１１は層間絶縁膜堆積工程の要部断面模式図である。図１１は、図１０に加えて層間絶縁膜８を示す。
図１１に示すように、レジストマスク７の除去後、全面に層間絶縁膜８として例えばＴＥＯＳ膜を堆積する。層間絶縁膜８は、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｏｘｙｓｉｌａｎｅ、Ｓｉ（ＯＣ2Ｈ5ＯＨ）4）を、プラズマＣＶＤ法を用いて堆積させて形成する。層間絶縁膜８は、全面にまず膜厚約６００ｎｍで堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化し、最終的に約３５０ｎｍの膜厚とする。
ここまでの工程により、ｎＭＯＳトランジスタ１０上とｐＭＯＳトランジスタ２０上にそれぞれ第１の応力窒化膜３と第２の応力窒化膜６が貼り分けられたＣＭＯＳ構造が完成する。
図１２はコンタクトホール形成工程の要部断面模式図である。図１１は、図１０に加えてコンタクトホール４０を示す。
図１２に示すように、層間絶縁膜８の形成後、層間絶縁膜８、第１の応力窒化膜３と第２の応力窒化膜６をエッチングして、ソース・ドレイン領域１６の表層に形成されたニッケル（Ｎｉ）シリサイド層１７、ソース・ドレイン領域２６の表層に形成されたニッケル（Ｎｉ）シリサイド層２７を露出するようにコンタクトホール４０を形成する。層間絶縁膜８のエッチングはフッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行う。チャンバ温度は例えば−１５〜＋１０℃、ガス流量はＣ4Ｆ8が０．１〜１０ｓｃｃｍ、Ａｒが１００〜１０００ｓｃｃｍ、Ｏ2が０．１〜１０ｓｃｃｍである。第１の応力窒化膜３と第２の応力窒化膜６のエッチングはフッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガスを使用したＲＩＥ法により行う。チャンバ温度は例えば０〜３５℃、ガス流量はＣＨＦ3が１〜１００ｓｃｃｍ、Ａｒが１０〜５００ｓｃｃｍ、Ｏ2が１〜１００ｓｃｃｍである。
図１３はコンタクトプラグ形成工程の要部断面模式図である。図１３は、図１２に加えてコンタクトプラグ５０を示す。コンタクトプラグ５０は、例えば密着層として例えばチタン（Ｔｉ）、バリア層として例えば窒化チタン（ＴｉＮ）、プラグ材として例えばタングステン（Ｗ）を順次積層形成したものからなる。
図１３に示すように、コンタクトホール４０の形成後、密着層である例えばチタン（Ｔｉ）を、全面に膜厚５〜３０ｎｍとなるように堆積する。チタン（Ｔｉ）の堆積方法は、ターゲット電力が１〜１８ｋＷ、基板バイアス電力が０〜５００Ｗのスパッタ法によるものである。成膜温度は５０〜２５０℃である。なお、密着層であるチタン（Ｔｉ）は必須の構成要件ではない。
次いで、バリア層である例えば窒化チタン（ＴｉＮ）を全面に膜厚１〜１０ｎｍで堆積する。窒化チタン（ＴｉＮ）の堆積方法は、ＴＤＭＡＴ（テトラジメチルアミノチタン）を原料ガスとしてＭＯ−ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるものである。成膜温度は３００℃〜４５０℃である。
次いで、全面にタングステン（Ｗ）を堆積する。タングステン（Ｗ）堆積はＷＦ６ガスを使用したＣＶＤ法にて行う。成膜温度は３８０℃とした。その後、ＣＭＰ法を用いて、層間絶縁膜８上のチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を除去し、コンタクトプラグ５０が完成する。このように、シリコン基板４１上に引っ張り応力の印加により動作速度の向上したｎＭＯＳトランジスタ１０と、圧縮応力の印加により動作速度の向上したｐＭＯＳトランジスタ２０とが形成された半導体装置が得られる。
＜本実施例による半導体装置の製造方法の効果＞
（表１）
Figure 2008117430
表１は、応力窒化膜である窒化シリコン膜（ＳｉＮ）エッチング工程におけるニッケル（Ｎｉ）シリサイド、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドのエッチングレートを示す。
窒化シリコン膜（ＳｉＮ）のエッチング工程における窒化シリコン膜（ＳｉＮ）のエッチングレートは１で示す。窒化シリコン膜（ＳｉＮ）のエッチング工程は、ここでは、フッ素系ガスであるＣＨＦ3を含有するＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。チャンバ温度は３５℃、ガス流量はＣＨＦ3が１００ｓｃｃｍ、Ａｒが５００ｓｃｃｍ、Ｏ2が１００ｓｃｃｍである。
表１に示すように、窒化シリコン膜（ＳｉＮ）エッチング工程における窒化シリコン膜とニッケル（Ｎｉ）シリサイドとのエッチングレートは、１：０．３である。窒化シリコン膜と第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドのエッチングレートは、１：０．０１である。なお、第２の金属を含有するニッケル（Ｎｉ）シリサイドにおけるプラチナ（Ｐｔ）の含有量は５％である。
表１から、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドのエッチングレートはニッケル（Ｎｉ）シリサイドとのエッチングレートと比較して小さくなることがわかる。言い換えると、ニッケル（Ｎｉ）シリサイドに対してニッケル（Ｎｉ）−プラチナ（Ｐｔ）シリサイドのエッチング耐性は高いといえる。つまり、化学的に安定な第２の金属であるプラチナ（Ｐｔ）をニッケル（Ｎｉ）シリサイドに含有することによって、フッ素系ガスに対するエッチング耐性を高めることができる。そのため、窒化シリコン膜エッチング工程の際に第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７の表面が窒化シリコン膜のエッチングガスであるフッ素系ガスに晒されたとき、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７の厚み方向の後退を防止できると推定できる。
図１４は、本実施形態に係るＭＯＳトランジスタの各測定データを示す図である。
図１４は、ニッケル（Ｎｉ）シリサイドをソース・ドレイン電極表面に有するＭＯＳトランジスタのコンタクト抵抗と、本発明に係る第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをソース・ドレイン電極表面に有するＭＯＳトランジスタのコンタクト抵抗の関係を示す図である。横軸は各ＭＯＳトランジスタのコンタクト抵抗[Ω]を示し、縦軸は累積確立[％]を示す。図中、白丸はニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗を示す。黒丸は第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するコンタクト抵抗を示す。
図１４から、ニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗は６０[Ω]〜１６０[Ω]に分布している。それに対し、本発明に係る第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗は、２０[Ω]〜４０[Ω]に分布している。両者を比較すると、ニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗は、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗よりも高い。また、ニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗の分布は、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有するＭＯＳトランジスタのコンタクト抵抗の分布よりも広がっていることがわかる。
図１４の結果には、以下の理由が考察される。応力窒化膜である窒化シリコン膜（ＳｉＮ）堆積工程の際、それら堆積膜の膜厚にはばらつきが発生する。そのため、窒化シリコン膜（ＳｉＮ）エッチング工程の際、窒化シリコン膜（ＳｉＮ）を完全に除去するためには、膜厚のばらつきを考慮してオーバーエッチングが必要となる。そのため、窒化シリコン膜（ＳｉＮ）が薄く形成されている箇所の下にあるシリサイド層は、エッチングガスに晒される時間が長くなる。
表１で前述したように、ニッケル（Ｎｉ）シリサイドは第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドと比較してエッチング耐性が乏しい。コンタクト電極表面のニッケル（Ｎｉ）シリサイドはオーバーエッチングの影響により後退していると考察される。上記堆積膜の厚さのばらつきにより、シリサイド層のエッチング量にばらつきが発生する。その結果、コンタクト抵抗が高い半導体装置とコンタクト抵抗の低い半導体装置が製造され、その分布が広がってしまう。
一方、コンタクト電極表面を第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドで形成すると、エッチングレートがニッケル（Ｎｉ）シリサイドと比較して小さいため、エッチング量はニッケル（Ｎｉ）シリサイドと比較してわずかになる。そのため、窒化シリコン膜又は酸化シリコン膜エッチング工程の際、シリサイド層の厚み方向の後退を防ぐことができる。その結果、コンタクト抵抗が低い半導体装置が製造され、且つコンタクト抵抗の分布は狭くなる。
また、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイドをコンタクト電極表面に有することにより、第２の金属（プラチナ）を含有するニッケル（Ｎｉ）シリサイド層１７、２７とコンタクトプラグ５０とのコンタクト抵抗を下げ、また、コンタクト抵抗の分布を狭くすることができる。そのため、十分な製造マージンを有する半導体装置を提供できる。
実施例においては、プラチナを第２の金属として用いたが、プラチナ以外にもタングステンを合金元素として用いても、ニッケルシリサイドのエッチング耐性を高めることができる。
本発明にかかる半導体装置の製造方法、半導体装置によれば、応力窒化膜の一部を除去してニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程の際、ニッケル（Ｎｉ）シリサイド層の厚み方向の後退を防ぐことができる。そのため、シリサイド層の電気抵抗、シリサイド層とコンタクトプラグとのコンタクト抵抗を下げることができ、ＭＯＳトランジスタの寄生抵抗を低減できる。

Claims (14)

  1. 半導体基板上にＭＯＳトランジスタを形成する工程と、
    前記ＭＯＳトランジスタのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を形成する工程と、
    前記ＭＯＳトランジスタの表面上に応力窒化膜を形成する工程と、
    前記応力窒化膜の一部を除去して前記ニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程と、を含み、
    前記ニッケル（Ｎｉ）シリサイド層は、プラチナ又はタングステンを含有してなることを特徴とする半導体装置の製造方法。
  2. 前記エッチング工程ではフッ素系ガスを使用することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記プラチナの含有量は５〜１０％であることを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置の製造方法。
  4. 前記応力窒化膜にＵＶ（紫外線）を照射する工程を更に有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記エッチング工程の後、前記ニッケル（Ｎｉ）シリサイド層上に、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）からなるコンタクトプラグを形成する工程を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 半導体基板上に形成されたＭＯＳトランジスタの表面に、応力窒化膜が堆積されている半導体装置であって、
    前記ＭＯＳトランジスタのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を有し、
    前記ニッケル（Ｎｉ）シリサイド層は、プラチナ又はタングステンを含有してなることを特徴とする半導体装置。
  7. 前記プラチナ（Ｐｔ）の含有量は５〜１０％であることを特徴とする請求項６に記載の半導体装置。
  8. 窒化チタン（ＴｉＮ）及びタングステン（Ｗ）からなるコンタクトプラグを前記ソース・ドレイン領域の表面上に更に有することを特徴とする請求項６又は請求項７に記載の半導体装置。
  9. 半導体基板上に、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを形成する工程と、
    前記ｎ型ＭＯＳトランジスタ及び前記ｐ型ＭＯＳトランジスタのそれぞれのソース・ドレイン領域の表面上に、ニッケル（Ｎｉ）シリサイド層を形成する工程と、
    前記ｎ型ＭＯＳトランジスタ及び前記ｐ型ＭＯＳトランジスタの表面上に第１の応力窒化膜を形成する工程と、
    前記ｐ型ＭＯＳトランジスタ上の前記第１の応力窒化膜を除去して、前記ｐ型ＭＯＳトランジスタを露出させる工程と、
    前記ｐ型ＭＯＳトランジスタの表面上に第２の応力窒化膜を形成する工程と、
    前記第１の応力窒化膜及び第２の応力窒化膜の一部を除去して前記ｎ型ＭＯＳトランジスタの前記ソース・ドレイン領域に形成された前記ニッケル（Ｎｉ）シリサイド層及び前記ｐ型ＭＯＳトランジスタの前記ソース・ドレイン領域に形成された前記ニッケル（Ｎｉ）シリサイド層を露出させるエッチング工程と、を含み、
    前記ニッケル（Ｎｉ）シリサイド層は、プラチナ又はタングステンを含有してなることを特徴とする半導体装置の製造方法。
  10. 前記第１の応力窒化膜は引っ張り応力窒化膜であり、前記第２の応力窒化膜は引っ張り応力窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記エッチング工程ではフッ素系ガスを使用することを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。
  12. 前記プラチナ（Ｐｔ）の含有量は５〜１０％であることを特徴とする請求項９乃至請求項１１のいずれかに記載の半導体装置の製造方法。
  13. 前記第１の応力窒化膜にＵＶ（紫外線）を照射する工程を更に有することを特徴とする請求項９乃至請求項１２のいずれかに記載の半導体装置の製造方法。
  14. 前記エッチング工程の後、前記ニッケル（Ｎｉ）シリサイド層上に窒化チタン（ＴｉＮ）及びタングステン（Ｗ）からなるコンタクトプラグを形成する工程を有することを特徴とする請求項９乃至１３のいずれかに記載の半導体装置の製造方法。
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