KR20000001625A - 2중층 스페이서를 갖는 모스 트랜지스터 형성방법 - Google Patents

2중층 스페이서를 갖는 모스 트랜지스터 형성방법 Download PDF

Info

Publication number
KR20000001625A
KR20000001625A KR1019980021967A KR19980021967A KR20000001625A KR 20000001625 A KR20000001625 A KR 20000001625A KR 1019980021967 A KR1019980021967 A KR 1019980021967A KR 19980021967 A KR19980021967 A KR 19980021967A KR 20000001625 A KR20000001625 A KR 20000001625A
Authority
KR
South Korea
Prior art keywords
film
gate
forming
insulator
pattern
Prior art date
Application number
KR1019980021967A
Other languages
English (en)
Other versions
KR100275733B1 (ko
Inventor
장경희
이은하
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR19980021967A priority Critical patent/KR100275733B1/ko
Priority to US09/327,459 priority patent/US6245620B1/en
Publication of KR20000001625A publication Critical patent/KR20000001625A/ko
Application granted granted Critical
Publication of KR100275733B1 publication Critical patent/KR100275733B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 고집적 반도체소자의 모스 트랜지스터 형성방법에 관한 것이다. 본 발명은 게이트 패턴을 형성한 후에 게이트 패턴을 구성하는 도전성 물질막이 변형되거나 산화되는 현상을 방지할 수 있는 제1 온도에서 제1 절연체막을 형성하고 제1 절연체막 상에 제1 온도보다 높은 제2 온도에서 치밀한 막질을 갖는 제2 절연체막을 형성한다. 제2 절연체막 및 제1 절연체막을 연속적으로 이방성 식각하여 게이트 패턴 측벽에 제1 절연체막 및 제2 절연체막으로 구성된 2중층 스페이서를 형성한다. 본 발명에 따르면, 제1 절연체막을 저온에서 형성함으로써 게이트 패턴을 구성하는 도전성 물질막이 변형되는 현상을 억제시킬 수 있다. 따라서, 게이트 전극의 저항이 증가하는 현상을 방지할 수 있다.

Description

2중층 스페이서를 갖는 모스 트랜지스터 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 2중층 스페이서(bi-layer spacer)를 갖는 모스 트랜지스터를 형성하는 방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 반도체소자에 사용되는 모스 트랜지스터의 크기 또한 점점 작아지고 있다. 모스 트랜지스터의 크기가 작아지면 짧은 채널효과(short channel effect)가 발생한다. 짧은 채널효과는 모스 트랜지스터의 전기적인 특성, 예컨대 소오스 영역 및 드레인 영역 사이의 누설전류 특성을 저하시킬뿐만 아니라 핫캐리어 효과에 기인하는 모스 트랜지스터의 신뢰성을 저하시킨다. 따라서, 최근의 모스 트랜지스터는 엘디디(LDD; lightly doped drain)형의 드레인 영역을 널리 채택하고 있다. 엘디디형의 드레인 영역을 형성하기 위해서는 게이트 전극의 측벽에 스페이서를 형성하는 공정이 필수적으로 사용된다. 또한, 모스 트랜지스터의 게이트 전극은 반도체소자의 동작속도를 향상시키기 위하여 비저항이 낮은 금속실리사이드막을 포함하는 도전성 물질막으로 형성한다.
도 1 내지 도 3은 종래의 모스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 게이트 절연막(3)을 형성하고, 상기 게이트 절연막(3)의 소정영역 상에 차례로 적층된 폴리실리콘막(5), 타이타늄 실리사이드막(7) 및 게이트 보호막(9)으로 구성된 게이트 패턴(10)을 형성한다. 상기 게이트 보호막(9)은 실리콘산화막 또는 실리콘질화막으로 형성한다.
도 2 및 도 3을 참조하면, 상기 게이트 패턴(10)이 형성된 반도체기판 전면에 소정의 두께를 갖는 실리콘질화막(11)을 형성한다. 여기서, 상기 실리콘질화막(11)은 실리콘산화막과 같은 다른 종류의 절연체막에 대한 식각선택비(etch selectivity)를 증가시키기 위하여 치밀한 막질(dense film quality)을 갖도록 형성하는 것이 바람직하다. 따라서, 상기 실리콘질화막(11)은 750℃ 내지 800℃의 고온에서 실시되는 저압 화학기상증착(LPCVD) 공정으로 형성한다. 이때, 상기 실리콘질화막(11)을 형성하는 동안 타이타늄 실리사이드막(7)은 쉽게 산화되거나 변형된다. 따라서, 도 2에 도시된 바와 같이 변형된 타이타늄 실리사이드막(7a)이 형성됨과 동시에, 상기 변형된 타이타늄 실리사이드막(7a) 측벽에 타이타늄 산화막과 같은 원하지 않는 절연체막(7b) 등이 형성된다. 결과적으로, 전기적인 신호를 전달하는 데 실제적으로 기여하는 상기 변형된 타이타늄 실리사이드막(7a)의 폭은 초기의 타이타늄 실리사이드막(7)의 폭보다 감소되어 폴리실리콘막(5) 및 변형된 타이타늄 실리사이드막(7a)으로 구성된 게이트 전극의 저항이 증가된다. 이어서, 상기 실리콘질화막(11)을 이방성 식각하여 게이트 패턴(10) 측벽에 스페이서(11a)를 형성한다.
상술한 바와 같이 종래의 모스 트랜지스터 형성방법에 의하면, 스페이서를 형성하기 위한 실리콘질화막을 750℃ 내지 800℃의 고온에서 형성하므로 게이트 전극을 구성하는 타이타늄 실리사이드막이 변형된다. 이에 따라, 게이트 전극의 저항이 증가되어 반도체소자의 동작특성을 저하시킨다. 이러한 현상은 고집적 반도체소자에 사용되는 모스 트랜지스터의 경우에 더욱 심하게 나타난다. 이는, 고집적 반도체소자의 모스 트랜지스터가 짧은 채널길이를 갖기 때문이다. 다시 말해서, 고집적 반도체소자에 사용되는 모스 트랜지스터의 게이트 전극의 폭이 좁기 때문이다.
본 발명의 목적은 게이트 패턴 측벽에 스페이서를 형성하는 동안 게이트 패턴의 폭이 감소하는 현상을 방지할 수 있는 고집적 반도체소자에 적합한 모스 트랜지스터의 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 종래기술에 따른 모스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 모스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 9는 종래기술 및 본 발명에 따라 형성된 모스 트랜지스터들의 게이트 전극 저항을 측정한 그래프이다.
상기 목적을 달성하기 위하여 본 발명은 게이트 절연체막의 소정영역 상에 게이트 패턴이 형성된 반도체기판 전면에 게이트 패턴을 구성하는 물질막이 변형되지 않는 낮은 온도, 즉 제1 온도에서 제1 절연체막을 형성하고, 상기 제1 절연체막 상에 상기 제1 온도보다 높은 제2 온도에서 상기 제1 절연체막보다 치밀한 막질을 갖는 제2 절연체막을 형성하고, 상기 제2 절연체막 및 상기 제1 절연체막을 연속적으로 이방성 식각하여 상기 게이트 전극 또는 게이트 패턴 측벽에 제1 절연체막 및 제2 절연체막으로 구성된 2중층 스페이서를 형성하는 것을 특징으로 한다. 상기 제1 및 제2 절연체막은 각각 플라즈마 화학기상증착 공정에 의한 실리콘질화막 및 저압 화학기상증착 공정에 의한 실리콘질화막으로 형성하는 것이 바람직하다. 상기 게이트 패턴은 도전막 및 게이트 보호막을 차례로 적층한 후에 게이트 보호막 및 도전막을 연속적으로 패터닝하여 형성한다. 상기 게이트 보호막은 실리콘산화막 또는 실리콘질화막으로 형성하는 것이 바람직하다. 여기서, 상기 게이트 보호막을 형성하는 공정은 생략할 수도 있다. 상기 도전막은 도우핑된 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성하거나, 도우핑된 폴리실리콘막 및 금속막을 차례로 적층시키어 형성할 수도 있다. 또한, 상기 도전막은 금속막만으로 형성할 수도 있다. 상기 금속 실리사이드막은 타이타늄 실리사이드막, 텅스텐 실리사이드막 또는 탄탈륨 실리사이드막으로 형성하는 것이 바람직하다. 상기 금속막은 텅스텐막, 타이타늄 질화막, 탄탈륨막 또는 텅스텐 질화막으로 형성하는 것이 바람직하다.
본 발명에 따르면, 제1 절연체막이 게이트 패턴을 구성하는 도전막, 특히 금속 실리사이드막 또는 금속막이 변형되지 않는 저온에서 형성되므로 도전막으로 구성되는 게이트 전극의 단면적이 감소하는 현상을 방지할 수 있다. 이에 따라, 스페이서를 형성한 후에 게이트 전극의 저항이 증가하는 현상을 억제시킬 수 있으므로 고집적 반도체소자의 동작특성을 개선시킬 수 있는 모스 트랜지스터를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 상기 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3 의 층이 개재될 수도 있다.
도 4를 참조하면, 반도체기판(21) 상에 게이트 절연체막(23), 예컨대 실리콘산화막을 형성한다. 상기 게이트 절연체막(23)이 형성된 반도체기판 전면에 도전막 및 게이트 보호막을 차례로 형성한다. 상기 도전막은 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성한다. 상기 금속 실리사이드막 대신에 금속막을 형성할 수도 있다. 또한, 상기 도전막은 금속막만으로 형성할 수도 있다. 상기 폴리실리콘막은 불순물로 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하고, 상기 금속 실리사이드막은 내화성 금속 및 실리콘을 함유하는 물질막, 예컨대 타이타늄 실리사이드막, 텅스텐 실리사이드막 또는 탄탈륨 실리사이드막으로 형성하는 것이 바람직하다. 또한, 상기 금속막은 텅스텐막, 타이타늄 질화막, 탄탈륨막 또는 텅스텐 질화막으로 형성하는 것이 바람직하고, 상기 게이트 보호막은 실리콘 질화막 또는 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 게이트 보호막은 화학기상증착 공정으로 형성하는 것이 바람직하다. 여기서, 상기 게이트 보호막을 형성하는 공정은 생략할 수도 있다. 이어서, 상기 게이트 보호막 및 도전막을 연속적으로 패터닝하여 게이트 절연체막(23)의 소정영역 상에 도전막 패턴 및 게이트 보호막 패턴(29)으로 구성되는 게이트 패턴(30)을 형성한다. 상기 도전막 패턴은 폴리실리콘막 패턴(25) 및 금속 실리사이드막 패턴(27)으로 구성될 수도 있고, 폴리실리콘막 패턴(25) 및 금속막 패턴으로 구성될 수도 있다. 또한, 상기 도전막 패턴은 금속막 패턴만으로 형성될 수도 있다. 상기 게이트 보호막을 형성하지 않는 경우에는 게이트 패턴(30)이 도전막 패턴만으로 형성된다.
도 5를 참조하면, 상기 게이트 패턴(30)이 형성된 반도체기판 전면에 제1 절연체막(31) 및 제2 절연체막(33)을 차례로 형성한다. 상기 제1 절연체막(31) 및 제2 절연체막(33)은 모두 실리콘 질화막으로 형성하는 것이 바람직하다. 그러나, 제1 절연체막(31) 및 제2 절연체막(33)의 증착온도는 서로 달라야 한다. 예를 들면, 제1 절연체막(31)으로 사용되는 실리콘질화막은 상기 게이트 패턴(30)을 구성하는 도전성 물질막들, 특히 금속 실리사이드막 패턴(27) 또는 금속막 패턴이 변형되지 않는 온도범위, 예컨대 500℃ 이하의 제1 온도에서 플라즈마 증가형 화학기상증착(PECVD; plasma enhanced CVD) 공정으로 형성하는 것이 바람직하고, 제2 절연체막(33)으로 사용되는 실리콘질화막은 상기 제1 온도보다 높은 제2 온도, 예컨대 750℃ 내지 800℃의 온도에서 저압 화학기상증착(LPCVD; low pressure CVD) 공정으로 형성하는 것이 바람직하다. 이와 같이 제1 및 제2 절연체막(31, 33)을 형성하면, 게이트 패턴(30)을 구성하는 물질막, 특히 금속 실리사이드막 패턴(27) 또는 금속막 패턴이 산화되거나 변형되는 현상을 방지할 수 있을 뿐만 아니라, 제1 절연체막(31)보다 치밀한 막질(dense film quality)을 갖는 제2 절연체막(33)을 얻을 수 있다. 이에 따라, 도 5에 도시된 바와 같이 게이트 패턴(30)을 구성하는 폴리실리콘막 패턴(25) 및 금속 실리사이드막 패턴(27)의 폭이 변하는 것을 방지할 수 있다.
도 6을 참조하면, 상기 제2 절연체막(33) 및 상기 제1 절연체막(31)을 연속적으로 이방성 식각하여 상기 게이트 패턴(30)의 측벽에 제1 절연체막 패턴(31a) 및 제2 절연체막 패턴(33a)으로 구성된 2중층 스페이서(S)를 형성한다. 이때, 상기 게이트 패턴(30) 양 옆의 게이트 절연체막(23)이 식각되도록 과도한 식각(over etch) 공정을 실시함으로써 반도체기판(21)의 표면을 노출시킬 수도 있다.
도 7 및 도 8은 상기 스페이서(S)를 형성한 후에 자기정렬형 콘택홀(H; self-aligned contact hole)을 형성하는 단계를 설명하기 위한 단면도들이다. 구체적으로 설명하면, 상기 스페이서(S)가 형성된 반도체기판 전면에 상기 게이트 패턴(30) 및 상기 스페이서(S)를 이온주입 마스크로 사용하여 불순물 이온을 주입함으로써, 게이트 패턴(30) 양 옆의 반도체기판(21) 표면에 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 상기 소오스/드레인 영역이 형성된 반도체기판 전면에 약 100Å 정도의 얇은 식각저지막(35; etch stop layer) 및 층간절연막(37)을 차례로 형성한다. 상기 층간절연막(37)은 약 850℃의 온도에서 플로우되어 평탄화된 BPSG막으로 형성하는 것이 바람직하고, 상기 식각저지막은 저압 화학기상증착 공정에 의한 실리콘질화막으로 형성하는 것이 바람직하다. 이어서, 자기정렬형 콘택홀 형성용 마스크를 사용하여 상기 층간절연막(37)을 식각함으로써 상기 게이트 패턴(30)의 가장자리, 스페이서(S), 및 반도체기판(21) 상부의 식각저지막(35)을 노출시킨다. 다음에, 상기 노출된 식각저지막(35)을 선택적으로 식각하여 상기 게이트 패턴(30)의 한 쪽 옆에 형성된 소오스/드레인 영역을 노출시키는 자기정렬형 콘택홀(H)을 형성한다.
도 9는 상기한 본 발명의 실시예 및 종래기술에 따라 형성된 모스 트랜지스터들의 게이트 전극의 면저항(sheet resistance)을 측정한 결과를 도시한 그래프이다. 여기서, 가로축은 게이트 전극의 면저항을 나타내고, 세로축은 면저항의 축적분포율(cumulative ditribution rate)을 나타낸다. 본 발명에 따른 실시예에서 게이트 전극을 구성하는 폴리실리콘막 및 금속 실리사이드막은 각각 1000Å의 두께를 갖는 도우핑된 폴리실리콘막 및 1000Å의 두께를 갖는 타이타늄 실리사이드막으로 형성하였다. 상기 폴리실리콘막은 POCl3를 사용하여 도우핑시키었고, 상기 타이타늄 실리사이드막은 400℃의 온도에서 스퍼터링 공정으로 형성하였다. 또한, 스페이서를 형성하기 위한 제1 절연체막 및 제2 절연체막은 각각 200Å의 두께를 갖는 실리콘질화막 및 500Å의 두께를 갖는 실리콘질화막으로 형성하였다. 이때, 상기 제1 절연체막으로 사용되는 실리콘질화막은 400℃에서 플라즈마 증가형 화학기상증착 공정으로 형성하였고, 상기 제2 절연체막으로 사용되는 실리콘질화막은 750℃의 온도에서 저압 화학기상증착 공정으로 형성하였다. 상기 플라즈마 증가형 화학기상증착 공정은 사일레인(SiH4) 가스 및 암모니아(NH3) 가스를 반응 가스로 사용하여 질소 플라즈마 분위기에서 실시하였으며, 상기 저압 화학기상증착 공정은 0.3Torr의 저압에서 다이클로로 사일레인(SiH2Cl2) 가스 및 암모니아 가스를 반응 가스로 사용하여 실시하였다. 또한, 상기 폴리실리콘막 및 타이타늄 실리사이드막으로 이루어진 게이트 전극에 대한 테스트 패턴의 폭은 마스크 상에서 0.17㎛이었다. 한편, 종래기술에 있어서, 게이트 전극을 구성하는 폴리실리콘막 및 금속 실리사이드막은 본 발명과 동일한 공정 조건에서 형성하였고, 스페이서를 형성하기 위한 실리콘질화막은 750℃의 온도에서 저압 화학기상증착 공정을 사용하여 700Å의 두께로 형성하였다.
도 9를 참조하면, 종래기술에 따른 모스 트랜지스터의 게이트 전극의 면저항은 측정된 시료들의 약 80%가 5.5(Ω/?) 내지 7(Ω/?)의 값을 보이는 반면에, 본 발명에 따른 모스 트랜지스터의 게이트 전극의 면저항은 측정된 시료들의 약 80%가 약 3.3(Ω/?) 내지 4.5(Ω/?)의 값을 보인다. 결과적으로, 본 발명은 스페이서를 형성하기 위한 절연체막을 형성할 때, 게이트 전극이 변형되거나 산화되는 현상을 억제시킬 수 있다. 따라서, 게이트 전극의 면저항이 증가하는 현상을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 스페이서를 형성하기 위한 제1 절연체막을 저온에서 형성함으로써, 게이트 전극이 변형되거나 산화되는 현상을 방지할 수 있다, 이에 따라, 게이트 전극의 실제적인 폭이 감소하는 현상을 억제시킬 수 있으므로, 스페이서를 형성한 후에 게이트 전극의 면저항이 증가하는 현상을 방지할 수 있다. 상기한 효과는 채널길이가 짧은 모스 트랜지스터에서 두드러지게 나타난다. 결과적으로, 본 발명은 고집적 반도체소자에 사용되는 모스 트랜지스터를 형성하는 데 적합하다.

Claims (18)

  1. 반도체기판 상에 게이트 절연체막을 형성하는 단계;
    상기 게이트 절연체막의 소정영역 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 반도체기판 전면에 제1 온도 및 상기 제1 온도보다 높은 제2 온도에서 각각 제1 절연체막 및 제2 절연체막을 차례로 형성하는 단계; 및
    상기 제2 및 제1 절연체막을 연속적으로 이방성 식각하여 상기 게이트 패턴 측벽에 상기 제1 절연체막 및 상기 제2 절연체막으로 구성된 2중층 스페이서를 형성하는 단계를 포함하는 반도체소자의 모스 트랜지스터 형성방법.
  2. 제1항에 있어서, 상기 게이트 패턴을 형성하는 단계는
    상기 게이트 절연체막이 형성된 반도체기판 전면에 도전막 및 게이트 보호막을 차례로 형성하는 단계;
    상기 게이트 보호막 및 상기 도전막을 연속적으로 패터닝하여 도전막 패턴 및 게이트 보호막 패턴으로 구성된 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  3. 제2항에 있어서, 상기 도전막은 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  4. 제2항에 있어서, 상기 도전막은 폴리실리콘막 및 금속막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  5. 제2항에 있어서, 상기 도전막은 금속막인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  6. 제3항에 있어서, 상기 금속 실리사이드막은 타이타늄 실리사이드막, 텅스텐 실리사이드막 및 탄탈륨 실리사이드막으로 이루어진 일 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  7. 제4항 또는 제5항에 있어서, 상기 금속막은 텅스텐막, 타이타늄 질화막, 탄탈륨막 및 텅스텐 질화막으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  8. 제2항에 있어서, 상기 게이트 보호막은 실리콘질화막 및 실리콘산화막중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  9. 제1항에 있어서, 상기 게이트 패턴을 형성하는 단계는
    상기 게이트 절연체막이 형성된 반도체기판 전면에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  10. 제9항에 있어서, 상기 도전막은 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  11. 제9항에 있어서, 상기 도전막은 폴리실리콘막 및 금속막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  12. 제9항에 있어서, 상기 도전막은 금속막인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  13. 제10항에 있어서, 상기 금속 실리사이드막은 타이타늄 실리사이드막, 텅스텐 실리사이드막 및 탄탈륨 실리사이드막으로 이루어진 일 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  14. 제11항 또는 제12항에 있어서, 상기 금속막은 텅스텐막, 타이타늄 질화막, 탄탈륨막 및 텅스텐 질화막으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  15. 제1항에 있어서, 상기 제1 온도는 500℃보다 낮은 온도인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  16. 제1항에 있어서, 상기 제2 온도는 750℃ 내지 800℃인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  17. 제1항에 있어서, 상기 제1 절연체막은 플라즈마 증가형 화학기상증착(PECVD; plasma enhanced CVD) 공정으로 형성된 실리콘질화막인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
  18. 제1항에 있어서, 상기 제2 절연체막은 저압 화학기상증착(LPCVD; low pressure CVD) 공정으로 형성된 실리콘질화막인 것을 특징으로 하는 반도체소자의 모스 트랜지스터 형성방법.
KR19980021967A 1998-06-12 1998-06-12 2중층스페이서를갖는모스트랜지스터형성방법 KR100275733B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR19980021967A KR100275733B1 (ko) 1998-06-12 1998-06-12 2중층스페이서를갖는모스트랜지스터형성방법
US09/327,459 US6245620B1 (en) 1998-06-12 1999-06-08 Method for foaming MOS transistor having bi-layered spacer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR19980021967A KR100275733B1 (ko) 1998-06-12 1998-06-12 2중층스페이서를갖는모스트랜지스터형성방법

Publications (2)

Publication Number Publication Date
KR20000001625A true KR20000001625A (ko) 2000-01-15
KR100275733B1 KR100275733B1 (ko) 2001-01-15

Family

ID=19539223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR19980021967A KR100275733B1 (ko) 1998-06-12 1998-06-12 2중층스페이서를갖는모스트랜지스터형성방법

Country Status (2)

Country Link
US (1) US6245620B1 (ko)
KR (1) KR100275733B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474744B1 (ko) * 2002-08-12 2005-03-15 동부아남반도체 주식회사 반도체 소자의 게이트 스페이서 형성 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988342B2 (ja) * 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
TW461039B (en) * 2000-11-14 2001-10-21 United Microelectronics Corp Method for manufacturing self-aligned contact of MOS device and structure manufactured by the same
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
DE102008016437B3 (de) * 2008-03-31 2009-09-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Einkapselung eines Gatestapels mit großem ε durch Bilden einer Beschichtung bei zwei unterschiedlichen Prozesstemperaturen
US8907405B2 (en) 2011-04-18 2014-12-09 International Business Machines Corporation Semiconductor structures with dual trench regions and methods of manufacturing the semiconductor structures
US20140070225A1 (en) * 2012-09-07 2014-03-13 Apple Inc. Hydrogenation and Crystallization of Polycrystalline Silicon
US9601621B1 (en) 2015-08-25 2017-03-21 International Business Machines Corporation Semiconductor device including dual spacer and uniform epitaxial buffer interface of embedded SiGe source/drain
US9634009B1 (en) 2015-12-18 2017-04-25 International Business Machines Corporation System and method for source-drain extension in FinFETs

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366613A (en) 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US5208472A (en) * 1988-05-13 1993-05-04 Industrial Technology Research Institute Double spacer salicide MOS device and method
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
US5198386A (en) * 1992-06-08 1993-03-30 Micron Technology, Inc. Method of making stacked capacitors for DRAM cell
JP2638411B2 (ja) * 1992-11-27 1997-08-06 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6013547A (en) * 1998-04-10 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for creating a butt contact opening for a self-aligned contact structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474744B1 (ko) * 2002-08-12 2005-03-15 동부아남반도체 주식회사 반도체 소자의 게이트 스페이서 형성 방법

Also Published As

Publication number Publication date
KR100275733B1 (ko) 2001-01-15
US6245620B1 (en) 2001-06-12

Similar Documents

Publication Publication Date Title
KR20020052980A (ko) 반도체 웨이퍼에서 소자를 제조하는데 있어서의 인헨스트피착 제어
US6649500B2 (en) Semiconductor device including an insulated gate field effect transistor and method of manufacturing the same
KR950003937B1 (ko) 반도체 장치 및 그 제조방법
KR100334979B1 (ko) 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성
US6187676B1 (en) Integrated circuit insulated electrode forming methods using metal silicon nitride layers, and insulated electrodes so formed
KR100275733B1 (ko) 2중층스페이서를갖는모스트랜지스터형성방법
US6699744B2 (en) Method of forming a MOS transistor of a semiconductor device
KR0172116B1 (ko) 반도체 장치의 제조방법
US6627504B1 (en) Stacked double sidewall spacer oxide over nitride
US20050095856A1 (en) Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios
KR100243280B1 (ko) 반도체장치의 게이트패턴 및 그 제조방법
JP2850865B2 (ja) 半導体装置の製造方法
KR100390828B1 (ko) 급속 열처리에 의한 보더리스 콘택용 식각 방지막 형성 방법
US20070042556A1 (en) Method of fabricating metal oxide semiconductor transistor
KR100362934B1 (ko) 반도체소자의제조방법
KR100548579B1 (ko) 반도체소자의 제조방법
KR100269604B1 (ko) 반도체장치의 박막트랜지스터 제조방법
KR100318273B1 (ko) 반도체 소자의 비트라인 형성방법
KR100949874B1 (ko) 반도체소자의 저장전극 형성방법
KR20010059735A (ko) 금속 게이트전극을 갖는 모스트랜지스터 제조방법
KR20010008581A (ko) 반도체장치의 콘택 형성 방법
KR100236059B1 (ko) 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법
KR20040028244A (ko) 반도체소자의 제조방법
KR19990057276A (ko) 반도체 장치의 게이트 전극 제조방법
GB2327296A (en) Reverse self aligned narrow gate fet

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee