KR100236059B1 - 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법에 관한 것으로 특히, 한정된 영역에서 소자의 선저항과 접촉저항을 감소시켜 동작 속도를 향상하기에 적당한 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법에 관한 것이다.
이와 같은 본 발명 실리사이드막 형성방법은 불순물이 포함된 기판상에 반구형 폴리실리콘층을 형성하는 단계, 상기 반구형 폴리실리콘층상에 금속층을 형성하는 단계, 상기 금속층을 열처리하여 실리사이드막을 형성하는 단계를 포함한다.
Description
본 발명은 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법에 관한 것으로 특히, 한정된 영역에서 소자의 속도를 향상하기에 적당한 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법에 관한 것이다.
모스(MOS : Metal Oxide Semiconductor)디바이스에 있어서의 전극배선기술은 게이트전극, 소오스/드레인 불순물 확산영역, 콘택 및 각 소자를 상호 접속하는 알루미늄 배선 등으로 분류된다.
스케일링(Scaling) 법칙에서는 소자치수나 전원전압의 1/K의 축소화에 의해 전극배선특성은 영향을 받게 된다. 그중 게이트전극에 관해서는 저항이 K배로 증가하는 결과, 신호전달 지연시간이 증가하여 소자 동작 속도의 저하를 초래한다. 그리고, 콘택에 관해서는 저항이 K2배로 증대됨과 더불어 전류밀도가 K배로 증가하여 배선으로서의 신뢰성이 저하된다. 또한, 배선에 관해서는 K배의 저항증대와 K배의 전류밀도 증대를 일으켜 일렉트로마이그레이션(electromigration)에 의한 배선 신뢰성을 저하시킨다.
그중에서 게이트전극의 재료로는 게이트전극과 동시에 메모리의 워드선과 같은 배선으로도 사용되므로 저항률이 낮은 재료를 사용한다.
특히, 디지인룰이 서브미크론(Submicron)화 함에 따라 미세화에 의한 배선저항(R)의 증가와 배선 피치(Pitch)의 축소에 의한 용량(Capacitance) 증대의 상승효과에 따른 RC의 전달지연 문제가 발생한다.
이와 같은 디자인룰의 미세화와 RC 전달지연의 문제점으로 디자인 규격이 1μm 이하인 경우 일반적으로 게이트전극의 재료로 사용하던 폴리실리콘을 그대로 사용하면 고집적화에 따른 동작속도의 향상효과가 없어지고 동작속도와 신뢰성에서 문제를 발생시킨다. 즉, 도프드(doped)폴리실리콘의 비(比)저항(저항율 : resistivity)이 200μΩ·㎝이상이기 때문이다. 그러므로, 저항을 감소시키기 위하여 제안되는 기술로서 비교적 스텝 커버리지(step coverage) 특성이 우수하고 비저항이 약 100μΩ·㎝인 WSix막을 폴리실리콘위에 증착하여 전극으로 사용하였다. 즉, 폴리사이드(polycide)(폴리실리콘 + 고용점금속(refractory) 실리사이드)를 전극으로 사용하게 된 것이다. 그러나, 상기한 바와 같이, 비저항이 약 100μΩ·㎝인 WSix막도 전극의 디자인 룰(design rule)이 약 0.5μm 선폭이하에서는 그 효용성을 상실하는 것으로 알려져 있다.
그와 같은 문제를 해결하기 위한 방법으로 텅스텐(W)(비저항 10μΩ·㎝이하), TiSi2(비저항 20μΩ·㎝이하), COSi2(비저항 20μΩ·㎝이하) 그리고, TiN(비저항 30μΩ·㎝이하)과 같은 재료를 이용한 연구가 활발히 진행되고 있다.
이와 같은 종래 반도체소자의 모스펫 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 종래 반도체소자의 모스펫 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)의 소정영역에 필드산화막(2)을 형성하여 활성영역과 격리영역을 정의한다. 이어서, 상기 기판 전면에 게이트 산화막(3)과 게이트 전극용 폴리실리콘층을 형성한후 상기 활성영역의 소정영역상에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(4)을 형성한다.
도 1b에 나타낸 바와 같이, 상기 게이트 전극(4)을 마스크로 이용한 저농도 불순물 이온주입공정으로 상기 게이트 전극(4) 양측면 반도체기판(1)내에 저농도 불순물 영역(LDD 영역)(5)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 게이트 전극(4)을 포함한 기판 전면에 산화막을 형성한후 반응성 이온 식각법(RIE : Reactive Ion Etch)을 이용한 에치백 공정으로 상기 게이트 전극(4)의 양측면에 측벽 스페이서(6)를 형성한다.
도 1d에 나타낸 바와 같이, 상기 게이트 전극(4) 및 측벽 스페이서(6)를 마스크로 이용한 고농도 이온주입공정 및 열처리공정으로 상기 게이트 전극(4) 양측면 반도체기판(1)에 고농도 불순물 확산영역을 형성하여 소오스/드레인 영역(7)을 형성한다.
도 1e에 나타낸 바와 같이, 상기 게이트 전극(4)을 포함한 기판 전면에 스퍼터링법을 사용하여 티타늄(Ti : titanium)층(8)을 형성한다. 이때, 상기 티타늄층(8)은 게이트 전극(4)의 상측면, 측벽 스페이서(6)의 표면 및 소오스/드레인 영역(8)의 상측면에도 증착된다.
도 1f에 나타낸 바와 같이, 상기 티타늄층(8)을 700 ∼ 800℃로 열처리하여 노출된 게이트 전극(4)의 상측면 및 소오스/드레인 영역(8) 상측의 반도체기판(1)에 티타늄 실리사이드막(9a)(9b)이 형성된다. 이때, 상기 티타늄 실리사이드막(9a)(9b)은 게이트 전극(4)의 실리콘 원자와 티타늄층(8)의 티타늄 원자가 결합하여 TiSi2라는 티타늄 실리사이드막(9a)이 형성되며, 상기 소오스/드레인 영역(7) 상측에 형성된 티타늄층(8) 또한, 반도체기판(1)의 실리콘 원자와 결합하여 티타늄 실리사이드막(9b)으로 형성되어 살리사이드(Saliside : Self Align silicide)공정을 완료한다. 이와 같은 실리사이드막 형성공정은 실리콘이 노출된 표면에서 깊이 방향으로 실리콘층을 소모하면서 티타늄 실리사이드층(9a)(9b)이 형성되는 것이다. 즉, 실리콘기판의 실리콘 원자와 티타늄 원자가 결합하기 때문이다. 이때, 절연막인 상기 산화막으로 형성된 측벽 스페이서(6)의 측면에 형성된 티타늄층(8)은 실리사이드 반응이 일어나지 않는다.
도 1g에 나타낸 바와 같이, 상기 측벽 스페이서(6) 측면의 반응되지 않은 티타늄층(8)을 제거한다. 이때, 암모니아와 과수소(NH4OH와 H2O2) 수용액에 담궈 제거한다. 이어서, 티타늄 실리사이드층(9a)(9b)의 안정화를 위한 열처리공정을 실시한다. 그다음, 도면상에 도시하지는 않았지만 전면에 절연막을 형성한후 소오스/드레인영역(7)의 상측면이 노출되는 콘택홀 형성공정 및 콘택홀을 통한 배선공정을 실시한다.
종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 화학기상증착법에 의한 실리사이드용 금속층 형성과 열처리공정으로 실리사이드막을 형성하여 전기적저항을 어느 정도는 낮추었으나 소자의 집적도 요구가 진행됨에 따라 게이트 전극의 디자인 룰이 0.35㎛ 이하로 진행되면서 게이트 라인의 표면적 감소로 인한 저항 증가와, 콘택홀 크기의 감소로 인한 접촉면적의 감소등 전반적인 소자크기의 축소로 선저항이나 접촉저항이 증가하여 동일 면적에서 소자의 특성이 저하되었다.
둘째, 실리사이드막 형성공정시 폴리실리콘층으로 형성하는 게이트 전극이나 실리콘 기판의 실리콘 원자가 직접적으로 반응하므로 게이트 전극의 신뢰성이 저하되고, 기판의 손상을 초래하게 되었다.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 게이트 전극이나 소오스/드레인 영역의 상측에 실리사이드막을 형성하기 전에 반구형 실리콘층을 형성한다음 실리사이드막을 형성하여 동일 면적에서 전체 면적을 증가시킨 것과 같은 효과를 제공하여 소자의 저항을 감소시켜 속도를 향상시킨 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 반도체소자의 모스펫 제조공정 단면도
도 2a 내지 도 2c는 본 발명 실리사이드막 형성공정 단면도
도 3a 내지 도 3h는 본 발명 반도체소자의 모스펫 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 격리절연막
23 : 게이트 절연막 24 : 게이트 전극
25 : 저농도 불순물 영역 26 : 측벽 스페이서
27 : 소오스/드레인 영역 28 : 반구형 폴리실리콘층
29 : 고융점 금속층 30a, 30b : 실리사이드막
본 발명에 따른 실리사이드막 형성방법은 불순물이 포함된 기판상에 반구형 폴리실리콘층을 형성하는 단계, 상기 반구형 폴리실리콘층상에 금속층을 형성하는 단계, 상기 금속층을 열처리하여 실리사이드막을 형성하는 단계를 포함한다. 그리고, 상기한 바와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 반도체기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측면에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서 측면의 상기 반도체기판에 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 상기 불순물 영역 상측의 상기 반도체기판에 반구형 폴리실리콘층을 형성하는 단계, 상기 반구형 폴리실리콘층을 포함한 기판 전면에 금속층을 형성하는 단계, 상기 금속층을 열처리하여 실리사이드막을 형성하는 단계를 포함한다.
이와 같은 본 발명 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명 실리사이드막 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 불순물이 포함된 기판(11)상에 반구형 폴리실리콘층(12)을 형성한다. 이때, 상기 기판(11)은 폴리실리콘층이거나, 실리콘기판 및 불순물이 확산된 실리콘기판을 사용한다. 그리고, 상기 반구형 폴리실리콘층을 형성하는 방법은 상기 실리콘 이온이 도핑된 기판(11)을 챔버(chamber)에 넣은다음 500 ∼ 650℃의 온도에서 SiH4, Si2H6또는 실리콘이 포함된 화합물가스를 주입(flowing)시켜 상기 기판(11)에 반구형(HSG : Hemi-Spherical Grain)으로 형성하거나, 또는 상기 기판(11)상에 비정질(amorphorous) 실리콘층을 형성한후 700 ∼ 800℃의 온도로 고진공(10-7torr)상태에서 열처리하여 반구형 폴리실리콘층(12)을 형성한다.
도 2b에 나타낸 바와 같이, 상기 반구형 폴리실리콘층(12)을 포함한 기판(11)상에 티타늄(Ti)등의 고융점 금속층(13)을 증착한다.
도 2c에 나타낸 바와 같이, 상기 고융점 금속층(13)을 포함한 기판(11)을 불활성 가스 분위기에서 700 ∼ 800℃의 온도로 열처리하여 티타늄 실리사이드막(14)을 형성한다.
이하에서 상기한 바와 같은 본 발명 실리사이드막을 이용한 반도체소자의 모스펫 제조방법을 설명하기로 한다.
도 3a 내지 도 3h는 본 발명 반도체 소자의 모스펫 제조공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 제 1 도전형 반도체기판(21)의 소정영역에 격리절연막(22)을 형성하여 활성영역과 격리영역을 정의한다. 이어서, 상기 기판 전면에 게이트 절연막(23)과 게이트 전극용 폴리실리콘층을 형성한후 상기 활성영역의 소정영역상에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(24)을 형성한다.
도 3b에 나타낸 바와 같이, 상기 게이트 전극(24)을 마스크로 이용한 제 2 도전형의 저농도 불순물 이온주입공정으로 상기 게이트 전극(24) 양측면 반도체기판(21)내에 상기 반도체기판(21)과 반대도전형의 저농도 불순물 영역(LDD 영역)(25)을 형성한다.
도 3c에 나타낸 바와 같이, 상기 게이트 전극(24)을 포함한 기판 전면에 절연막을 형성한후 반응성 이온 식각법(RIE : Reactive Ion Etch)을 이용한 에치백 공정으로 상기 게이트 전극(24)의 양측면에 측벽 스페이서(26)를 형성한다.
도 3d에 나타낸 바와 같이, 상기 게이트 전극(24) 및 측벽 스페이서(26)를 마스크로 이용한 제 2 도전형의 고농도 이온주입공정 및 열처리공정으로 상기 게이트 전극(24) 양측면 반도체기판(21)에 고농도 불순물 확산영역인 소오스/드레인 영역(27)을 형성한다.
도 3e에 나타낸 바와 같이, 상기 반도체기판(21)을 챔버(chamber)(도시하지 않음)에 장착시킨후 10-9Torr의 고진공과 800℃의 고온에서 H2분위기로 열처리하여 상기 게이트 전극(24)의 상측면 및 소오스/드레인 영역(27)이 형성된 반도체기판(21)의 상측면에 형성된 자연 산화막(Native SiO2)(도시하지 않음)을 제거한다. 이어서, 동일한 챔버내의 온도를 500 ∼ 650℃의 온도로 낮춘후 SiH4, Si2H6또는 실리콘이 포함된 화합물가스를 주입(flowing)시켜 상기 게이트 전극(24)의 상측면 및 상기 반도체기판(21)의 상측면에 반구형(HSG : Hemi-Spherical Grain)의 폴리실리콘층(28)을 형성한다. 이때, 상기 반구형 폴리실리콘층(28)을 형성하는 방법은 상기한 바와 같은 방법 이외에도 상기 게이트 전극(24)상측면 및 반도체기판(21)의 상측면에 비정질 (amorphorous) 실리콘층을 형성한후 고진공(10-7torr)상태에서 700∼ 800℃의 온도로 열처리하여 형성할 수 있다.
도 3f에 나타낸 바와 같이, 상기 반구형 폴리실리콘층(28)을 포함한 기판 전면에 티타늄(Ti : titanium)등의 고융점 금속층(29)을 형성한다.
도 3g에 나타낸 바와 같이, 상기 고융점 금속층(29)이 형성된 기판 전면을 불활성 가스 분위기에서 700 ∼ 800℃의 온도로 열처리하여 상기 게이트 전극(24)의 상측면 및 상기 소오스/드레인 영역(27) 상측의 반도체기판(21)에 실리사이드막(30a)(30b)을 형성한다. 이때, 상기 실리사이드막(30a)(30b)은 상기 고융점 금속층(29)의 원자와 반구형 폴리실리콘층(28)의 실리콘 원자가 결합하여 고융점 금속 실리사이드막(30a)으로 형성되고, 상기 소오스/드레인 영역(27) 상측으로도 반도체기판(21) 상측의 반구형 폴리실리콘층(28)의 실리콘 원자와 고융점 금속층(29)의 금속이 결합하여 고융점 금속 실리사이드막(30b)이 형성된다.
즉, 게이트 전극(24)이나 반도체기판(21)의 상측에 실리사이드막을 형성할 때 게이트 전극(24)이나 반도체기판(21)의 실리콘 원자들이 직접적으로 반응하는 양 보다는 반구형 폴리실리콘층(28)의 실리콘 원자들이 결합하는 양이 많음을 알 수 있다.
도 3h에 나타낸 바와 같이, 상기 고융점 금속층(29)중 게이트 전극(24)이나 반도체기판(21)과 반응하지 않은 측벽 스페이서(26) 측면의 고융점 금속층(29)을 제거한다. 이어서, 실리사이드막(30a)(30b)의 안정화를 위해서 열처리공정을 실시한다. 그다음, 도면상에 도시하지는 않았지만 전면에 절연막을 형성한후 소오스/드레인영역(27)의 상측면이 노출되는 콘택홀 형성공정 및 콘택홀을 통한 배선공정을 실시한다.
이와 같은 실리사이드막(30a)(30b)은 도면에서 나타낸 바와 같이, 그 특성상 실리콘층에 비해 저항이 낮으면서도(10-1) 반구형 폴리실리콘층(28)의 형상에 의해 게이트 전극(24)과의 접촉면적이 증가된 것을 알 수 있으며, 후속공정에서 진행되는 소오스/드레인 영역(27) 상측으로 형성되는 콘택홀(도시하지 않음)을 통한 전도층(도시하지 않음)과의 접촉면적 또한 증가되었음을 알 수 있다.
본 발명에 따른 실리사이드막 형성방법 및 그를 이용한 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 게이트 전극의 상측면에 형성되는 고융점 금속 실리사이드막이나 소오스/드레인 영역의 상측에 형성되는 고융점 금속 실리사이드막의 면적이 한정된 영역에서 실리사이드막 형성이전에 형성된 반구형 폴리실리콘층 때문에 증가되어 반도체소자의 선저항이나 접촉저항을 감소시켜 소자의 동작속도를 향상시킬 수 있다.
둘째, 고융점금속의 원자와 실리콘 원자의 결합으로 형서되는 실리사이드막 형성공정시 게이트 전극이나 반도체기판의 실리콘원자의 양보다는 반구형 폴리실리콘층의 실리콘 원자를 이용하게 되므로 게이트 전극이나 반도체기판의 손상을 방지하므로 소자의 신뢰도를 향상시킬 수 있다.
Claims (5)
- 불순물이 포함된 기판상에 반구형 폴리실리콘층을 형성하는 단계; 상기 반구형 폴리실리콘층상에 금속층을 형성하는 단계; 상기 금속층을 열처리하여 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드막 형성방법.
- 제 1 항에 있어서, 상기 기판은 폴리실리콘층, 실리콘기판 및 실리콘 원자가 포함된 물질로 형성함을 특징으로 하는 실리사이드막 형성방법.
- 반도체기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면에 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서 측면의 상기 반도체기판에 불순물 영역을 형성하는 단계; 상기 게이트 전극을 포함한 상기 불순물 영역 상측의 상기 반도체기판에 반구형 폴리실리콘층을 형성하는 단계; 상기 반구형 폴리실리콘층을 포함한 기판 전면에 금속층을 형성하는 단계; 상기 금속층을 열처리하여 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 모스펫 제조방법.
- 제 3 항에 있어서, 상기 반구형 폴리실리콘층은 상기 반도체기판의 상측면 및 상기 게이트 전극의 상측면에 형성된 자연 산화막을 제거한후 형성함을 특징으로 하는 반도체소자의 모스펫 제조방법.
- 제 3 항에 있어서, 상기 실리사이드막은 상기 금속층의 금속 원자와 상기 반구형 폴리실리콘층의 실리콘 원자와 결합하여 형성하는 것을 특징으로 하는 반도체소자의 모스펫 제조방법.
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| KR19990000439A (ko) | 1999-01-15 |
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