KR19980060867A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자에 불순물의 확산을 방지할 수 있는 확산방지막을 형성하는 반도체 소자 제조방법에 있어서, 제 1 물질층이 형성된 반도체 기판 상부에 SixNy 막을 증착하고 상기 SixNy막 상부에 Ti 박막을 형성한 다음, 상기 반도체 소자를 RTA 혹은 퍼니스를 이용한 열처리공정으로 TiSi2/TiN의 적층구조를 상기 Ti 박막과 제 1 물질층 사이에 형성하는 공정으로 확산방지막을 형성하는 것으로, 게이트전극 상부 또는 금속배선의 확산방지막으로 형성하는 것으로, 게이트전극 상부 또는 금속배선의 확산방지막으로 형성함으로써 소자의 저항을 감소시키고 동작특성을 향상시켜 반도체 소자의 특성 및 신뢰성을 향상시키며 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 게이트 저항 값을 감소할 수 있는 MOSFET 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따른 프로세스의 저온화 때문에, Mo이나 W 실리사이드(silicide)로부터 Ti, Co, Ni 등의 실리사이드로의 재료 변경이 중요해 지고 있다. 이러한 실리사이드 중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
종래기술에서 Mo이나 W 실리사이드는 800℃ 정도의 온도이하에서 80μΩ㎝ 이하의 비저항을 얻기가 어렵다. 그리고, TiSi2는 결정 구조에 따라 비저항이 다르며, 고온에서 안정적인 C54는 구조에서는 13 ∼ 20μΩ㎝로 낮으며, 따라서 게이트로의 적용이 검토되었다.
그러나, 다 결정질 혹은 비정질 Si 게이트 위에서 TiSi2는 에너지적으로 유리한 방향인 TiSi2DML 표면과 인터페이스 영역(inetrface area)을 감소시키면서 거칠기(roughness)를 증가시킨다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자 제조방법을 도시한 단면도이다.
먼저, 반도체 소자 제조방법(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 소자 제조방법(1)의 상부에 게이트산화막(3)을 형성한다.
그 다음, 상기 게이트산화막(3)의 상부에 폴리실리콘층(4)을 증착한다(도 1a).
그리고, 상기 구조의 전 표면에 Ti 박막(5)을 스퍼터링방법으로 증착한다. 그리고, 그 상부에 마스크산화막(6)을 형성한다(도 1b).
그 다음에, 게이트전극 마스트(도시안됨)를 이용한 식각공정으로 상기 마스크산화막(6), Ti 박막(5), 폴리실리콘층(4) 및 게이트산화막(3)을 순차적으로 식각하여 패터닝함으로써 게이트를 형성한다(도 1c).
그리고, 상기 Ti 박막(7)을 두 번의 단시간 급속열처리(이하 RTA라 한다. )하여 TiSi2막(8)을 형성하고 상기 게이트의 측벽에 스페이서산화막(9)을 형성하거나, 상기 게이트의 측벽에 스페이서산화막(9)을 형성한 후 RTA를 두 번하여 TiSi2막(8)을 형성한다(도 1d).
그 다음에, 비소(As) 또는 불화 붕소(BF2) 이온을 3E15㎠ 이상의 농도로 주입하여 n+또는 p+타입의 소오스/드레인(10)을 형성하고 층간 절연막(도시안됨)을 증착하여 평탄화한 후 금속화 공정의 후속 반도체 공정을 진행하게 된다(도 1e).
그러나, 종래의 TiSi2를 이용한 게이트 제조방법은, 다음과 같은 단점이 있다. 첫째, 도펀트활성화나 평탄화를 위한 열처리시에 TiSi2의 열 안정성이 떨어져 TiSi2가 응집을 일으킴으로써 게이트 저항을 높이는 원인이 된다. 둘째, 도펀트의 활성화나 평탄화를 위한 열처리 시에 게이트 폴리실리콘 내의 P(인)가 TiSi2내로 확산하여 TiP2를 형성함으로써 실리사이드의 막질을 저하시키고 폴리실리콘 내의 인 농도를 떨어뜨리는 원인이 된다. 셋째, 사진 공정을 위한 마스크산화막이 산소를 포함하고 있어 이러한 산소가 TiSi2막질을 저하시킨다.
그리고, 상기의 단점들로 인하여, 반도체 소자의 특성 및 신뢰성을 향상시키지 못해 반도체 소자의 고집적화를 어렵게 하고 그에 따른 반도체 소자의 수율 및 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 열에 안정된 막질을 갖는 소자를 형성하여 미세화에 따른 기생 저항 성분을 억제함으로써 저항을 감소시켜 반도체 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래기술에 따른 반도체 소자 제조방법을 도시한 단면도.
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 단면도.
도 3a 및 도 3b는 본 발명의 다른 실시에에 따른 반도체 소자 제조방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1,11,40 : 반도체 기판2,12 : 소자분리막
3,13 : 게이트산화막4,14 : 폴리실리콘
5,16,32 : Ti 박막6 : 마스크산화막
8,19,34 : TiSi29,20 : 스페이서산화막
10,21 : 소오스/드레인15,31 : SixNy막
17 : 마스크 질화막18,33,36 : TiN
35 : Al 또는 W
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자 제조방법은, 반도체 소자에 불순물의 확산을 방지할 수 있는 확산방지막을 형성하는 반도체 소자 제조방법에 있어서, 제 1 물질층이 형성된 반도체 기판 상부에 SixNy 막을 증착하는 공정과, 상기 SixNy 막 상부에 Ti 박막을 형성하는 공정과, 상기 반도체 소자를 RTA 혹은 퍼니스를 이용한 열처리공정으로 TiSi2/TiN의 적층구조를 상기 Ti 박막과 제 1 물질층 사이에 형성하는 공정을 포함하는 것을 제 1 특징으로 한다.
또한, 반도체 기판에 소자분리막, 게이트산화막, 게이트용 폴리실리콘을 순차적으로 형성하는 공정과, 상기 폴리실리콘 상부에 SixNy 막을 형성하는 공정과, 상기 SixNy 막 상부에 Ti 박막을 형성하는 공정과, 상기 Ti 박막 상부에 마스크 질화막을 형성하는 공정과, 상기 반도체 기판을 RTA나 퍼니스를 이용하여 열처리하는 공정과, 상기 구조물을 패터닝으로 게이트전극을 형성하는 공정과, 상기 반도체 기판 상부 구조물을 마스크로 하여 이온주입함으로써 소오스/드레인을 형성하는 공정을 포함하는 것을 제 2 특징으로 한다.
그리고, 금속배선 콘택홀이 형성된 반도체 기판 상부에 SixNy 막을 형성하는 공정과, 상기 SixNy 막 상부에 Ti/TiN 적층구조를 형성하는 공정과, 상기 Ti/TiN을 어닐링하는 공정과, 상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 것을 제 3 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 상기의 실리사이드화된 게이트의 단점을 개선하기 위한 것으로써, 기존의 티타늄으로 폴리실리콘 위에 바로 증착하는 대신에 SixNy를 증착한 후에 증착함으로써 Si은 TiSi2형성이 Si의 소오스로 사진 공정을 위한 산소를 포함한 마스크절연막을 사용하는 대신에 질화막계열을 사용하여 산소로 인한 막질 저하를 막을 수 있다. 참고로, 산소가 Ti 막 내로 침투하게 되며 산화막을 형성하여 실리사이드막을 응집시켜 고저항화의 원인이 된다.
또한, 기존의 방법에서의 게이트 형성 공정이 완료된 후 게이트의 적층구조가 위로부터 마스크산화막/TiSi2/폴리실리콘/게이트산화막 대신에, 마스크질화막/TiN/TiSi2/TiN/폴리실리콘/게이트산화막을 형성되어, 후속 열공정시에 TiN이 TiSi2의 막질이 거칠어지거나 응집이 발생하는 것을 막아주어 열 안정성이 향상된다. 그리고, 기존이 공정에서 후속 열처리하는 동안에 폴리실리콘 내의 P(인)의 확산으로 인한 TiP2를 형성하고 폴리실리콘 내의 도펀트 농도 저하로 인한 문제를 TiN이 P의 확산방지막으로 작용함으로써 극복할 수 있다. 그리고, C54-TiSi2형성을 위해서 기존의 공정에서는 저온, 고온의 두 단계 RTA를 한 대신에 한 번의 저온 RTA 혹은 퍼니스 열처리함으로써 공정을 단순화함과 동시에 써머 버젯(thermal budget)을 감소시키는 효과가 있다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
먼저, 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 반도체 기판(1)의 액티브(active) 영역에 게이트산화막(13)을 형성하고, 폴리실리콘(14)을 증착한다(도 2a).
그리고, 상기 구조의 전 표면에 SixNy 막(15)을 20 ~ 200Å 정도의 두께로 증착한다. 이때, 상기 SixNy 막(15)은 RF전력 100 ~ 500W, 증착 압력 0.1 ~ 10 Torr, 증착 온도는 300 ~ 500℃ 정도의 온도로 하여 형성하되, 반응 가스는 SiH4, NH3혹은/그리고 N2를 각각 50 ~ 300sccm, 300 ~ 1000sccm, 500 ~ 3000sccm을 사용하도록 한다. 상기의 SixNy 막(15)위에 Ti 박막(16)을 스퍼터링을 이용하여 100 ~ 1000Å 정도의 두께로 증착한다. 스퍼터링법을 사용할 때, 타겟은 고순도의 Ti을 이용하여 N2(+Ar) 플라즈마상태에서 증착 압력은 1Torr 이하이고 기판 온도는 상온으로 한다(도 2b).
그 다음에, 상기 구조의 전 표면에 사진(photo) 공정을 위한 마스크질화막(17)을 상기 SixNy 막(15)과 같은 방법으로 20 ~ 400 Å 정도의 두께로 증착한다(도 2c).
그리고, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 마스크질화막(17), Ti 박막(16), SixNy 막(15), 폴리실리콘(14) 및 게이트산화막(13)을 순차적으로 식각하여 게이트전극을 형성한다.
그 다음에, RTA 혹은 퍼니스(Furnace) 열처리를 600 ~ 700℃ 정도의 온도에서 20초 ~ 5분 정도의 시간동안 실시하여 C49~ TiSi2를 형성함과 동시에 C49~ TiSi2(9)의 상하 계면에 TiN(18)이 형성되도록 한다.
그리고, 상기 SixNy(15)이 200Å이 초과되면 열처리공정 후에 SixNy가 남아서 게이트 저항을 상승시키는 작용을 한다(도 2d).
그 다음에, 상기 게이트전극 측벽에 스페이서 산화막(20)을 형성한다(도 2e).
그리고, 상기 반도체 기판(11) 상부구조물을 마스크로 하여 상기 반도체 기판(11)에 불순물을 이온주입하여 소오스/드레인(21)을 형성한다.
이때, 상기 소오스/드레인(21)은 비로(As) 또는 불화붕소(BF2) 이온을 3E15/㎠ 이상의 농도로 주입하여 n=또는 p=타입으로 형성하고, 도펀트 활성화 열처리를 850 ~ 1050℃ 정도의 온동에서 5초 ~ 30분 정도의 시간동안 실시한다.
여기서, 상기 도펀트 활성화 열처리공정은 상기 C54~ TiSi2를 C49~ TiSi2로 상전이하는데 이용하도록 한다.
이후, 층간 절연막을 증착하여 평탄화한 후 금속화공정의 후속 반도체 공정을 진행하게 된다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은,
기존의 금속 콘택 공정에서 Al 혹은 W과 Si의 확산방지막으로 주로 Ti/TiN을 사용하게 되는데, 후속 열공정에서 Ti이 기판 Si과 반응하여 얇은 TiSix 를 형성하고, 이것이 응집되거나 Si 내의 도펀트를 흡수하여 콘택 저항을 상승시키는 문제를 해결하기 위하여 다음과 같은 공정으로 실시한다.
먼저, 금속배선 콘택홀이 형성된 반도체 기판(40) 상부에 SixNy 막(31)을 50 ~ 200 Å 정도의 두께로 증착하고, 그 상부에 확산방지막인 Ti/TiN(32,33) 적층구조를 형성한다.
이때, 상기 SixNy 막(31)은 RF 전력 100 ~ 500 와트(watt), 증착 압력 0.1 ~ 10 Torr, 증착온도 300 ~ 500℃ 정도에서 형성하되, 반응 가스는 SiH4NH3혹은/그리고 N2를 각각 50 ~ 300sccm, 300 ~ 1000sccm, 500 ~ 3000sccm을 사용하도록 한다.
그리고, 상기 Ti/TiN(32,33)은 스퍼터링방법으로 증착한다(도 3a).
그 다음에, 상기 Ti/TiN(32,33)의 확산방지막 열처리는 RTA 혹은 퍼니스(Furnace) 열처리를 500 ~ 700℃ 정도의 온도에서 20초 ~ 5분 정도의 시간동안 실시하여 SixNy(31)과 Ti(32)을 반응시킴으로써 상기 반도체 기판(31)과 Ti(32) 사이에 TiSi2/TiN(36,34)의 적층구조를 형성한다. 이후에 금속 콘택 내부를 W이나 Al(35)로 채워 금속 콘택을 형성한다.
결과적으로 TiN/TiSi2/Ti/TiN 구조를 갖게 됨으로 응집이 억제되고, Si 내부의 도펀트가 확산하는 것을 막아 콘택 특성 저하를 막을 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 제조방법은, 첫째, 기존의 티타늄을 폴리실리콘 위에 바로 증착하는 대신에 SixNy를 증착한 후에 증착함으로써 Si은 TiSi2형성이 Si의 소오스로 사용하고 N은 TiN은 TiSi2/폴리실리콘의 계면에 형성되도록 함으로써 게이트 폴리실리콘 소모를 완화시킬 수 있다. 둘째, 기존의 방법에서 사진 공정에선 사용하는 산소를 포함한 마스크질화막을 사용하는 대신에 질화막 계열을 사용하여 산소가 Ti 막내로 침투하게 되어 산화막을 형성함으로써 실리사이드 막을 응집시켜 고정항화의 원인이 되는 현상을 개선할 수 있다. 셋째, 기존의 방법에서의 게이트 형성 공정이 완료된 후의 충구조가 상부로부터 마스크산화막/TiSi2/폴리실리콘/게이트산화막인 적층구조를 갖는 반면에, 본 발명은 마스크절화막/TiN/TiSi2/TiN/폴리실리콘/게이트산화막을 형성되어, 후속 열공정시에 상하에 형성된 캐핑(capping) TiN이 TiSi2의 막이 거칠어지거나 응집이 발생하는 것을 막아주어 열 안정성이 향상된다. 넷째, 기존이 공정에서 후속 열처리하는 동안에 폴리실리콘 내의 P(인)의 확산으로 인한 TiP2를 형성하고 폴리실리콘 내의 도펀트 농도 저하로 인한 문제를 TiN이 P의 확산방지막으로 작용함으로써 극복할 수 있다. 다섯째, C54-TiSi2형성을 위해서 기존의 공정에서는 저온, 고온의 두 단계 RTA를 한 대신에 한 번의 저온 RTA 혹은 퍼니스 열처리함으로써 공정을 단순화함과 동시에 써머 버젯을 감소시키는 효과를 기대할 수 있다.
Claims (20)
- 반도체 소자에 불순물의 확산을 방지할 수 있는 확산방지막을 형성하는 반도체 소자 제조방법에 있어서,제 1 물질층이 형성된 반도체 기판 상부에 SixNy 막을 증착하는 공정과,상기 SixNy 막 상부에 Ti 박막을 형성하는 공정과,상기 반도체 소자를 RTA 혹은 퍼니스를 이용한 열처리공정으로 TiSi2/TiN의 적층구조를 상기 Ti 박막과 제 1 물질층 사이에 형성하는 공정을 포함하는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 SixNy 막은 20 ~ 200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1 또는 청구항 2에 있어서,상기 SixNy 막(31)은 RF 전력 100 ~ 500 와트(watt), 증착 압력 0.1 ~ 10 Torr, 증착온도 300 ~ 500℃ 정도인 조건에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1 또는 청구항 2에 있어서,상기 SixNy 막은 반응 가스 SiH4, NH3혹은/그리고 N2를 각각 50 ~ 300sccm, 300 ~ 1000sccm, 500 ~ 3000sccm의 유량으로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1항에 있어서,상기 Ti 박막은 스퍼터링을 이용하여 100 ~ 1000Å 정도의 두께를 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1 또는 청구항 5에 있어서,상기 Ti 박막은 고순도의 Ti 금속을 타켓으로 이용하되, N2(+Ar) 플라즈마상태에서 증착 압력을 1 Torr 이하로 하고 기판 온도를 상온으로 하는 스퍼터링방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 열처리공정은 600 ~ 700℃ 정도의 온도에서 20초 ~ 5분 정도의 시간동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판에 소자분리막, 게이트산화막, 게이트용 폴리실리콘을 순차적으로 형성하는 공정과,상기 폴리실리콘 상부에 SixNy 막을 형성하는 공정과,상기 SixNy 막 상부에 Ti 박막을 형성하는 공정과,상기 Ti 박막 상부에 마스크 절연막을 형성하는 공정과,상기 반도체 기판을 RTA나 퍼니스를 이용하여 열처리하는 공정과,상기 구조물을 패터닝으로 게이트전극을 형성하는 공정과,상기 반도체 기판 상부 구조물을 마스크로 하여 이온주입함으로써 소오스/드레인을 형성하는 공정을 포함하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 SixNy 막은 RF전력 100 ~ 500 와트, 증착 압력 0.1 ~ 10Torr, 증착온도 300 ~ 500 ℃ 정도인 조건에서 증착하되, 20 ~ 200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8 또는 청구항 9에 있어서,상기 SixNy 막은 반응가스 SiH4, NH3혹은/그리고 N2를 각각 50 ~ 300sccm, 300 ~ 1000sccm, 500 ~ 3000sccm의 유량으로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 Ti 박막은 고순도의 Ti 금속을 타켓으로 이용하되, N2(+Ar) 플라즈마상태에서 증착 압력을 1 Torr 이하로 하고 기판 온도를 상온으로 하는 스퍼터링방법으로 100 ~ 1000Å 정도의 두께를 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서,상기 열처리공정은 600 ~ 700℃ 정도의 온도에서 20초 ~ 5분 정도의 시간 동안 실시하는 것을 특징으로 하는반도체 소자의 제조방법.
- 청구항 8에 있어서,상기의 소오스/드레인(11)은 비소(As) 또는 불화붕소(BF2) 이온을 3E15/㎤ 이상의 농도로 주입하여 형성하고 도펀트 활성화 열처리공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 13에 있어서,상기 열처리공정은 850 ~ 1050℃ 정도의 온도에서 5초 ~ 30분 정도의 시간동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 금속배선 콘택홀이 형성된 반도체 기판 상부에 SixNy 막을 형성하는 공정과,상기 SixNy 막 상부에 Ti/TiN 적층구조를 형성하는 공정과,상기 Ti/TiN을 어닐링하는 공정과,상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 반도체 소자의 제조방법.
- 청구항 15 항에 있어서,상기 SixNy 막은 20 ~ 200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 15 항에 있어서,상기의 SixNy 막은 RF전력 100 ~ 500 와트, 증착 압력 0.1 ~ 10 Torr, 증착 온도 300 ~ 500℃ 정도인 조건에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 15 또는 청구항 16에 있어서,상기 SixNy 막은 반응가스로 SiH4, NH3및 N2중 한가지 또는 이들의 조합을 이용하여 실시하는 것을 반도체 소자의 제조방법.
- 청구항 18에 있어서,상기 SiH4, NH3및 N2는 각각 50 ~ 300sccm, 300 ~ 1000sccm, 500 ~ 3000sccm의 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 15항에 있어서,상기 열처리공정은 RTA 혹은 퍼니스를 이용하여 500 ~ 700 ℃ 정도의 온도에서 20초 ~ 5분 정도의 시간동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1019960080234A KR100224784B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 소자의 제조방법 |
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Cited By (3)
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|---|---|---|---|---|
| KR100384844B1 (ko) * | 2000-12-14 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100480907B1 (ko) * | 1998-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
| KR100755121B1 (ko) * | 2000-08-02 | 2007-09-04 | 마츠시타 덴끼 산교 가부시키가이샤 | 전극구조체의 형성방법 및 반도체장치의 제조방법 |
-
1996
- 1996-12-31 KR KR1019960080234A patent/KR100224784B1/ko not_active IP Right Cessation
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| KR100480907B1 (ko) * | 1998-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
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| KR100384844B1 (ko) * | 2000-12-14 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
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|---|---|
| KR100224784B1 (ko) | 1999-10-15 |
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