KR101117320B1 - 감소된 인터페이스 거칠기를 가지는 니켈 실리사이드 - Google Patents

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Abstract

실질적으로 감소된 인터페이스 거칠기를 가지는 니켈 실리사이드(63, 64) 형성이 아래놓인 실리콘(22, 26)과 니켈 실리사이드 층들(63, 64) 사이에 확산 조정 층(61, 62)을 형성함으로써 달성된다. 실시예들은 기판(20) 및 게이트 전극(22) 안으로 질소(31, 32)를 이온주입하는 단계와, 얇은 티타늄 또는 탄탈륨 층(40)을 증착하는 단계와, 니켈 층(50)을 증착하는 단계와, 그리고 가열하여 아래놓인 실리콘(22, 26) 및 니켈 실리사이드 층들(63, 64) 사이에 인터페이스에서 질소를 함유하는 확산 조정 층(61, 62)을 형성하는 단계를 포함한다.

Description

감소된 인터페이스 거칠기를 가지는 니켈 실리사이드{NICKEL SILICIDE WITH REDUCED INTERFACE ROUGHNESS}
본 발명은 반도체 디바이스 제조에 관한 것으로, 보다 구체적으로는 자기 정렬된 실리사이드(살리사이드) 기술 및 그 결과적인 반도체 디바이스들에 관한 것이다. 본 발명은 특히 딥 서브-미크론 영역의 피쳐들을 가지는 초대규모 집적 회로(ULSI) 시스템에 적용될 수 있다.
집적 회로 구조가 딥 서브-미크론 영역으로 진입함에 따라서, 필수적인 신뢰성을 나타내는 반도체 기판 상에 디스크릿(discreet) 디바이스들을 정확하게 형성하는 것이 매우 어려워지고 있다. 고성능의 마이크로프로세서 어플리케이션들은 빠른 속도의 반도체 회로 소자를 요구한다. 반도체 회로 소자의 속도는 배선 시스템의 저항(R)과 전기용량(C)에 따라 역비례로 변한다. R×C 결과 값이 높을수록, 상기 회로 동작 속도는 더 제한된다. 소형화는 작은 접촉부들 및 작은 단면도를 가지는 긴 배선들을 요구한다. 따라서, 설계상 딥 서브-미크론 영역으로의 계속적인 감소는 배선 경로들에 관련된 R 및 C의 감소를 요구하게 된다. 따라서, 낮은 저항성의 배선 경로들이 고집적 고성능 디바이스의 제조에 중요하다.
배선의 저항성을 폴리실리콘 단독에 의해서 나타나는 값, 예를 들어 약 15-300 ohm/sq 이하로 감소시키는 일반적인 방법은 낮은 저항성 물질, 예를 들어 내화 금속 실리사이드로 구성되는 다중층 구조를, 일반적으로 폴리사이드로서 언급되는 도핑된 다결정(polycrystal) 실리콘 층 상에 형성하는 것을 포함한다. 다결정 실리콘이 상기 게이트 산화물 상에 바로 있기 때문에, 상기 폴리사이드 게이트/배선 구조는 다결정 실리콘의 공지된 일함수 및 고신뢰 다결정 실리콘/실리콘 산화물 인터페이스를 유리하게 유지한다.
티타늄, 텅스텐 및 코발트와 같은 다양한 금속 실리사이드가 살리사이드 기술에서 사용되고 있다. 그러나, 니켈이 살리사이드 기술에서 다른 금속들에 비하여 현저한 이점들을 제공한다. 니켈은 니켈 실리사이드에서 낮은 열 예산(thermal budget)을 요구하여, 기판에서의 실리콘의 소비를 충분히 감소시키면서 약 250℃ 내지 약 600℃의 상대적으로 낮은 온도에서 단일 가열 단계로 형성될 수 있으므로, 이에 의하여 극히 얕은 소스/드레인 접합들의 형성을 가능하게 한다.
니켈 실리사이드 형성을 구현하는 실험 및 연구에 의하여, 고 저항성 디실리사이드(disilicide) 상태(NiSi2)가 도핑된 실리콘 상에 형성되고 그 사이에 원하지 않는 거친 인터페이스를 발생한다는 점이 알려졌다. 그러한 인터페이스는 200Å 내지 1000Å 범위의 두께일 수 있고, 1미크론 정도와 같은 짧은 간격 만큼 확장될 수 있다. 그러한 인터페이스 거칠기는 저항성 및 전기 용량에 불리하게 영향을 미치고, 소스/드레인 영역 안으로 또는 게이트 절연층을 통하여 스파이킹(spiking)을 유도할 수 있다. 이러한 문제들은 실리콘-온-절연체(SOI : silicon-on-insulator) 구조들에서 특히 심해지는 바, 여기서 그러한 스파이킹은 아래놓인 매입된 산화물 층을 통하여 침투될 수 있고, 접촉부 저항성을 매우 상승시킨다.
거친 인터페이스의 형성이 도 1에 개념적으로 도시되는 바, 반도체 기판(10) 상에 게이트 전극(11)이 형성되고, 상기 기판(10)과 상기 게이트 전극(11) 사이에 게이트 절연층(12)이 존재한다. 절연 측벽 스페이서들(13)이 게이트 전극(11)의 측부 표면 상에 형성된다. 얕은 소스/드레인 확장부들(14) 및 중간정도 또는 강하게 도핑된 소스/드레인 영역(15)이 형성된다. 니켈 층이 증착되고, 이에 이어서 실리사이드화를 초래하는 가열 공정이 진행되어, 상기 소스/드레인 영역들 상에 니켈 실리사이드 층들(16)이 형성되고 게이트 전극(11) 상에 니켈 실리사이드 층(17)이 형성된다. 니켈 실리사이드 층(16)과 기판(10) 사이의 인터페이스(18) 및 상기 니켈 실리사이드 층과 게이트 전극(11) 사이의 인터페이스(19)는 극히 거칠고, 따라서 상기 기판(10) 안으로의 스파이킹 뿐만 아니라 게이트 절연층(12)을 통한 스파이킹의 침투를 포함하는 전술한 문제점들을 일으킨다.
종래의 지식에 따르면, NiSi2 는 약 600℃의 온도에서 형성되고, 이러한 실제 형성 온도는 선폭 및 도핑 타입에 관련하여 변화하는 함수이다. 하지만, 더 많은 실험 및 연구를 수행한 결과, NiSi2가 매우 낮은 온도, 심지어 450℃보다 더 낮은 온도(가령, 310℃)에서도 형성될 수 있다는 점이 밝혀졌다. 니켈은 매우 빠르게 확산되기 때문에, NiSi2의 형성, 즉 거친 인터페이스의 형성을 방지하는 것이 극히 어렵다.
니켈 실리사이드를 구현하기 위한 시도는 추가적인 문제점들에 직면하게 된다. 기존의 살리사이드 기술에서, 금속 층이 게이트 전극 상에 그리고 소스/드레인 영역의 노출된 표면 상에 증착되고, 이에 이어서 열처리되어 상기 금속이 하부에 놓인 실리콘과 반응하여 금속 실리사이드를 형성한다. 그 후 반응하지 않는 금속은 유전체 측벽 스페이서들로부터 제거되고, 게이트 전극의 상부 표면 및 소스/드레인 영역들 상에 금속 실리사이드 접촉부가 남게된다. 살리사이드 기술 구현 시, 실리콘 질화물이 특히 p-타입 트랜지스터들에 대하여, 매우 등각성(conformal)이고 디바이스 성능을 향상시키기 때문에, 실리콘 질화물 측벽 스페이서들을 사용하는 것이 유익하다는 점이 또한 밝혀졌다. 그러나, 실리콘 질화물 스페이서들이 그러한 공정 측면에서 이롭기는 하지만, 상기 실리콘 질화물 측벽 스페이서들의 표면을 따라 그 사이에 원하지 않는 니켈 실리사이드 브리징(bridging) 없이 즉, 단락(short circuit) 없이, 상기 게이트 전극 및 소스/드레인 영역들을 니켈 실리사이드화시킨다는 것은 극히 어렵다는 것이 밝혀졌다.
따라서, 니켈 실리사이드 층들과 아래놓인 실리콘 사이의 인터페이스에서 감소된 거칠기를 가지는 니켈 실리사이드 배선들을 구비한 반도체 디바이스들 및 상기 인터페이스에 대한 거칠기를 저감하는 방법의 필요성이 존재한다. 특히 상기 게이트 전극 상에 실리콘 질화물 측벽 스페이서들을 사용하는 경우, 게이트 전극 상의 니켈 실리사이드 층과 소스/드레인 영역들 상의 니켈 실리사이드층 사이에서 브리징되는 일 없이 니켈 실리사이드 기술을 구현할 필요성이 또한 존재한다.
본 발명의 일 양상에 따르면, 니켈 실리사이드 층들과 니켈 실리사이드 층과 아래놓인 실리콘 사이의 인터페이스에서 감소된 거칠기를 포함하는 반도체 디바이스가 제시된다.
본 발명의 또 다른 양상에 따르면, 니켈 실리사이드 층들과 아래놓인 실리콘과의 사이의 인터페이스에서 감소된 거칠기를 가지는 반도체 디바이스 제조 방법이 제시된다.
본 발명의 또 다른 양상에 따르면, 게이트 전극 및 관련된 소스/드레인 영역들 상의 니켈 실리사이드 접촉부들이 절연성 측벽 스페이서들(특히, 실리콘 질화물 측벽 스페이서들)을 따라 브리징되는 일 없이, 상기 니켈 실리사이드 접촉부들을 게이트 전극 및 관련된 소스/드레인 영역들 상에 구비한 반도체 디바이스 제조 방법이 제시된다.
본 발명의 일 양상에 따르면, 절연성 측벽 스페이서들, 특히 실리콘 질화물 측벽 스페이서들을 따라, 게이트 전극 상의 니켈 실리사이드 접촉부들과 관련된 소스/드레인 영역들 상의 니켈 실리사이드 접촉부들과의 사이에 브리징 없이, 상기 니켈 실리사이드 접촉부들을 구비한 반도체 디바이스 제조 방법이 제시된다.
본 발명의 추가적인 이점 및 다른 양상들은 부분적으로 하기의 설명에 의하여 설명될 것이고, 부분적으로는 당업자가 하기의 설명을 검토하면 명백해질 것이고 또는 본 발명의 구현에 의하여 알게될 것이다. 본 발명의 이점은 첨부된 청구항들에서 특히 지적되는 바와 같이, 구현 및 획득될 수 있다.
본 발명에 따르면, 전술한 그리고 다른 이점들이 부분적으로 반도체 디바이스에 의하여 달성되는 바, 상기 반도체 디바이스는, 반도체 기판의 상부 표면 상에 대향하는 측부 표면들과 상부 표면을 가지는 게이트 전극과, 상기 반도체 기판은 상기 게이트 전극과 상기 기판의 상부 표면과의 사이에 게이트 절연층을 구비하며; 상기 게이트 전극의 대향하는 측부들 상의 반도체 기판의 소스/드레인 영역들과; 상기 게이트 전극의 대향하는 측부들 상의 유전체 측벽 스페이서들과; 질소 함유 확산 조정 층과, 상기 질소 함유 확산 조정 층은 상기 소스/드레인 영역들과 상기 게이트 전극의 상부 표면 상에서 니켈 확산을 방지하며; 그리고 상기 질소 함유 확산 조정 층 상에 니켈 실리사이드 층을 포함한다.
본 발명의 또 다른 양상에 따라서 반도체 디바이스 제조 방법이 제공되는 바, 상기 방법은, 실리콘 반도체 기판 상에 실리콘 게이트 전극을 형성하는 단계와, 상기 게이트 전극은 대향하는 측부 표면들과 상부 표면을 가지고, 상기 실리콘 반도체 기판은 상기 게이트 전극과 상기 기판과의 사이에 게이트 절연층을 구비하며; 상기 게이트 전극의 대향하는 측부 상에 유전체 측벽 스페이서들을 형성하는 단계와; 상기 게이트 전극의 대향 측부 상에서 상기 반도체 기판내에 소스/드레인 영역들을 형성하는 단계와; 상기 게이트 전극과 상기 게이트 전극의 대향 측부 상의 반도체 기판의 노출된 표면상에 질소를 이온 주입하는 단계와; 상기 질소 주입된 게이트 전극과 상기 질소 주입된 반도체 표면의 노출된 표면 상에 티타늄 층 또는 탄탈륨 층을 증착하는 단계와; 상기 티타늄 층 또는 상기 탄탈륨 층 상에 니켈 층을 증착하는 단계와; 그리고 가열하는 단계와, 가열에 의하여 상기 소스/드레인 영역들과 상기 게이트 전극의 상부 표면 상에서 니켈 확산을 방지하는 질소 함유 확산 조정 층과 상기 질소 함유 확산 조정 층 상에 니켈 실리사이드 층을 형성하는 단계를 포함한다.
본 발명의 실시예들은 상기 게이트 전극 및 반도체 기판 안으로 질소를 이온 주입하는 단계와, 약 10Å 내지 50Å의 두께로 티타늄 층 또는 탄탈륨 층을 증착하는 단계와, 약 100Å 내지 200Å의 두께로 니켈 층을 증착하는 단계와, 그리고 약 400℃ 내지 600℃의 온도에서 가열하는 단계를 포함한다. 가열하는 동안, 약 10Å 내지 50Å의 두께로 확산 조정 층이 형성되는데, 티타늄이 증착되는 상황에서 상기 확산 조정 층은 질소화 티타늄 실리사이드, 질소화 니켈 실리사이드, 또는 질소화 티타늄 실리사이드와 질소화 니켈 실리사이드의 혼합물을 포함하고, 탄탈륨이 증착되는 상황에서 상기 확산 조정 층은 질소화 탄탈륨 실리사이드, 질소화 니켈 실리사이드, 또는 질소화 탄탈륨 실리사이드와 질소화 니켈 실리사이드의 혼합물을 포함한다. 본 발명의 실시예들은 상기 게이트 전극의 측부 표면들 및 상기 게이트 전극의 대향하는 측부 표면들에 인접한 반도체 기판의 상부 표면 상에, 실리콘 산화물 라이너(liner)를 형성하고 그리고 그 위에 실리콘 질화물의 유전체 측벽 스페이서들을 형성하는 단계를 포함한다.
본 발명의 추가적인 이점들은 하기의 실시예들에 의하여 당업자들에게 쉽게 명백해질 것이고, 하기에서 본 발명의 실시예들은 본 발명을 구현하는 최적의 모드를 설명하는 방식으로 단순하게 묘사될 것이다. 본 발명에서 벗어남 없이 다양한 명백한 측면에서 본 발명은 다르게 구현될 수 있고, 구체적인 부분들은 변경될 수 있다. 따라서, 첨부된 도면들 및 설명은 본래 제한적인 것이 아닌 예시적인 것으로 간주되어야 한다.
도 1은 니켈 실리사이드와 아래놓인 실리콘 사이의 인터페이스에서 문제되는 표면 거칠기를 예시한 도면이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 방법의 순차적인 단계들을 도식적으로 설명하는 바, 여기서 같은 형상들은 같은 참조 부호로 표시된다.
본 발명은 실리사이드화를 위한 금속으로서 니켈을 사용하는 기존의 살리사이드 기술을 구현하는데 수반되는 문제점들을 해결한다. 이러한 문제점들은 니켈 실리사이드 층들과 아래놓인 실리콘 사이에서 극히 거친 인터페이스가 형성되는 것을 포함하는 바, 이러한 거칠기는 게이트 절연층을 통한 스파이킹 뿐만 아니라 상기 소스/드레인 영역들 안으로의 스파이킹 및 침투를 유도할 수 있다. 다른 문제점들은 다결정 실리콘의 공지된 일함수 및 고신뢰 다결정 실리콘/실리콘 산화물 인터페이스를 파괴할 수 있는 상기 게이트 전극에서 실리콘의 빠른 소비를 포함한다. 추가적인 문제는 상기 게이트 전극 상의 니켈 실리사이드 층과 소스/드레인 영역들 상의 니켈 실리사이드 층들과의 사이에서 실리콘 질화물 측벽 스페이서들을 따라 니켈 실리사이드가 브리징되는 것을 포함한다. 니켈 실리사이드 브리징은 상기 실리콘 질화물 측벽 스페이서들에서의 실리콘 결합손(dangling silicon bond)과의 니켈이 반응함으로써 발생된다고 여겨진다.
본 발명은, 특히 디바이스 구조가 서브-미크론 영역까지 작게 감소하는 경우에, 부분적으로는 니켈의 빠른 확산 때문에 예상된 것보다 더 낮은 온도에서 NiSi2 가 생성됨에 의해서, 니켈 실리사이드 층들과 아래놓인 실리콘 사이의 인터페이스 거칠기가 야기된다는 인식으로부터 시작된다. 이러한 표면 거칠기는 200Å 내지 1000Å 에 이르는 다양한 길이, 심지어 1 미크론의 매우 짧은 길이의 범위일 수도 있다. NiSi2는 극히 낮은 온도에서 형성될 수 있는데, 이러한 낮은 온도는 니켈 실리사이드화에 있어 유리한 점이기는 하지만 불행하게도, 니켈의 빠른 확산 및 NiSi2의 형성 때문에 거친 인터페이스의 형성을 야기한다. 특히, 코발트 층을 관통하는 니켈의 빠른 확산에 따른, NiSi2의 형성을 방지함으로써 니켈 실리사이드화를 구현하는 것이 시도된다.
본 발명에 따르면, 니켈의 빠른 확산 및 NiSi2의 형성으로 발생하는 인터페이스 거칠기의 문제는 니켈 실리사이드 층들과 아래놓인 실리콘 사이의 인터페이스에 확산 조정 층을 형성함으로써 해결된다. 그러한 확산 조정 층은 상기 실리콘으로의 니켈의 확산을 방지하고, 위에놓인 니켈 층으로의 실리콘의 확산을 또한 감소시킨다.
본 발명의 실시예들은 게이트 전극안으로 그리고 상기 게이트 전극의 대향하는 측부 상의 실리콘 기판의 노출된 표면안으로 질소를 이온 주입하여 질소 주입된 영역들을 형성하는 단계를 포함한다. 그 후, 티타늄 또는 탄탈륨 층이 증착되고, 그 위에 니켈 층이 증착되는 단계를 포함한다. 그 후 니켈 실리사이드 층들과 아래놓인 실리콘 사이의 인터페이스에 질소 포함 확산 조정 층이 형성되는 동안, 가열단계가 가해진다.
본 장에 개시된 목적 및 설명이 주어지면, 질소 주입에 대한 최적의 조건들, 개별적인 층들의 두께, 및 가열 조건들이 임의의 상황에서 결정될 수 있다. 예를 들어, 약 5×1020 내지 5×1021ions/cm2의 주입양으로, 약 1KeV 내지 5KeV의 주입 에너지로 질소가 적합하게 이온 주입된다는 점이 알려졌다. 전형적으로, 게이트 전극은 다결정 실리콘을 포함하고, 기판은 도핑된 단결정 실리콘을 포함한다. 게이트 유전체 층안으로의 질소의 침투는 기판안으로의 질소 침투보다 깊이 이루어진다. 전형적으로, 상기 기판의 상부 표면으로부터 약 50Å 내지 300Å의 위치에서 최고의 불순물 농도를 가지는 질소 주입 영역이 기판에 형성되고, 상기 게이트 전극의 상부 표면으로부터 약 100Å 내지 350Å의 위치에서 최고의 불순물 농도를 가지는 질소 주입 영역이 게이트 전극에 형성된다.
티타늄 또는 탄탈륨의 플래시 층(flash layer)이, 전형적으로 약 10Å 내지 50Å의 두께로 상기 게이트 전극 및 기판의 질소 주입된 영역들 상에 증착되고, 그 위에 약 100Å 내지 200Å의 두께로 니켈 층이 증착된다. 그 후, 약 400℃ 내지 약 600℃의 온도로 가열된다. 가열되는 동안, 질소 함유 확산 조정 층이 결과적인 실리사이드 층과 아래놓인 실리콘 사이의 인터페이스에서 형성된다. 티타늄을 증착하는 경우, 상기 질소 함유 확산 조정 층은 전형적으로 질화된 티타늄 실리사이드와 질화된 니켈 실리사이드의 혼합물을 포함한다. 탄탈륨을 증착하는 경우, 상기 확산 조정 층은 질화된 탄탈륨 실리사이드와 질화된 니켈 실리사이드의 혼합물을 포함하는 것이 전형적이다. 상기 확산 조정 층은 전형적으로 약 10Å 내지 50Å의 두께로 형성되고, 니켈 실리사이드 층과 그 아래에 놓인 확산 조정 층의 합해진 두께는 약 50Å 내지 300Å이다.
유리하게, 니켈 확산을 감소시키는 확산 조정 층의 형성은 NiSi2의 형성을 억제하고, 따라서 인터페이스 거칠기를 상당히 감소시킨다. 또한, 상기 게이트 전극에서의 확산 조정 층의 형성은 니켈 실리사이드 형성 및 상기 게이트 절연층을 통한 스파이킹에 의한 게이트 전극의 전체 소비를 방지한다. 본 발명의 또 다른 이점은 질소 주입때문에 실리콘 질화물 측벽 스페이서들의 외부 표면에서 실리콘 결합손의 수를 감소시켜, 이에 의하여 상기 게이트 전극 상에 형성된 니켈 실리사이드 층과 상기 소스/드레인 영역들 상에 형성된 니켈 실리사이드 층들 사이에 니켈 실리사이드 브리징을 감소시키는 것에 의한다.
본 발명의 실시예가 도 2 내지 도 7에서 개념적으로 설명되는 바, 여기서 유사한 도면 부호는 유사한 형상들을 표시한다. 도 2에서, 게이트 전극(22), 예를 들어 도핑된 다결정 실리콘이 n-형 또는 p-형일 수 있는 반도체 기판(20) 상에 형성되는 바, 상기 반도체 기판(20)과 상기 게이트 전극(22) 사이에는 게이트 절연층(21)이 구비된다. 게이트 절연층(21)은 일반적으로 열적 산화 또는 화학적 기상 증착(CVD)에 의하여 형성된 실리콘 이산화물이다. 본 발명의 실시예들에 따라서, 약 130Å 내지 170Å의 두께로 얇은 산화물 라이너(23)가 게이트 전극(22)의 대향하는 측부 표면상에 형성된다. 실리콘 산화물 라이너는 약 50 내지 100sccm의 실란(silane) 유속(flow rate), 약 1000 내지 4000sccm의 N2O 유속, 약 100 내지 300와트의 RF 전력, 약 2.4 내지 3.2 토르의 압력, 380℃ 내지 약 420℃, 예를 들어 약 400℃의 온도를 사용하는 플라즈마 강화 화학 기상 증착(PECVD)에 의하여 형성될 수 있다. 실리콘 산화물 라이너(23)는 게이트 전극의 측부 표면으로부터의 실리사이드화에 의한 게이트 전극(22)의 소비를 유리하게 방지한다.
실리콘 산화물 라이너(23)의 형성에 이어서, 실리콘 질화물 측벽 스페이서(24)가 등각(conformal) 층을 증착한 후에 이방성 식각함으로써 형성된다. 실리콘 질화물 측벽 스페이서들은 약 200 내지 400sccm, 예를 들어 약 375sccm의 실란 유속, 약 2000 내지 4000sccm, 예를 들어 약 2800sccm의 질소 유속, 약 2500 내지 4000sccm, 예를 들어 약 3000sccm의 암모니아 유속, 약 250와트 내지 450와트, 예를 들어 350와트의 고주파수 RF 전력, 약 100와트 내지 200와트, 예를 들어 140와트의 저주파수 RF 전력, 약 1.6토르 내지 2.2 토르, 예를 들어 약 1.9토르의 압력, 380℃ 내지 약 420℃, 예를 들어 약 400℃의 온도를 사용하는 플라즈마 강화 화학 기상 증착(PECVD)에 의하여 형성될 수 있다. 상기 실리콘 질화물 측벽 스페이서들은 전형적으로 약 850Å 내지 950Å의 두께를 가진다.
본 발명의 실시예들에 따라서, 그 후 도 3에 화살표(30)로 표시된 바와 같이, 상기 게이트 전극(22) 및 상기 게이트 전극(22)의 대향 측부들 상의 기판(20)의 노출된 표면에 질소가 이온 주입된다. 결과적으로, 질소 주입된 영역들(31)이 상기 기판에 형성되고, 질소 주입된 영역(32)이 상기 게이트 전극의 상부 표면에 형성된다.
후속적으로, 도 4에 도식적으로 묘사된 바와 같이, 티타늄 층 또는 탄탈륨 층(40)이 상기 게이트 전극 및 기판 위에 증착된다. 그 후, 도 5에 도시된 니켈(50) 층이 층(40) 위에 증착된다.
도 6에서, 그 후 가열 단계가 진행되어, 소스/드레인 영역들에 질소 함유 확산 조정 층(61)이 형성됨과 아울러 그 위에 니켈 실리사이드층(63)이 형성된다. 또한, 질소 함유 확산 조정 층(62)이 상기 게이트 전극의 상부 표면에 형성됨과 아울러 그 위에 니켈 실리사이드 층(64)이 형성된다. 상기 층(40)이 티타늄인 경우, 상기 확산 조정 영역들(61, 62)은 질화된 티타늄 실리사이드 및 질화된 니켈 실리사이드의 혼합물을 포함한다. 층(40)이 탄탈륨인 경우, 상기 확산 조정 영역들(61, 62)은 질화된 탄탈륨 실리사이드 및 질화된 니켈 실리사이드의 혼합물을 포함한다. 이어서, 도 7에 도시된 바와 같이, 층들(40 및 50)의 반응하지 않은 부분들이 상기 측벽 스페이서들로부터 제거된다.
또 다른 실시예에서, 소스/드레인 영역들을 형성한 후에, 티타늄 질화물 또는 탄탈륨 질화물 층이, 상기 게이트 전극 및 상기 기판의 노출된 표면들 위에 티타늄 또는 탄탈륨을 스퍼터링하는 동안 질소를 가함으로써 스퍼터 증착된다. 그 후, 니켈 층이 증착된다. 그 후, 가열이 가해져서 질화된 니켈 실리사이드와 질화된 티타늄 실리사이드 또는 질화된 탄탈륨 실리사이드 사이의 혼합물을 포함하는 확산 조정 층이 형성된다.
본 발명은 기판 및 게이트 전극안으로 의도적으로 질소를 주입하고, 그 후 티타늄 또는 탄탈륨의 플래시 층을 증착하고, 니켈 층을 증착하고 그 후에 가열함으로써, 니켈 실리사이드 층들과 아래놓인 실리콘 사이에 실질적으로 감소된 인터페이스 거칠기를 가지는 니켈 실리사이드 구현을 가능하게 한다. 가열하는 동안, 니켈의 확산을 방지하는 질화된 확산 조정 층이 상기 기판 및 게이트 전극 상에 형성되어, 니켈 실리사이드 층들을 아래놓인 실리콘으로부터 분리시킨다. 상기 확산 조정 층들은 상대적으로 매끄럽고, 니켈에 의한 게이트 전극의 소비 뿐만 아니라 스파이킹을 방지한다. 또한, 질소 주입은 상기 게이트 전극 상의 니켈 실리사이드 층과 관련된 소스/드레인 영역들 상의 니켈 실리사이드 층들과의 사이에서 실리콘 질화물 측벽 스페이서들을 따른 브리징을 감소시킨다.
본 발명은 SOI 기판들에 근거한 반도체 디바이스들을 포함하는 다양한 유형의 반도체 디바이스들의 제조에서 산업상 적용성을 가지고 있다. 본 발명은 특히 딥 서브-미크론 영역의 설계 피쳐들을 가지는 반도체 디바이스들의 제조 산업에 있어서의 응용성을 가지고 있다.
전술한 설명들에서, 본 발명은 특정한 예시적인 실시예들을 참조로 하여 설명되었다. 그러나, 청구항에 제시된 것과 같이, 본 발명의 넓은 정신 및 범위로부터 벗어남 없이, 다양한 변경들 및 수정들이 가능하다는 점이 명백할 것이다. 따라서 본 명세서 및 도면들은 제한적인 것이 아닌 예시적인 것으로 간주되어야한다. 본 발명은 다양한 다른 조합들 및 조건들을 사용할 수 있고, 본 명세서에 설명된 바와 같이 본 발명의 개념의 범위내에서 변경 및 수정들이 가능하다.

Claims (10)

  1. 반도체 기판(20)의 상부 표면 상의, 대향하는 측부 표면들 및 상부 표면을 가지는 게이트 전극(22)과, 상기 기판(20)과 상기 게이트 전극(22) 사이에 게이트 절연층(21)을 구비하며;
    상기 게이트 전극(22)의 대향하는 측부의 상기 반도체 기판(20)의 소스 드레인 영역들(26)과;
    상기 게이트 전극(22)의 대향 측부들 상의 질소가 주입된 실리콘 질화물 측벽 스페이서들(24)과;
    상기 소스/드레인 영역들(26) 상의 그리고 상기 게이트 전극(22)의 상부 표면 상의 질소 함유 확산 조정층(61, 62)과, 상기 질소 함유 확산 조정층은 니켈 확산을 방지하며; 그리고
    상기 질소 함유 확산 조정층들 상의 니켈 실리사이드층(63, 64)을 포함하고,
    상기 질소 함유 확산 조정층(61, 62)은 질화된 티타늄 실리사이드와 질화된 니켈 실리사이드의 혼합물 또는 질화된 탄탈륨 실리사이드와 질화된 니켈 실리사이드의 혼합물을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 질소 함유 확산 조정층(61, 62)은 10Å 내지 50Å의 두께를 가지고, 상기 질소 함유 확산 조정층(61, 62)과 니켈 실리사이드층(63, 64)의 결합된 두께는 50Å 내지 300Å인 것을 특징으로 하는 반도체 디바이스.
  3. 반도체 기판(20)의 상부 표면 상에, 대향하는 측부 표면들 및 상부 표면을 가지는 게이트 전극(22)을 형성하는 단계와, 상기 반도체 기판(20)과 상기 게이트 전극(22) 사이에는 게이트 절연층(21)이 구비되며;
    상기 게이트 전극(22)의 대향하는 측부 표면들 상에 질화물 측벽 스페이서(24)를 형성하는 단계와;
    상기 게이트 전극(22)의 대향하는 측부의 상기 반도체 기판(20)에 소스/드레인 영역들(26)을 형성하는 단계와;
    상기 게이트 전극(22)과 상기 게이트 전극의 대향하는 측부의 반도체 기판(20)의 노출된 표면들 및 상기 질화물 측벽 스페이서(24)에 질소를 이온주입(31, 32)하는 단계와;
    상기 질소 주입된 게이트 전극(22) 상에 그리고 상기 반도체 기판(20)의 질소 주입된 노출된 표면들 상에 티타늄 또는 탄탈륨층(40)을 증착하는 단계와;
    상기 티타늄 또는 탄탈륨층(40) 상에 니켈층(50)을 증착하는 단계와; 그리고
    가열하여, 상기 게이트 전극(22)의 상부 표면과 상기 소스/드레인 영역들(26) 상에 니켈 확산을 방지하는 질소 함유 확산 조정층(61, 62)을 형성하고, 상기 질소 함유 확산 조정층들(61, 62) 상에 니켈 실리사이드층(63, 64)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 3항에 있어서,
    400℃ 내지 600℃의 온도에서 가열하여 10Å 내지 50Å의 두께로 상기 질소 함유 확산 조정층(61, 62)을 형성하는 것을 포함하는 반도체 디바이스 제조 방법.
  5. 제3항에 있어서,
    5×1020 내지 5×1021 ions/cm2의 주입양과 1KeV 내지 5KeV의 주입 에너지로 질소를 이온주입하는 것을 포함하는 반도체 디바이스 제조 방법.
  6. 제3항에 있어서,
    질소를 이온 주입하여,
    상기 반도체 기판(20)의 표면으로부터 50Å 내지 300Å의 깊이에서 최고 불순물 농도를 갖는, 기판(20) 내의 질소 주입 영역(31)과; 그리고
    상기 게이트 전극(22)의 상부 표면으로부터 100Å 내지 350Å에서 최고 불순물 농도를 갖는, 상기 게이트 전극 내의 질소 주입 영역(32)을 형성하는 것을 포함하는 반도체 디바이스 제조 방법.
  7. 제3항에 있어서,
    10Å 내지 50Å의 두께로 상기 티타늄 또는 탄탈륨층(40)을 증착하는 것을 포함하는 반도체 디바이스 제조 방법.
  8. 제3항에 있어서,
    티타늄층(40)을 증착하는 것을 포함하고, 상기 질소 함유 확산 조정층은 질화된 티타늄 실리사이드, 질화된 니켈 실리사이드 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제3항에 있어서,
    탄탈륨층(40)을 증착하는 것을 포함하고, 상기 질소 함유 확산 조정층은 질화된 탄탈륨 실리사이드, 질화된 니켈 실리사이드 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 삭제
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