KR100397913B1 - 얕은소스/드레인접합을형성하기위한국소적실리사이드화방법 - Google Patents

얕은소스/드레인접합을형성하기위한국소적실리사이드화방법 Download PDF

Info

Publication number
KR100397913B1
KR100397913B1 KR10-1998-0059873A KR19980059873A KR100397913B1 KR 100397913 B1 KR100397913 B1 KR 100397913B1 KR 19980059873 A KR19980059873 A KR 19980059873A KR 100397913 B1 KR100397913 B1 KR 100397913B1
Authority
KR
South Korea
Prior art keywords
source
drain
metal
silicide
range
Prior art date
Application number
KR10-1998-0059873A
Other languages
English (en)
Other versions
KR19990071451A (ko
Inventor
저센 마
솅 텡 수
치엔시웅 펭
Original Assignee
샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드, 샤프 가부시키가이샤 filed Critical 샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드
Publication of KR19990071451A publication Critical patent/KR19990071451A/ko
Application granted granted Critical
Publication of KR100397913B1 publication Critical patent/KR100397913B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

소스/드레인영역 전체에 걸쳐 균일한 비율로 실리사이드를 형성하는 프로세스가 제공된다. 2단계 어닐링 방법에 의해 실리콘전극의 에지에 형성되는 실리사이드의 두께를 실질적으로 전극의 중앙의 두께와 같게 할 수 있다. 먼저, 낮은 온도에서의 어닐링에 의해 소스/드레인전극 표면에 걸친 실리사이드화 프로세스를 시작한다. 지속시간 및 온도는 금속이 부분적으로만 소비되도록 제어된다. 상기 어닐링은 과잉 실리사이드화 금속, 특히 실리콘전극에 인접한 산화물 영역 위의 미반응 금속을 제거하기 위해 중단된다. 그후, 보다 높은 온도의 어닐링에 의해 실리사이드화가 완료된다. 과잉 금속이 제거되었기 때문에, 얻어진 실리사이드층은 균일하게 평탄하고, 리크 전류가 작은 얕은 접합 영역을 갖는 트랜지스터를 제조할 수 있다. 본 발명의 일 실시예에서는, 어닐링 온도를 감소시켜, 실리사이드화 프로세스의 정확인 제어를 제공하도록 금속의 퇴적전에 소스/드레인표면의 결정구조를 소멸시킨다. 또한, 상기 방법에 따라 제조된 균일하게 두꺼운 실리사이드층을 갖는 트랜지스터도 제공된다.

Description

얕은 소스/드레인 접합을 형성하기 위한 국소적 실리사이드화 방법
본 발명은 일반적으로 반도체 기술에 관한 것으로 더 구체적으로는 M0S 트랜지스터등의 반도체 능동 소자의 실리사이드화 전극의 형성에 관한 것이다.
반도체 산업에서 현재 연구되고 있는 중요한 과제는 집적회로에 사용되는 소자의 치수의 축소이다. 금속 산화물 반도체(M0S) 트랜지스터등의 플래너형 트랜지스터는 고밀도 집적회로에 사용되기에 특히 적합하다. M0S 트랜지스터 및 다른 능동 소자의 사이즈가 감소됨에 따라서, 소스/드레인/게이트전극의 치수 및 각 소자의 채널영역도 그에 대응하여 축소되고 있다.
짧은 채널 길이를 갖는 종래의 소규모 플래너형 트랜지스터의 설계를 위해 매우 얕은 소스/드레인 접합 영역의 제공이 불가피하다. 얕은 접합을 위해서는 채널로 주입된 도판트의 측면 확산을 피하는 것이 필수적이며, 이 확산은 리크 전류 및 불량한 파괴특성에 기여하기 때문에 바람직하지 않다. 예컨대, 두께가 1000옴스트롱(Å)보다 작게, 바람직하게는 500 옴스트롱(Å)보다 작은 얕은 소스/드레인접합 영역이, 짧은 채널의 소자에 수용될 수 있도록 필요해진다.
얕은 접합의 전극을 트랜지스터에 사용하는 경우, 소자의 소스/드레인영역에 대한 신뢰성, 저저항 접속을 제공하기는 더욱 어렵다. 금속-실리사이드 콘택트가 소스/드레인/게이트전극에 대한 이러한 접속을 실시하는 통상적인 수단이다. 이러한 콘택트에서는, 도전 금속이 실리콘전극상에 퇴적되어 어닐링됨으로써 전극 표면상에금속-실리콘화합물을 형성한다. 실리사이드라 하는 그 화합물은 전기적 및 물리적으로 전극과 결합되어, 실리사이드가 형성되는 실리콘보다도 실질적으로 낮은 시트 저항을 갖는다. 소규모의 소자에 있어서의 실리사이드 콘택트의 중요한 장점은 퇴적된 금속이 실리콘과 접촉하는 부분에만 실리사이드가 형성되는 점이다. 선택적 에칭에 의해, 금속은 용이하게 비실리사이드화 영역에서 제거된다. 따라서, 실리사이드 영역은 자동적으로 전극 표면상에만 정합된다. 이 자기정합(self-aligned) 실리사이드 프로세스를 「살리시드」프로세스라 한다.
얕은 접합의 소스 및 드레인 영역상의 살리시드 프로세스에 의해 제시되는 하나의 문제점은 살리시드 프로세스가 실리콘 표면의 일부분을 소비한다는 것이다. 금속-실리사이드는 화학반응에 의해 형성된다. 그 화학반응은 어닐링 공정중에, 퇴적된 금속이 그 아래의 실리콘과 반응할 때에 생긴다. 매우 얇은 접합 깊이를 갖는 전극은 실리사이드의 형성시에 희생될 실리콘이 적고, 매우 얇은 실리사이드층만을 형성할 수 있다. 그러나, 얇은 실리사이드막은 열적으로 불안정하고, 바람직하지 않게 높은 시트 저항을 갖는 것으로 알려져 있다.
실리사이드 콘택트의 두께를 증대시키기 위한 종래 기술중 하나는, 도프된 소스 및 드레인영역의 표면상에 부가적으로 실리콘을 퇴적시키는 것이다. 상승된 소스 및 드레인전극내의 부가된 실리콘은 다음에 퇴적된 금속과의 반응시에 사용될 수 있어서 보다 두꺼운 실리사이드층을 형성할 수 있다. 이 방법은 부가된 실리콘의 퇴적이 도판트를 더욱 확산시켜, IC 제조에 대한 처리공정의 추가 및 제조 비용을 상승시키기 때문에 불리하다.
소스/드레인전극의 살리시드화의 결과 변동하는 접합 리크 전류가 종종 발생됨은 잘 관측되는 사실이다. 랜덤 리크 현상은 실리사이드의 에지의 영향으로 발생된다고 생각된다. 소스/드레인전극의 에지 주위의 소스/드레인영역으로의 「과잉」실리사이드의 형성, 및 소스/드레인전극하의 접합 영역의 금속성 에지 근방에서의「과잉」실리사이드 형성은 리크 전류의 문제를 야기한다. 이들 실리사이드의 침입, 섭동 또는 두께가 증가된 실리사이드 영역에 의해 대규모의 전계 변동이 발생되고, 또한 접합을 통한 도전성도 얻을 수 있다. 소스/드레인전극의 본체상에 형성되는 실리사이드량은 퇴적된 실리사이드화 금속의 두께에 의해 제어되지만, 산화물등의 반응하지 않은 표면상에 금속이 퇴적되는 소스/드레인전극의 에지 부근에 금속을 추가로 공급할 수 있다.
마(Maa) 등에 의해 1998년 2월 13일자로 출원되어 본 출원인에게 양도된 「얕은 접합을 갖는 트랜지스터 전극을 실리사이드화하기 위한 질화물 오버행 구조」라는 명칭의 계류중인 특허 출원에서 실리사이드화된 에지의 문제에 대한 해결방법을 제시하고 있다. 상기 출원에서는, 임시의 질소 측벽 구조를 이용하여 소스/드레인전극의 게이트전극에 인접한 에지상의 실리사이드화 금속의 퇴적을 방지하고 있다. 그러나, 일부 IC 프로세스에서는 질화물 오버행 구조의 사용이 부적절한 경우가 있다.
따라서, 본 발명의 목적은 개량된 실리사이드 프로세스를 이용하여 리크 전류가 작고, 얕은 접합 영역을 제조하는 것이다.
본 발명의 다른 목적은 실리사이드화 금속을 선택 표면상에 형성하여 실리사이드 형성을 제어하는 것이다.
본 발명의 또 다른 목적은 소스/드레인전극상에 형성되는 실리사이드층의 두께 및 두께 허용 범위를 더 양호하게 제어하여 실리사이드 및 접합 영역의 금속성 에지 사이의 간격을 일정하게 유지하는 것이다.
따라서, M0S 트랜지스터에 있어서, 작은 리크 전류를 갖는 얕은 소스/드레인 접합을 형성하는 방법을 제공한다. 상기 방법은 ;
a) 벌크 실리콘 기판웰내에, 게이트 전극 위에 실리콘 소스/드레인 영역을 형성한다. 상기 소스/드레인 영역은 임의의 종래의 기술을 이용하여 형성될 수 있다.
b) 트랜지스터 위에 소정의 금속 두께를 갖는 금속층을 퇴적시키며, 상기 금속은 통상적으로 스퍼터링 또는 증착, 또는 화학적 기상증착법(CVD) 등의 물리적 증착법(PVD)을 통해 퇴적된다. 사용가능한 실리사이드화 금속은 Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd를 포함한다. Co 및 Ni가 사용될 때, 금속의 소정 두께는 50 내지 1000Å 범위내이다.
c) 공정 b)에서 퇴적된 금속의 제 1 어닐링을 실행한다. Co가 300 내지 500℃ 범위내의 온도로 어닐링되어 소스/드레인 상부표면의 실리콘과 금속을 부분적으로 반응시킴으로써, 금속 리치 실리사이드 화합물이 형성된다. Ni가 선택될 때, 상기 온도는 150 내지 400℃ 범위내이다. 어떤 금속을 사용하더라도, 지속시간은 2 내지 20초 범위내이다.
d) 공정 c)에서 실리사이드화되지 않은 공정 b)에서 퇴적된 금속을 제거하여, 실리사이드 화합물을 상기 소스/드레인 상부표면상에 잔존시킨다.
e) 공정 c)에서 형성된 실리사이드 화합물의 제 2 어닐링을 실행하여 금속과 실리콘의 반응을 완료함으로써, 소스/드레인 상부표면상의 실리사이드층 두께 및 실리사이드층 두께 허용범위를 가진 저저항 실리사이드층을 형성한다. Co의 경우에는, 온도를 600 내지 850℃ 범위내로 하고 지속시간은 10 내지 60초 범위내로 한다. Ni의 경우에는, 온도를 약 500℃로 하고, 지속시간은 10 내지 30초 범위내로 한다. 형성된 실리사이드 두께는 100 내지 500Å 범위내이고, 실리사이드 두께 허용범위는 디실리사이드 두께의 50% 미만이다. 실리사이드는 소스/드레인 상부표면의 에지 주위의 실리콘으로 최소한으로 침입한다.
접합 영역은 실리사이드화의 전 또는 후에도 형성될 수 있다. 어느 경우에도, 소스/드레인 접합 영역은 상기 소스/드레인 상부표면에서 300 내지 2000Å 범위내의 접합 깊이에 형성된 금속성 에지를 가진다.
본 발명의 양태에서, 공정 a)의 후 및 공정 b)의 전에 다음 공정이 실행된다.
a0) 상기 소스/드레인 상부표면의 결정구조를 깊이 100 내지 500Å 범위로 아모르퍼스화하여, 상기 소스/드레인 상부 표면을 실리사이드화 프로세스에 대해 준비시킨다.
또한, 리크 전류가 작고 얕은 소스/드레인접합을 갖는 M0S 트랜지스터가 제공된다. 상기 트랜지스터는 상부표면을 갖는 실리콘 소스/드레인영역을 포함한다. 또한, 상기 트랜지스터는 각 소스/드레인 상부표면에서 소정의 접합 깊이에 금속성 에지를갖는 소스/드레인 접합 영역을 포함한다. 저저항 실리사이드층은 소스/드레인 상부표면상에 소정의 실리사이드층 두께를 갖는다. 실리사이드층은 실리사이드 두께의 허용범위를 갖게됨으로써, 실리콘 소스/드레인 상부표면으로의 실리사이드의 침입이 방지됨에 의해 금속성 에지와 실리사이드층 사이의 간격이 최대로 된다. 또한, 리크 전류가 작고 얕은 소스/드레인접합을 갖는 M0S 트랜지스터 제품을 형성하는 프로세스가 제공된다. 상기 트랜지스터는 상부표면을 갖는 실리콘 소스/드레인영역을 포함한다. 또한, 상기 트랜지스터는 각 소스/드레인 상부표면에서 소정의 접합 깊이에 금속성의 에지를 갖는 소스/드레인 접합 영역을 포함한다. 저저항 실리사이드층은 소스/드레인 상부표면상에 소정의 실리사이드층 두께를 갖는다. 소스/드레인 상부표면상에 소정 두께의 금속을 퇴적시키는 공정, 제 1 소정 어닐링 온도로 제 1 지속시간동안, 금속 및 소스/드레인영역을 부분적으로 실리사이드화하는 공정, 미반응 금속을 제거하는 공정, 및 제 2 소정 어닐링 온도로 제 2 지속시간동안, 실리사이드화를 완료시키는 공정에 의해서 형성된 실리사이드 두께의 허용범위가 얻어진다. 본 발명의 다른 국면에서는, 실리사이드 금속의 퇴적전에 표면을 100 내지 500Å의 두께로 아모르퍼스화함으로써 소스/드레인 상부표면이 실리사이드화에 대하여 준비된다.
도 1 내지 5는 실리사이드화된 소스/드레인전극을 갖는 완성된 M0S 트랜지스터(종래 기술)의 제조 공정들을 나타낸 도면,
도 6 내지 10은 본 발명에 따라 제조된 리크 전류가 작고, 얕은 소스/드레인접합을 갖는 완성된 M0S 트랜지스터의 제조 공정들을 나타낸 도면,
도 11a 및 11b는 실리사이드화된 얕은 접합의 에지 영향에 의해 얻어지는 전기적 특성을 나타낸 그래프,
도 12는 시트 저항을 어닐링 온도의 함수로서 나타낸 그래프,
도 13a 및 13b는 얇고 두꺼운 코발트막으로 마련된 P+/N 얕은 접합의 역 I-V 곡선을 나타낸 그래프,
도 14a 및 14b는 20keV의 보론 주입 이외에는, 도11의 웨이퍼와 동일한 프로세스로 제조된 웨이퍼의 전기적 특성을 나타낸 그래프,
도 15는 리크 전류가 작고, 얕은 소스/드레인 접합을 형성하는 방법의 공정을 나타낸 플로우챠트, 및
도 16은 소스/드레인 상부표면의 아모르퍼스화후의 본 발명의 M0S 트랜지스터의 부분 단면도이다.
도 1 내지 5는 실리사이드화 소스/드레인 전극을 갖는 완성된 MOS 트랜지스터의 제조공정을 나타낸 도면이다(종래 기술). 도 1은 M0S 트랜지스터(10)의 평면도이다(종래 기술). 트랜지스터(10)는 실리콘기판상에 형성되어 소스영역(14) 및 드레인영역(16)을 덮는 게이트전극(12)을 포함한다. 트랜지스터(10)는 상호접속부(18)를 통해 동일 레벨상에 접속부를 가지며, 상호접속부(20)를 통해 다른 레벨(도시 안됨)에 접속부를 갖는 집적회로의 통상적인 부품이다.
도 2는 도 1의 트랜지스터(10)의 부분 단면도이다(종래 기술). 트랜지스터(10)는 필드산화물 영역(22)에 의해 인접한 트랜지스터로부터 분리되어 있다. 수직 절연 게이트 측벽(24) 및 게이트전극(12)하의 게이트산화물층(26)은 게이트전극(12)과 일체화된다. 게이트전극(12)은 미리 도판트가 주입된 실리콘웰(28)상에 형성된다. 채널영역(30)은 게이트산화물층(26)하의 파선들 사이에 대략적으로 규정된다.
도 3은 실리사이드화 금속(32)의 퇴적후의, 도 2의 트랜지스터(10)의 부분 단면도이다(종래 기술). 금속층(32)은 소스(14), 드레인(16), 게이트전극(12), 측벽(24) 및 필드산화물 영역(22)상에 퇴적된다.
도 4는 소스/드레인전극(14/16)의 실리사이드화중의 도 3의 트랜지스터(10)의 부분 단면도이다(종래 기술). 트랜지스터(10)는 어닐링되어, 금속(32)을 실리콘과 반응시켜서, 소스/드레인(14/16)위에 실리사이드층(34)을 형성한다. 실리사이드층(34)은 종종 동일 프로세스에서 게이트전극(12)상에 형성된다. 일반적으로, 트랜지스터(10)는 소스/드레인(14/16)상의 미반응 금속(32)(도 3)이 소비될 때까지 어닐링되어, 실리사이드층(34)이 형성된다. 그러나, 이 프로세스의 정확한 타이밍을 결정하는 것은 곤란하다. 종종, 산화물측벽(24) 및 필드산화물 영역(22)상에서, 소스/드레인(14/16)과 인접한 미반응 금속(32)이 실리콘의 실리사이드화를 계속한다.
도 5는 어닐링 공정후의 소스/드레인(14/16)의 실리콘내에 형성되는 실리사이드의 섭동부 또는 침입부(36)를 나타낸 도 4의 트랜지스터(10)의 부분 단면도이다(종래 기술). 소스/드레인 접합영역(38)을 통해 연장하는 심각한 섭동은 때로 접합 스파이크(도시안됨)라 한다. 섭동부(36)는 소스/드레인(14,16) 및 인접한 산화물영역(22,24) 사이의 어떤 경계 영역에도 생길 가능성이 있다. 실리사이드화 프로세스후에, 산화물영역(22,24)상의 미반응 금속(32)이 제거된다. 소스/드레인영역(14/16)은 실리사이드화의 전후에, 다른 도판트 이온 주입공정을 거쳐서, (도 3에 규정된 바와 같이) 접합 깊이(40)를 갖는 소스/드레인 접합영역(38)을 형성한다. 실리사이드 침입부(36)는 의도한 전계를 붕괴시켜, 리크 전류를 발생시킨다. 이와다르게, 리크 전류를 방지하도록, 접합 깊이(40)(도 3)를 증가시킬 필요가 있다.
도 6 내지 도 10은 본 발명에 따라 제조되어 리크 전류가 작은 소스/드레인 접합을 갖는 완성된 M0S 트랜지스터의 제조 공정을 나타낸 도면이다. 종래 기술의 제조 방법을 나타낸 도 1 내지 도 5는 또한 본 발명의 초기의 제조공정에 적용할 수 있다. 일반적으로, 트랜지스터(46)는 도 1의 트랜지스터(10)와 유사하고, 실리콘의 부분산화(LOCOS) 또는 얕은 트렌치 분리(STI) 기술에 의해 실리콘웰과 분리함에 의해 형성된다. 실리콘웰은 그후 이온 주입 및 확산에 의해 도프된다. 산화물은 게이트 산화물층에 대해 퇴적된다. 다결정실리콘은 종종 화학기상성장법에 의해 퇴적되어, 선택적으로 도프되고, 에칭되어 게이트전극을 형성한다. 실리콘웰은 저밀도 도핑(LDD)되고 게이트측벽이 형성된다.
도 6은 금속(50)의 소정 두께(48)의 퇴적후의 트랜지스터(46)의 부분 단면도이다. 금속 두께(48)는 50 내지 1000Å 범위내이다. 실리사이드화 금속(50)은 Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd로 이루어지는 군에서 선택되지만, Ni 및 특히 Co가 일반적으로 바람직하다. 트랜지스터(46)는 각각 상부 표면(56,58)을 갖는 실리콘 소스/드레인영역(52/54)을 포함한다. 또한, 트랜지스터(46)는 각각의 상부표면(56,58)으로부터의 소정 접합 깊이(64)에서 금속성 에지(60,62)를 갖는 소스/드레인 접합 영역을 포함한다. 트랜지스터(46)는 소스/드레인영역(52/54) 사이에 채널영역(66)을 더 포함한다. 게이트산화물층(68)은 채널영역(66)상에 위치하고, 수직 측벽(72)을 갖는 게이트전극(70)은 게이트산화물층(68)상에 위치한다. 금속층(50)이 퇴적되면, 금속(50) 및 실리콘 소스/드레인영역(54/56)은 제 1 소정 어닐링 온도로 제 1 소정 지속시간동안, 부분적으로 실리사이드화된다.
도 7은 제 1 어닐링 공정후의 트랜지스터(46)의 단면도이다. 실리사이드화 금속(50)이 Co인 경우, 제 1 어닐링 온도는 350 내지 500℃의 범위내이고, 제 1 지속시간은 2초 내지 20초의 범위내이다. 실리사이드화 금속(50)이 Ni인 경우, 제 1 어닐링 온도는 200 내지 400℃의 범위내이고, 제 1 지속시간은 2초 내지 20초의 범위내이다. 소스/드레인 상부표면(56/58)이 아모르퍼스화되면, 도 16에 도시되어 후술되는 바와 같이, 제 1 어닐링 온도는 약 50℃ 강하된다. 모든 상태를 대체로 커버하도록, 제 1 어닐링 온도는, Co에서 300 내지 500℃, Ni에서 150 내지 400℃로 한다.
금속(50)이 소스/드레인영역(52/54)의 실리콘과 반응함에 있어서 모두 소비되지 않게 하도록, 실리사이드화 프로세스는 낮은 온도 및 단시간내에 실행된다. 그 결과 얻어진 실리사이드층(76) 위에 금속(50)의 일부가 나타내진다. 실리사이드층(76)은 상부표면(56,58)에서 실리콘을 소비하고 또한 금속층(50)을 소비함으로써 형성된다. 따라서, 상부표면(56,58)과 금속성 에지(60,62) 사이의 간격은 어닐링후 약간 감소된다. 접합 깊이(64)를 명확하게 규정하기 위해서, 상부표면(56,58)의 위치를 도 6에 나타낸 바와 같이 어닐링 전의 위치로 규정한다. 금속성 에지(60/62)는 각각 소스/드레인(52/54)과 그 하부의 실리콘웰 사이의 경계로서 규정한다. 접합 깊이(64)는 소스/드레인 상부표면(56/58)과 소스 드레인 접합 영역의 금속성 에지(60/62) 사이의 거리로 규정되고, 300 내지 2000Å의 범위내이다.
도 8은 미반응 금속(50)을 제거한 후의, 도 7의 트랜지스터(46)의 부분 단면도이다. 금속 리치 실리사이드층(76)만이 잔존한다.
도 9는 제 2 어닐링 공정후의, 도 8의 트랜지스터(46)의 부분 단면도이다. 소정의 명목 실리사이드층 두께(80)를 갖는 저저항 실리사이드층(78)이 소스/드레인 상부표면(56,58)상에 있다. 일반적으로, 저저항 실리사이드층(78)은 CoSi2등의 디실리사이드 화합물이다. 본 발명의 일부 양태에서는, 실리사이드화 금속(50)이 Ni인 경우 등에, 저저항 실리사이드층(78)은 모노실리사이드(NiSi)이다. 소정의 제 2 지속 시간 동안 소정의 제 2 어닐링 온도로 실리사이드화가 완료된다. 그 결과, 소스/드레인 상부표면(56,58)상의 실리사이드(78)의 섭동이 방지되어, 금속성 에지(60/62)와 실리사이드층(78) 사이의 간격이 최대로 된다. 실리사이드화 금속(50)이 Co인 경우, 제 2 어닐링 온도는 600 내지 850℃의 범위내이고, 제 2 지속시간은 10초 내지 60초의 범위내이다. 실리사이드화 금속(50)이 Ni인 경우, 제 2 어닐링 온도는 약 500℃이고, 제 2 지속시간은 10초 내지 30초의 범위내이다.
도 10은 도 9의 팽창된 소스(52)이고, 명목 두께(80) 및 실리사이드 두께의 허용범위를 규정한다. 실리사이드층(78)은 명목 두께(80) 및 명목 두께(80)의 50% 미만의 허용범위를 갖는다. 명목두께는 최대 두께(80a)와 최소 두께(80b)의 합을 2로 나눈 값이다. 허용 범위는, 최대두께(80a)와 최소두께(80b)의 차를 2로 나눈 값으로 규정된다. 실리사이드의 명목두께(80)는 100 내지 500Å의 범위내이다.
코발트 실리사이드를 이용하는 경우, 실리사이드화된 접합의 에지는 매우 얕은 접합 소자에서 주된 리크 전류원이다. 리크 전류는 접합 영역과 비례 관계에 있지 않고, 주로 접합 에지와 비례관계에 있다. 리크 전류를 방지하도록, 실리사이드 프로세스의 부분적 반응 방법이 개발되었다. 1500Å보다 얕은 깊이를 갖는 P+/N 접합에 대하여 약 10nA/cm2의 작은 리크 전류 및 약 5ohm/sq.의 시트 저항이 본 발명의 방법에 의해 재현성 있게 달성된다.
도 11a 및 11b는 실리사이드화된 얕은 접합의 에지효과(edge effect)의 영향에 의해 얻어지는 전기적 특성을 나타낸 그래프이다. P+/N 접합은 4×1015cm-2의 도즈량으로 60keV의 BF2를 주입함에 의해 형성되어, 그후 30분간, 850℃에서 어닐링에 의해 활성화된다. 코발트 실리사이드는 접합 형성후, 2단계의어닐링(650℃/30초+850℃/30초)에 의해 형성된다. Ti/Co 2층 실리사이드 프로세스는 20Å 두께의 티탄막 및 140Å 두께의 코발트막으로 시작된다. 접합 깊이는 2차 이온 질량 분석(SIMS)의 깊이 프로파일에 의해 약 2300Å으로 결정되었다. 시트 저항에 따라, 실리사이드의 두께는 약 460Å으로 추정되었다.
I-V 특성은 테스트 구조의 2개의 타입, 주위가 400마이크로미터(μm)의 직사각형 구조 및 주위가 1920μm의 구불구불한 구조에 대해서 측정한다. 양쪽 구조에 대한 접합 영역은 1OOOOμm2이다. 직사각형 구조 및 구불구불한 구조에서 얻어지는 역 I-V 곡선을 각각 도 9a 및 9b에 나타낸다. 접합 리크 전류는 에지 길이에 크게 의존한다. 구불구불한 구조에서의 리크 전류는 직사각형 구조의 리크 전류보다 10배 이상 크다. 이들 결과는 또한 단일층 코발트 또는 Ti/Co의 2층으로 형성된 P+/N 및 N+/P 접합으로부터도 관찰되며, 각각 300 내지 600Å 범위의 실리사이드 두께, 및 BF2및 비소를 20 내지 70 keV의 주입 에너지 범위로 변화시켜서 형성된다.
리크 전류는 접합 영역에 의존하지 않고, 접합 리크 전류는 영역에 대한 에지의 비율이 높게되면 증가함으로써, 리크의 주된 원인은 실리사이드 영역의 에지에서 야기되며, 접합 영역에서가 아닌 것으로 결론지어 졌다. 실리콘 영역의 실리사이드화를 완료한 후라도, 게이트전극 및 필드 산화물 영역과 인접한 스페이서 산화물상에 금속이 아직 공급된다. 실리사이드화는 지나친 금속의 공급에 의해, 스페이서의 에지 및 필드 산화물을 따라 아래쪽으로 진행한다. 실리사이드가 접합부를 관통하지않더라도, 심각한 접합 리크가 발생될 수 있다.
에지 효과를 감소시키는 키이는 지나친 금속원의 공급을 중단하거나, 또는 에지에 무관계한 실리사이드화 조건을 마련하는 것이다. 이 목적을 위하여, 저온의 부분적인 반응 프로세스가 개발되었다. 두꺼운 금속층이 퇴적된다. 웨이퍼가 비교적 저온으로 어닐링되어 그 결과 금속의 일부만이 실리콘과 반응하여 금속 리치 실리사이드를 형성한다. 이 저온 어닐링중에, 실리사이드 반응을 위한 금속공급은 실리콘 영역 전체에 대해 동일하다. 따라서, 에지의 실리사이드화 조건은 중앙부의 조건과 다르지 않다. 저온에서의 부분적인 반응 공정후, 웨이퍼는 피라냐 용액으로 에칭되고, 이어서 실리사이드를 디실리사이드로 변환하기 위한 제 2 어닐링이 행하여진다.
도 12는 아닐링 온도의 함수로서 시트 저항을 나타낸 그래프이다. 6" 블랭크 실리콘 웨이퍼상에 두께 300Å의 단일층 코발트막이 사용된다. 도면중 백색원은 시트 저항을 제 1 어닐링 온도의 함수로서 나타낸다. 500∼550℃의 온도범위에서는 모노실리사이드상이 지배한다. 500℃ 미만의 온도에서는, Co, Co2Si 및 CoSi의 상이 나타난다. 55O℃보다 높은 온도에서는, 디실리사이드상이 지배한다. 피라냐 에칭후에는, 시트 저항이 파선으로 연결된 바와 같이 흑색만으로 도시된다. 상기 2 곡선의 차이는 낮은 어닐링 온도에서의 부분적 실리사이드 반응을 나타내고 있다. 피라냐 에칭후, 제 2 어닐링이 650℃에서 30초간 행하여진다. 시트 저항은 실선으로 연결된 바와 같이 흑색원으로 도시된다. 부분적 반응 때문에, 저온으로 어닐링된 웨이퍼에서는 높은 시트 저항이 예상된다. 400 내지 450℃ 범위의 제 1 어닐링 온도는 본 발명의 부분적 반응 프로세스로 얕은 접합을 마련하기 위해서 이용된다.
도 13a 및 13b는 얇고 두꺼운 코발트막으로 된 P+/N의 얕은 접합의 역 I-V 곡선을 나타낸 그래프이다. BF2주입 에너지는 30keV이다. 얇은 코발트막의 경우, 단일 공정 어닐링 프로세스(650℃/30초+피라냐 에칭)가 이용된다. 두꺼운 코발트막의 경우, 부분적 반응 프로세스(450℃/30초+피라냐에칭+650℃/30초)가 이용된다. 얇은 코발트막으로 시작된 웨이퍼에서는 에지 효과에 의한 큰 리크 전류가 관찰된다. 그러나, 부분적 반응 프로세스에 의해 마련된 두꺼운 코발트막을 갖는 웨이퍼에서는 균일한 실리사이드가 형성되기 때문에 양질의 접합을 나타낸다.
도 14a 및 14b는 20keV의 보론 주입 이외는, 도 13의 웨이퍼와 동일 프로세스로 제조된 웨이퍼의 전기적 특성을 나타낸 그래프이다. 더욱 깊은 접합으로 되므로, 양쪽 웨이퍼 모두 작은 리크 전류를 나타낸다. 즉, 깊은 접합의 경우에 에지 효과는 소멸된다.
N+/P 접합에서도 유사하게 작은 리크 결과가 얻어진다. 이 부분적 실리사이드화 프로세스에 있어서의 중요한 변수는 제 1 어닐링 조건이다. 최종 실리사이드막이 적절한 두께를 가지도록 또한 Co/Si의 반응이 완료됨을 방지하도록 적절한 온도 및 시간이 선택된다. 본 발명의 방법에 의하면, 1500Å 이하의 접합 깊이에 대하여, 10nA/cm2보다 작은 리크 전류를 갖는 트랜지스터를 제조할 수 있다. 대응하는 시트저항은 약 5ohm/sq.이다.
도 15는 리크 전류가 작은 얕은 소스/드레인 접합을 형성하는 방법에서의 공정을 나타내는 플로우 챠트이다. 공정(100)에서는 M0S 트랜지스터를 제공한다. 공정(102)에서는 실리콘웰에 상부 표면 및 상부 표면의 주위를 둘러싸는 에지를 갖는 실리콘 소스/드레인영역을 형성한다. 실리콘웰상에, 소스/드레인 상부 표면에 인접하여 게이트전극이 형성된다. 공정(104)에서는 트랜지스터상에 소정의 금속 두께를 갖는 금속층을 퇴적한다. 공정(104)의 금속은 Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd로 이루어지는 군에서 선택된 실리사이드화 금속을 포함한다. 공정(1O4)에서는 실리사이드화 금속으로서 Co 및 Ni를 이용하는 경우, 금속 두께가 50 내지 1000Å 범위내이다. 공정(106)은 제 1 소정 온도로 제 1 소정 지속시간동안 공정(104)에서 퇴적된 금속의 제 1 어닐링을 실행하여, 금속과 소스/드레인 상부 표면의 실리콘을 부분적으로 반응시켜서, 금속 리치 실리사이드 화합물이 형성된다. 공정(104)이 실리사이드화 금속으로서 Co를 이용하는 경우, 공정(106)에서 제 1 온도는 300 내지 500℃ 범위내이고, 제 1 지속시간은 2초 내지 20초 범위내이다. 공정(104)이 실리사이드화 금속으로서 Ni를 이용하는 경우, 공정(106)에서 제 1 온도는 150 내지 400℃ 범위내이고, 제 1 지속시간은 2초 내지 20초 범위내이다.
공정(108)에서는 공정(104)에서 퇴적된 금속중, 공정(106)에서 실리사이드화되지 않은 금속을 제거하여, 실리사이드 화합물이 소스/드레인 상부 표면상에 남게한다. 공정(110)에서는, 제 2 소정 온도로 제 2 소정 지속시간동안, 제 2 어닐링을 실행하여, 금속과 실리콘의 반응을 완료시켜, 저저항 실리사이드층을 소스/드레인 상부표면 위에 형성한다. 공정(104)에서 실리사이드화 금속으로서 Co를 사용하는 경우, 공정(110)에서 제 2 온도는 600 내지 850℃ 범위내이고, 제 2 지속시간은 10초 내지 60초 범위내이다. 공정(104)이 실리사이드화 금속으로서 Ni를 사용하는 경우, 공정(110)에서 제 2 온도는 약 500℃이고, 제 2 지속시간은 10초 내지 30초 범위내이다. 공정(110)은 100 내지 500Å 범위의 소정 실리사이드 두께를 갖는 실리사이드층을 포함한다. 상기 실리사이드층의 명목 두께는 최대 실리사이드층 두께와 최소 실리사이드 두께의 합을 2로 나눈 값으로 정의된다. 실리사이드층은 실리사이드 두께의 50% 이내의 실리사이드 두께 허용 범위를 갖는다. 이 허용 범위는 최대 두께와 최소 두께의 차를 2로 나눈 값으로 정의된다. 공정(112)에서는 실리사이드가 소스/드레인 상부 표면상의 실리콘으로 최소한으로 관통된 M0S 트랜지스터 제품이 제공된다.
본 발명의 양태에서는, 소스/드레인 접합 영역이 실리사이드화 전에 형성된다. 그후, 프로세스에서 공정(102)의 후 또한 공정(104)의 전에, 다른 공정이 삽입된다. 공정(102a)(도시안됨)은 소스/드레인영역에 도판트 이온을 주입하여 어닐링함으로써 (상기에 정의되었고 도 6에서 전술한 바와 같이) 소정 접합 깊이에 금속성 에지를 갖는 소스/드레인 접합 영역을 형성한다. 공정(102a)에서는 300 내지 2000Å 범위의 접합 깊이를 갖게되어, 소스/드레인 에지에 두꺼운 실리사이드가 성장하는 것이 방지됨으로써, 실리사이드층과 접합 영역의 간격이 최대로 된다.
본 발명의 다른 양태에서, 소스/드레인 접합 영역은 실리사이드화후에 형성된다. 그후, 프로세스에서, 공정(110)의 후에 다른 공정이 마련된다. 공정(11Oa)(도시안됨)은 소스/드레인 접합영역에 도판트이온을 주입하여 어닐링하여, 소스/드레인 상부 표면에서의 소정의 접합깊이(300∼2000Å)로 금속성 에지를 갖는 소스/드레인 접합 영역을 형성한다. 소스/드레인 에지에 두꺼운 실리사이드가 성장하는 것이 방지되어, 실리사이드층과 접합 영역의 간격이 최대로 된다.
본 발명의 바람직한 대체 실시예에서는, 추가의 공정이 공정(102)의 후 또한 공정(104)의 전에 행하여진다. 공정(102b)(도시안됨)은 소스/드레인 상부표면의 결정구조를 아모르퍼스화하여, 소스/드레인 상부표면이 실리사이드화 프로세스에 대해 준비된다. 부분적 실리사이드화 방법의 성공은 실리사이드화 프로세스로 이르는 상기 추가의 제어에 따른 것이다. 실리사이드화 과정중의 제어는 소스/드레인 상부표면에 적절한 준비를 하면 더욱 높아진다. 일반적으로, 소스 및 드레인은 단결정실리콘으로 구성된다. 실리콘기판은 통상 단결정이고, 단결정 실리콘 트랜지스터는 최대의 전자 이동도를 갖는다. 그러나, 소스/드레인 상부표면의 결정구조가 단결정으로부터 아모르퍼스로 변화하면, 실리사이드화율이 개선되는 것으로 밝혀졌다. 이 개선된 실리사이드화율에 의해 제 1 어닐링 온도를 약 50℃ 낮출수 있다. 어닐링 온도의 감소는 원하는 실리사이드층과 접합 영역 사이의 단결정 실리콘이 실리사이드를 형성할 가능성이 감소됨을 의미한다. 즉, 금속의 퇴적전에 평탄한 아모르퍼스층이 형성됨에 따라, 실리사이드층은 더 평탄해지거나 또는 두께의 허용 범위가 감소된다.
공정(102b)에서는 100 내지 500Å 범위의 상부표면의 소정 두께를 아모르퍼스화한다. 소스/드레인 상부표면은 Ar, Kr, 및 Xe로 이루어지는 군에서 선택된 가스를 이용하여 5 내지 50밀리토르 범위의 압력으로, 0.15 내지 2watt/cm2범위의 RF 전력레벨에서, 3초 내지 2분 범위의 시간동안 고주파(RF) 플라즈마로 아모르퍼스화 된다. 이와다르게, 소스/드레인 상부표면은 고밀도 플라즈마원을 이용한 이온빔 조사로 아모르퍼스화 될 수 있다.
도 6∼도 10을 다시 참조하면, 본 발명의 바람직한 대체예에서, 저저항 실리사이드층(78)의 형성시에 금속층(50)의 퇴적공정 전에 소스/드레인 상부표면(56/58)을 아모르퍼스화하는 프로세스를 포함한다. 도 16은 소스/드레인 상부표면(56/58)의 아모르퍼스화 전의 본 발명의 MOS 트랜지스터(46)의 부분 단면도이다. 아모르퍼스화 프로세스가 제조 프로세스중 금속(50)의 퇴적 공정 전에 대체 삽입되기 때문에, 도 16은 도 6 전에 발생하는 트랜지스터(46)의 개략적 관찰로서 이해되어야 한다.
소스/드레인 상부표면(56/58)의 아모르퍼스층(120)은 Ar, Kr 및 Xe로 이루어지는 군에서 선택된 가스를 이용하여 5 내지 50밀리토르 범위의 압력으로, 0.15 내지 2watt/cm2범위의 RF 전력레벨에서, 3초 내지 2분 범위의 시간동안 고주파(RF) 플라즈마로 아모르퍼스화 된다. 아모르퍼스층(120)의 깊이는 도면에서는 참조부호(122)로 나타내진다. 이와다르게, 소스/드레인 상부표면(56/58)은 고밀도 플라즈마원을 이용한 이온 빔 조사에 의해 아모르퍼스화 될 수 있다. 고밀도 플라즈원 및 RF 플라즈마 방법은 모두 표면에서 산화물을 제거하기 위해서 이용되는 종래의 청정 방법이다. 그러나, 설비(equipment)를 적절히 제어하면 제어된 아모르퍼스층(120)을 얻을 수 있다. 소스/드레인 상부표면(56/58)의 소정 두께(122)는 100 내지 500Å범위내에서 아모르퍼스화 된다.
얕은 접합 및 실리사이드화된 전극을 갖는 트랜지스터 및 그 트랜지스터를 제조하는 방법이 제공된다. 본 발명의 방법은 소스/드레인 전극상에 평탄하고 균일한 두께의 실리사이드층을 형성한다. 소스/드레인영역으로의 실리사이드의 침입을 최소화함에 의해 리크 전류를 작게 할 수 있다. 전극의 중앙에 실리사이드가 형성되는 비율과 같은 비율로 소스/드레인 실리콘의 에지상에 실리사이드가 형성될 수 있는 결과, 균일한 두께의 실리사이드층 또는 저저항 실리사이드층이 얻어진다. 소스/드레인 상부표면의 아모르퍼스화에 의하여 (제 1) 어닐링 온도를 감소시킬 수 있고, 또한 접합 영역으로의 실리콘의 성장을 제한할 수 있다. 본 발명의 다른 개조 및 실시가 당업자에 의해 실시될 수 있다.

Claims (27)

  1. M0S 트랜지스터에서 작은 리크 전류를 갖는 얕은 소스/드레인 접합을 형성하는 방법으로서,
    a) 실리콘웰내에, 상부표면 및 그 상부표면의 외주 주위에 에지를 갖는 실리콘 소스/드레인영역, 및 상기 상부표면에 인접한 윗쪽에 게이트전극을 형성하는 공정;
    b) 트랜지스터위에 50Å 내지 1000Å의 금속 두께를 가지며, Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd로 이루어지는 군에서 선택된 실리사이드화 금속을 포함하는 금속층을 퇴적시키는 공정;
    c) 공정 b)에서 퇴적된 상기 금속의 제 1 어닐링을 제 1 소정 온도로 제 1 소정 지속시간동안 행하여, 상기 소스/드레인 상부표면의 실리콘과 금속을 부분적으로 반응시킴으로써, 금속 리치 실리사이드 화합물을 형성하는 공정;
    d) 공정 c)에서 실리사이드화되지 않은 공정 b)에서 퇴적된 금속을 제거하여, 실리사이드 화합물을 상기 소스/드레인 상부표면상에 잔존시키는 공정; 및
    e) 공정 c)에서 형성된 실리사이드 화합물의 제 2 어닐링을 제 2 소정 온도로 제 2 소정 지속시간동안 행하여, 상기 금속과 실리콘의 반응을 완료시키고, 상기 소스/드레인 상부표면 위에 저저항 실리사이드층을 형성하여, 실리사이드를 상기 소스/드레인 상부표면상의 실리콘으로의 관통을 최소한으로 하는 공정을 포함하는 방법.
  2. 제 1 항에 있어서, 상기 공정 a)의 후에 또한 상기 공정 b)의 전에,
    a1) 상기 소스/드레인영역에 도판트 이온을 주입하고 어닐링함으로써 상기 소스/드레인 상부표면에서 소정의 접합깊이에 금속성 에지를 갖는 소스/드레인 접합 영역을 형성하여, 상기 소스/드레인 에지에서의 두꺼운 실리사이드의 성장을 방지함으로써 실리사이드층과 접합 영역 사이의 간격을 최대로 하는 공정을 더 포함하는 방법.
  3. 제 2 항에 있어서, 상기 공정 a1)에서는 상기 접합 깊이가 300 내지 2000Å의 범위내인 방법.
  4. 제 1 항에 있어서, 상기 공정 e)의 후에,
    f) 상기 소스/드레인영역에 도판트 이온을 주입하고 어닐링하여, 상기 소스/드레인 상부표면에서 소정 접합 깊이에 금속성 에지를 갖는 소스/드레인 접합 영역을 형성함으로써, 상기 소스/드레인 에지에서의 두꺼운 실리사이드의 성장을 방지하여 상기 실리사이드층과 접합 영역 사이의 간격을 최대로 하는 공정을 더 포함하는 방법.
  5. 제 4 항에 있어서, 상기 공정 f)에서, 상기 접합 깊이가 300 내지 2000Å 범위내인 방법.
  6. 제 1 항에 있어서, 상기 공정 b)에서, 상기 실리사이드화 금속으로서 Co를 포함하며, 상기 공정 c)에서, 상기 제 1 온도가 300 내지 500℃ 범위내이고 또한 상기 제 1 지속시간이 2초 내지 20초 범위내인 방법.
  7. 제 1 항에 있어서, 상기 공정 b)에서, 상기 실리사이드화 금속으로서 Ni를 포함하고, 상기 공정 c)에서, 상기 제 1 온도가 150도 내지 400℃의 범위내이고 상기 제 1 지속시간이 2초 내지 20초의 범위내인 방법.
  8. 제 1 항에 있어서, 상기 공정 b)에서, 상기 실리사이드화 금속으로서 Co를 포함하고, 상기 공정 e)에서, 상기 제 2 온도가 600 내지 850℃의 범위내이고 상기 제 2 지속시간이 10초 내지 60초의 범위내인 방법.
  9. 제 1 항에 있어서, 상기 공정 b)에서, 상기 실리사이드화 금속으로서 Ni를 포함하고, 상기 공정 e)에서, 상기 제 2 온도가 약 500℃이고 상기 제 2 지속시간이 10초 내지 30초의 범위내인 방법.
  10. 제 1 항에 있어서, 상기 공정 b)에서, 실리사이드화 금속으로서 Co 및 Ni를 포함하고, 상기 공정 b)에서, 상기 소정의 금속 명목 두께가 50 내지 1000Å의 범위내인 방법.
  11. 제 1 항에 있어서, 상기 공정 e)에서, 상저 저저항 실리사이드층이 100 내지 500Å 범위내의 소정의 명목 두께, 및 상기 실리사이드 명목 두께의 50% 미만의 소정의 두께 허용 범위를 갖는 방법.
  12. 제1항에 따른 방법에 의해 형성된 리크 전류가 낮은 얕은 소스/드레인 접합을 갖는 MOS 트랜지스터로서,
    상부표면을 갖는 실리콘 소스/드레인영역;
    상기 상부표면으로부터 소정의 접합 깊이에 금속성 에지를 갖는 소스/드레인 접합 영역; 및
    상기 소스/드레인 상부표면 위에 형성된 저저항 실리사이드층으로서, 상기 실리사이드층의 명목 두께가 100 내지 500Å 범위내이고 실리사이드 두께의 허용범위가 상기 실리사이드 명목 두께의 50% 미만이며, 이에 의해 상기 실리콘 상부표면으로의 실리사이드의 관입(貫入)이 방지되어 상기 금속성 에지와 상기 실리사이드층 사이의 간격이 최대로 되는 저저항 실리사이드층을 포함하는, MOS 트랜지스터.
  13. 제 12 항에 있어서, 상기 소스/드레인영역 사이의 채널영역;
    상기 채널영역 위의 게이트 산화물층; 및
    상기 게이트 산화물층 위의 게이트전극을 더 포함하는 MOS 트랜지스터.
  14. 제 12 항에 있어서, 상기 실리사이드화 금속이 Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd로 이루어지는 군에서 선택되는 MOS 트랜지스터.
  15. 제 12 항에 있어서, 상기 접합 깊이가 300 내지 2000Å 범위내인 MOS 트랜지스터.
  16. 제1항에 따른 방법에 의해 형성된 리크 전류가 낮은 얕은 소스/드레인 접합을 갖는 MOS 트랜지스터로서,
    상부표면을 갖는 실리콘 소스/드레인영역;
    상기 각각의 상부면으로부터 소정의 접합 깊이에 금속성 에지를 갖는 소스/드레인 접합 영역; 및
    상기 소스/드레인 상부표면의 위에 있는 저저항 실리사이드층으로서, 소정의 실리사이드층 명목 두께, 및 소정의 실리사이드 두께 허용 범위를 가지며, 상기 소스/드레인 상부표면 위에 금속의 두께가 10 내지 1000Å의 범위내인 금속을 퇴적하고, 제 1 소정 어닐링 온도로 제 1 소정 지속시간동안 상기 금속 및 소스/드레인영역을 부분적으로 실리사이드화하고 미반응 금속을 제거하여, 제 2 소정 어닐링 온도로 제 2 소정 지속시간동안 실리사이드화를 완료함으로써 형성되어, 상기 실리콘 소스/드레인 상부표면으로의 실리사이드의 관입(貫入)이 방지됨으로써 상기 금속성 에지와 실리사이드층 사이의 간격이 최대로 되는 저저항 실리사이드층을 포함하는MOS 트랜지스터.
  17. 제 16 항에 있어서, 상기 실리사이드화 금속이 Co, Ni, Ti, Mo, Ta, W, Cr, Pt 및 Pd로 이루어지는 군에서 선택되는 MOS 트랜지스터.
  18. 제 16 항에 있어서, 상기 접합 깊이가 300 내지 2000Å의 범위내인 MOS 트랜지스터.
  19. 제 16 항에 있어서, 상기 실리사이드 명목 두께가 100 내지 500Å의 범위내이고, 상기 실리사이드 두께의 허용 범위가 상기 실리사이드 명목 두께의 50% 미만인 MOS 트랜지스터.
  20. 제 1 항에 있어서, 상기 저저항 실리사이드층의 형성 과정에서는 상기 금속층을 퇴적하기 전에, 상기 소스/드레인 상부표면을 아모르퍼스화하여 상기 상부 표면이 실리사이드화에 대해 준비되는 하는 공정을 포함하는 방법.
  21. 제 1 항에 있어서, 상기 소스/드레인 상부표면의 소정 두께가 100 내지 500Å의 범위내로 아모르퍼스화되는 방법.
  22. 제 1 항에 있어서, 상기 소스/드레인 상부표면이 Ar, Kr 및 Xe로 이루어지는군에서 선택된 가스를 이용하는 고주파(RF) 플라즈마로써 5 내지 50 밀리토르 사이의 압력, 0.15 내지 2watt/cm2의 사이의 RF 전력 레벨로, 3초 내지 2분 사이의 소정의 지속시간동안, 아모르퍼스화되는 방법.
  23. 제 1 항에 있어서, 상기 소스/드레인 상부표면이 고밀도 플라즈마원을 이용한 이온 빔 조사에 의해 아모르퍼스화되는 방법.
  24. 제 1 항에 있어서, 상기 공정 a)의 후, 및 상기 공정 b)의 전에,
    a2) 상기 소스/드레인 상부표면의 결정구조를 아모르퍼스화하여, 상기 소스/드레인 상부표면이 실리사이드화 프로세스에 대하여 준비되는 공정을 더 포함하는 방법.
  25. 제 24 항에 있어서, 상기 공정 a2)가 100 내지 500Å 범위내의 상기 상부표면의 소정의 두께를 아모르퍼스화하는 공정을 포함하는 방법.
  26. 제 25 항에 있어서, 상기 공정 a2)이 Ar, Kr 및 Xe로 이루어지는 군에서 선택되는 가스를 이용한 고주파(RF) 플라즈마에 의해, 5 내지 50밀리토르 사이의 압력, 0.15 내지 2watt/cm2사이의 RF 전력 레벨로, 3초 내지 2분 사이의 지속시간동안, 아모르퍼스화하는 공정을 포함하는 방법.
  27. 제 25 항에 있어서, 상기 공정 a2)이 고밀도 플라즈마원을 이용한 이온 빔 조사에 의해 아모르퍼스화하는 공정을 포함하는 방법.
KR10-1998-0059873A 1998-02-13 1998-12-29 얕은소스/드레인접합을형성하기위한국소적실리사이드화방법 KR100397913B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/023,383 1998-02-13
US09/023,383 US6071782A (en) 1998-02-13 1998-02-13 Partial silicidation method to form shallow source/drain junctions
US09/023,383 1998-02-13

Publications (2)

Publication Number Publication Date
KR19990071451A KR19990071451A (ko) 1999-09-27
KR100397913B1 true KR100397913B1 (ko) 2003-12-18

Family

ID=21814770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0059873A KR100397913B1 (ko) 1998-02-13 1998-12-29 얕은소스/드레인접합을형성하기위한국소적실리사이드화방법

Country Status (6)

Country Link
US (2) US6071782A (ko)
EP (1) EP0936664B1 (ko)
JP (1) JP3723359B2 (ko)
KR (1) KR100397913B1 (ko)
DE (1) DE69929100T2 (ko)
TW (1) TW400557B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
KR100564416B1 (ko) * 1998-12-30 2006-07-06 주식회사 하이닉스반도체 반도체소자의 살리사이드층 형성방법
US6251762B1 (en) 1999-12-09 2001-06-26 Intel Corporation Method and device for improved salicide resistance on polysilicon gates
US6265271B1 (en) * 2000-01-24 2001-07-24 Taiwan Semiconductor Manufacturing Company Integration of the borderless contact salicide process
US6251779B1 (en) * 2000-06-01 2001-06-26 United Microelectronics Corp. Method of forming a self-aligned silicide on a semiconductor wafer
US6706631B1 (en) * 2000-07-25 2004-03-16 Advanced Micro Devices, Inc. Method of controlling sheet resistance of metal silicide regions by controlling the salicide strip time
JP3305301B2 (ja) * 2000-08-02 2002-07-22 松下電器産業株式会社 電極構造体の形成方法及び半導体装置の製造方法
US6368963B1 (en) * 2000-09-12 2002-04-09 Advanced Micro Devices, Inc. Passivation of semiconductor device surfaces using an iodine/ethanol solution
US6521515B1 (en) 2000-09-15 2003-02-18 Advanced Micro Devices, Inc. Deeply doped source/drains for reduction of silicide/silicon interface roughness
WO2002047145A1 (en) * 2000-12-06 2002-06-13 Advanced Micro Devices, Inc. Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing
US6468900B1 (en) * 2000-12-06 2002-10-22 Advanced Micro Devices, Inc. Dual layer nickel deposition using a cobalt barrier to reduce surface roughness at silicide/junction interface
US6605513B2 (en) * 2000-12-06 2003-08-12 Advanced Micro Devices, Inc. Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing
EP1348232B1 (de) * 2001-01-04 2007-05-23 Infineon Technologies AG Verfahren zur kontaktierung eines dotiergebiets eines halbleiterbauelements
KR20030002867A (ko) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100400785B1 (ko) * 2001-12-28 2003-10-08 주식회사 하이닉스반도체 반도체 소자의 살리사이드 형성 방법
JP3657915B2 (ja) * 2002-01-31 2005-06-08 株式会社東芝 半導体装置および半導体装置の製造方法
KR100739837B1 (ko) 2003-02-19 2007-07-13 마쯔시다덴기산교 가부시키가이샤 불순물 도입 방법 및 불순물 도입 장치
US7005376B2 (en) 2003-07-07 2006-02-28 Advanced Micro Devices, Inc. Ultra-uniform silicides in integrated circuit technology
DE10345374B4 (de) * 2003-09-30 2006-08-10 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung
US7981779B2 (en) * 2003-10-09 2011-07-19 Panasonic Corporation Method for making junction and processed material formed using the same
KR100558006B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들
JP3879003B2 (ja) * 2004-02-26 2007-02-07 国立大学法人名古屋大学 シリサイド膜の作製方法
US7105429B2 (en) * 2004-03-10 2006-09-12 Freescale Semiconductor, Inc. Method of inhibiting metal silicide encroachment in a transistor
CN1993806A (zh) * 2004-06-04 2007-07-04 松下电器产业株式会社 引入杂质的方法
KR100840786B1 (ko) * 2006-07-28 2008-06-23 삼성전자주식회사 저저항 게이트 전극을 구비하는 반도체 장치 및 이의제조방법
JP5214261B2 (ja) 2008-01-25 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090201075A1 (en) * 2008-02-12 2009-08-13 Yannis Tsividis Method and Apparatus for MOSFET Drain-Source Leakage Reduction
US8207784B2 (en) 2008-02-12 2012-06-26 Semi Solutions, Llc Method and apparatus for MOSFET drain-source leakage reduction
JP2010028084A (ja) 2008-06-17 2010-02-04 Toshiba Corp 半導体装置の製造方法
JP5430904B2 (ja) 2008-10-15 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010171327A (ja) 2009-01-26 2010-08-05 Toshiba Corp 半導体装置の製造方法
CN102460660B (zh) * 2009-06-26 2014-08-06 株式会社东芝 半导体装置的制造方法
JP5659098B2 (ja) * 2011-07-19 2015-01-28 株式会社東芝 半導体装置の製造方法
JP2013084678A (ja) * 2011-10-06 2013-05-09 Elpida Memory Inc 半導体装置の製造方法
US9806253B2 (en) 2015-11-16 2017-10-31 Samsung Electronics Co., Ltd. Method for providing a high perpendicular magnetic anisotropy layer in a magnetic junction usable in spin transfer torque magnetic devices using multiple anneals
CN111785622B (zh) * 2020-07-15 2022-10-21 上海华力集成电路制造有限公司 形成金属硅化物的退火工艺、装置及金属接触层形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025506A (ko) * 1996-10-02 1998-07-15 김영환 반도체소자 제조방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137367A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
US5194405A (en) * 1989-07-06 1993-03-16 Sony Corporation Method of manufacturing a semiconductor device having a silicide layer
JPH0590224A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
NL9100334A (nl) * 1991-02-26 1992-09-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt.
TW209308B (en) * 1992-03-02 1993-07-11 Digital Equipment Corp Self-aligned cobalt silicide on MOS integrated circuits
KR960006698B1 (ko) * 1993-01-19 1996-05-22 금성일렉트론주식회사 실리사이드 형성방법
JP3616122B2 (ja) * 1993-12-27 2005-02-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US5624869A (en) * 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
JPH07283168A (ja) * 1994-04-15 1995-10-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5622893A (en) * 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
JP2586407B2 (ja) * 1994-10-28 1997-02-26 日本電気株式会社 半導体装置の製造方法
JP2692617B2 (ja) * 1994-12-06 1997-12-17 日本電気株式会社 半導体装置の製造方法
JPH08186085A (ja) * 1994-12-28 1996-07-16 Nec Corp 半導体装置の製造方法
JP2820122B2 (ja) * 1995-06-23 1998-11-05 日本電気株式会社 半導体装置の製造方法
JPH09153616A (ja) * 1995-09-28 1997-06-10 Toshiba Corp 半導体装置およびその製造方法
US5705441A (en) * 1996-03-19 1998-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Ion implant silicon nitride mask for a silicide free contact region in a self aligned silicide process
US5728625A (en) * 1996-04-04 1998-03-17 Lucent Technologies Inc. Process for device fabrication in which a thin layer of cobalt silicide is formed
US5691212A (en) * 1996-09-27 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device structure and integration method
US5744395A (en) * 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
TW322601B (en) * 1997-06-23 1997-12-11 United Microelectronics Corp Manufacturing method of self-aligned salicide device
TW326551B (en) * 1997-07-11 1998-02-11 Holtek Microelectronics Inc The manufacturing method for Ti-salicide in IC
US6004878A (en) * 1998-02-12 1999-12-21 National Semiconductor Corporation Method for silicide stringer removal in the fabrication of semiconductor integrated circuits
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025506A (ko) * 1996-10-02 1998-07-15 김영환 반도체소자 제조방법

Also Published As

Publication number Publication date
EP0936664A2 (en) 1999-08-18
EP0936664B1 (en) 2005-12-28
EP0936664A3 (en) 2000-04-19
JP3723359B2 (ja) 2005-12-07
TW400557B (en) 2000-08-01
JPH11251591A (ja) 1999-09-17
DE69929100T2 (de) 2006-08-24
DE69929100D1 (de) 2006-02-02
KR19990071451A (ko) 1999-09-27
US6218249B1 (en) 2001-04-17
US6071782A (en) 2000-06-06

Similar Documents

Publication Publication Date Title
KR100397913B1 (ko) 얕은소스/드레인접합을형성하기위한국소적실리사이드화방법
US6797602B1 (en) Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US6777275B1 (en) Single anneal for dopant activation and silicide formation
US6624489B2 (en) Formation of silicided shallow junctions using implant through metal technology and laser annealing process
US5236865A (en) Method for simultaneously forming silicide and effecting dopant activation on a semiconductor wafer
US5731239A (en) Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance
US6967160B1 (en) Method of manufacturing semiconductor device having nickel silicide with reduced interface roughness
KR100271948B1 (ko) 반도체 장치의 셀프-얼라인 실리사이드 형성방법
US7812401B2 (en) MOS device and process having low resistance silicide interface using additional source/drain implant
US7144798B2 (en) Semiconductor memory devices having extending contact pads and related methods
US6630721B1 (en) Polysilicon sidewall with silicide formation to produce high performance MOSFETS
US5739064A (en) Second implanted matrix for agglomeration control and thermal stability
US5545574A (en) Process for forming a semiconductor device having a metal-semiconductor compound
KR20050009761A (ko) 반도체 공정에 대하여 실리사이드 접촉부들을 이용하는 방법
US6555453B1 (en) Fully nickel silicided metal gate with shallow junction formed
US6380057B1 (en) Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant
US6451679B1 (en) Ion mixing between two-step titanium deposition process for titanium salicide CMOS technology
US6133124A (en) Device improvement by source to drain resistance lowering through undersilicidation
US6521515B1 (en) Deeply doped source/drains for reduction of silicide/silicon interface roughness
US6339245B1 (en) Nitride overhang structure for the silicidation of transistor electrodes with shallow junctions
US6156615A (en) Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions
US8546259B2 (en) Nickel silicide formation for semiconductor components
US6451701B1 (en) Method for making low-resistance silicide contacts between closely spaced electrically conducting lines for field effect transistors
US6207563B1 (en) Low-leakage CoSi2-processing by high temperature thermal processing
US6486062B1 (en) Selective deposition of amorphous silicon for formation of nickel silicide with smooth interface on N-doped substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080818

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee