KR20050009761A - 반도체 공정에 대하여 실리사이드 접촉부들을 이용하는 방법 - Google Patents

반도체 공정에 대하여 실리사이드 접촉부들을 이용하는 방법 Download PDF

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Abstract

실리사이드 접촉부들을 형성하는 방법은 소스, 드레인 및 게이트 영역들과 같은 실리콘-함유 활성 영역들 상에 층을 형성하는 단계를 포함한다. 상기 층은 하나 이상의 금속 실리사이드들을 형성할 수 있는 (니켈과 같은) 금속 및 (NiSi와 같은)제 1 금속 실리사이드에서는 가용성이지만 (NiSi2)제 2 금속 실리사이드에서는 가용성이 아닌 (Ge, Ti, Re, Ta, N, V, Jr, Cr, Zr과 같은)물질을 포함한다. 상기 층은 물리적 기상 증착, 화학적 기상 증착, 증발, 레이저 삭각과 같은 기상 증착 방법들 또는 다른 증착 방법에 의하여 형성될 수 있다. 실리사이드 접촉부들을 형성하는 방법은 금속 층을 형성하는 단계와, 그 후 상술한 바와 같은 물질로 금속 층 및/또는 아래놓인 실리콘 층을 주입하는 단계를 포함한다. 상기 물질은 상기 금속 층의 형성에 앞서 상기 실리콘 층에 주입될 수 있다. 형성된 접촉부들은 제 1 금속 실리사이드 및, 제 2 금속 실리사이드에서보다 제 1 금속 실리사이드에서 보다더 가용성인 물질을 포함한다. 상기 접촉부들은 기판, 실리콘을 포함하는 활성 영역, 상기 활성 영역 위에 증착된 실리사이드 접촉부들을 포함하는 반도체 디바이스의 일부일 수 있고, 상기 활성 영역들 금속 라인들과 같이 다른 영역들에 전기적으로 연결시킬 수 있다.

Description

반도체 공정에 대하여 실리사이드 접촉부들을 이용하는 방법{METHOD USING SILICIDE CONTACTS FOR SEMICONDUCTOR PROCESSING}
금속 및 실리콘으로 형성된 화합물인 실리사이드는 반도체 디바이스들에서 접촉부들로 일반적으로 사용된다. 실리사이드 접촉부들은 알루미늄 또는 폴리실리콘과 같은 다른 물질들로 형성된 접촉부들을 능가하는 많은 장점들을 제공한다. 실리사이드 접촉부들은 열적으로 안정되고, 폴리실리콘보다 낮은 저항성을 가지고, 그리고 적절한 옴 접촉(Ohmic contact)을 제공한다. 실리사이드 접촉부들은 또한 신뢰할 수 있는 바, 이는 실리사이드 반응이 상기 접촉부와 상기 디바이스 형상 사이의 인터페이스에서 많은 결함들을 제거하기 때문이다.
반도체 제조 산업에서 사용되는 일반적인 기술은 자기-정렬된 실리사이드(살리사이드) 공정이다. 살리사이드 공정은 실리콘(Si)과 실리사이드 반응하지만, 실리콘 이산화물 또는 실리콘 질화물과는 실리사이드 반응하지 않는 금속의 증착을 포함한다. 반도체 웨이퍼의 소스, 드레인 및 게이트 영역들 상에 살리사이드 접촉부들을 형성하기 위하여, 산화물 스페이서들이 상기 게이트 영역들에 접하여 제공된다. 그 후, 금속이 상기 웨이퍼 상에 브랭킷 증착(blanket deposition)된다. 상기 웨이퍼를 상기 금속이 상기 소스, 드레인 및 게이트 영역들의 실리콘과 반응하는 온도까지 가열한 후에, 반응하지 않은 금속은 제거된다. 상기 소스, 드레인 및 게이트 영역들 상에 실리사이드 접촉 영역들이 남게되고, 그동안 반응하지 않은 금속은 다른 영역들로부터 제거된다. 살리사이드 공정은 예를 들어, 본 출원인에게 양도된 미국 특허 번호 6,165,903에서 설명되는 바와 같이, 본 기술 분야에 공지되어 있고, 상기 미국 특허는 전체적으로 본 명세서에 참고로서 인용된다.
일반적으로 사용되는 살리사이드 물질들은 TiSi2, CoSi2및 NiSi을 포함한다. NiSi가 TiSi2및 CoSi2보다, 실리사이드 동안 낮은 실리콘 소비와 같은, 이점을 지니지만, 고 저항성 니켈 디실리사이드인 NiSi2보다 NiSi를 형성하는데 어려움이 있기 때문에, 널리 사용되지 않는다. 현재 500℃ 이하의 BEOL(back-end-of-line)가 달성되지만, NiSi2의 형성이 약 450℃ 만큼 낮은 온도에서 나타나기 때문에 충분한 양의 NiSi2없이 NiSi를 형성하는 것은 해결해야할 과제이다. 그러므로, NiSi의 형성을 촉진하면서 NiSi2의 형성을 촉진하지 않는 방법이 요구된다.
본 발명은 반도체 디바이스 제조 분야에 관한 것이다. 보다 구체적으로, 본 발명은 자기-정렬된 실리사이드(살리사이드)를 포함하는 실리사이드의 형성에 관한 것이다.
도 1은 본 발명의 실시예에 따른, 한 실리사이드의 형성은 촉진하지 않고 다른 실리사이드의 형성은 촉진하는 물질을 주입하는 단계를 포함하는 실리사이드 접촉 영역들을 형성하는 공정이 수행되는 웨이퍼의 단면도를 도시한다.
도 2A 및 도 2B는 깁스 자유 에너지가 혼합의 엔트로피와 같은 양만큼 다른 두 성분 시스템을 예시한다.
도 3은 금속 및, 한 실리사이드의 형성은 촉진하지 않고 다른 실리사이드의 형성은 촉진하는 추가적인 물질을 포함하는 층을 형성하는 단계를 포함하는 실리사이드 접촉 영역들을 형성하는 공정이 수행되는 웨이퍼의 단면도를 도시한다.
다른 도면에서 같거나 유사한 참조 번호들의 사용은 같거나 유사한 요소들을 나타낸다.
본 발명의 실시예에서 따르면, 트랜지스터 소스, 드레인 및 게이트 영역들과 같은 활성 디바이스 영역들 상에 실리사이드 접촉부 영역들을 형성하는 방법은 제1 실리사이드의 형성을 촉진하고 제 2 실리사이드의 형성을 촉진하지 않는다.
실리콘을 포함하는 제 1 영역이 반도체 기판 상에 형성된다. 금속을 포함하는 층이 상기 제 1 영역 상에 형성되고, 여기서 상기 금속은 하나 이상의 금속 실리사이드를 형성할 수 있다. 적합한 물질이 상기 층안으로 이온 주입된다. 상기 제 1 영역 상에 증착된 실리사이드는 실리콘과 상기 금속의 반응에 의하여 형성된다. 실리사이드화에 앞서서, 실질적으로 주입된 물질의 모두는 상기 층내에 존재할 수 있고, 또는 적어도 주입된 물질의 일부는 상기 층 아래 놓인 상기 실리콘내에 존재할 수 있다.
본 발명의 실시예에 따르면, 상기 금속은 적어도 제 1 실리사이드 및 제 2 실리사이드를 형성할 수 있다. 상기 금속은 상기 제 1 실리사이드에서는 가용성이나, 상기 제 2 실리사이드에서는 가용성이 아니다. 다른 실시예에서, 상기 금속은 상기 제 2 실리사이드보다 상기 제 1 실리사이드에서 더 가용성이다. 결과적으로, 상기 제 1 실리사이드는 효과적으로 바람직하다. 일 실시예에서, 상기 금속은 니켈(Ni)이고, 상기 제 1 실리사이드는 NiSi이고, 그리고 상기 제 2 실리사이드는 NiSi2이다. 상기 물질은 게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr)으로 구성된 그룹으로부터 선택되는 원소를 포함할 수 있다. 주입된 물질의 양은 효과적으로 상기 제 1 실리사이드를 촉진하기에 충분하지만, 상기 물질이 고용체로부터 분리될 정도로 크지는 않다. 예를 들어, 상기 물질은 상기 실리사이드 접촉부 영역의 약 15% 이하이거나, 또는 약 5%내지 약 10% 사이일 수 있다.
상기 물질이 주입된 후에, 상기 기판의 온도는 하나 이상의 활성 영역들 위에서 실리사이드를 형성하기 위하여 상승된다. 상기 실리사이드는 접촉부를 제공하여, 상기 활성 영역들이 금속화 라인들과 같이 다른 영역들에 전기적으로 연결될 수 있다. 상기 실리사이드는 자기 정렬 실리사이드, 또는 살리사이드일 수 있다. 상기 활성 영역은 소스 영역, 드레인 영역, 또는 게이트 영역일 수 있다. 상기 실리사이드가 형성된 후에, 반응하지 않은 금속이, 예를 들어 선택적인 식각 공정에 의하여 제거된다.
다른 실시예에 따르면, 상기 물질은 상기 금속 층의 형성에 앞서서 상기 활성 영역안으로 주입된다.
다른 실시예에 따르면, 층이 실리콘-함유 활성 영역들 위에 형성되고, 여기서 상기 층은 제 1 물질 및 제 2 물질을 포함한다. 상기 층은 증발, 물리적 기상 증착, 화학적 기상 증착, 레이저 삭각 또는 다른 증착 기술에 의하는 것과 같이, 기상 증착에 의하여 형성될 수 있다.
상기 제 1 물질은 하나 이상의 실리사이드 화합물들을 형성할 수 있는 금속을 포함한다. 상기 제 2 물질은 제 1 실리사이드 금속에서는 가용성이지만 제 2 실리사이드 금속에서는 가용성이 아니 물질일 수 있어서, 상기 제 1 실리사이드가 효과적으로 바람직하다. 상기 제 2 물질은 상기 제 2 실리사이드보다 상기 제 1 실리사이드에서 더 가용성이고, 따라서 상기 제 1 실리사이드의 형성이 효과적으로 촉진된다. 일 실시예에서, 상기 금속은 니켈이고, 상기 제 1 실리사이드는 NiSi이고,그리고 상기 제 2 실리사이드는 NiSi2이다. 상기 물질은 게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr)으로 구성된 그룹으로부터 선택되는 원소를 포함할 수 있다. 상기 제 2 물질의 양은 상기 제 1 실리사이드를 효과적으로 촉진하기에 충분하지만, 상기 물질이 고용체로부터 분리될 정도로 크지는 않다. 예를 들어, 상기 물질은 상기 실리사이드 접촉부 영역의 약 15% 이하이거나, 또는 약 5% 내지 약 10% 사이일 수 있다.
상기 층이 형성된 후에, 상기 기판의 온도는 하나 이상의 활성 영역들 위에서 실리사이드를 형성하기 위하여 상승된다. 상기 실리사이드는 접촉부를 제공하여 상기 활성 영역들이 금속화 라인들과 같이 다른 영역들에 전기적으로 연결될 수 있다. 상기 실리사이드는 자기 정렬 실리사이드, 또는 살리사이드일 수 있다. 상기 활성 영역은 소스 영역, 드레인 영역, 또는 게이트 영역일 수 있다. 상기 실리사이드가 형성된 후에, 반응하지 않은 금속이, 예를 들어 선택적인 식각 공정에 의하여 제거된다.
본 발명의 실시예들에 따르면, 상기 실리사이드화 공정은 단일 단계이고, 여기서 상기 기판의 온도는 원하는 실리사이드를 형성하기에 충분한 온도로 상승한다. 다른 실시예들에 따르면, 다중-단계 공정이 사용될 수 있다. 제 1 단계에서, 상기 기판의 온도는 초기 실리사이드를 형성하는 제 1 온도로 상승한다. 제 2 단계에서, 상기 기판의 온도는 마지막 실리사이드를 형성하는 제 2 온도로 상승한다.
본 발명의 실시예에 따르면, 접촉 영역은 제 1 금속 실리사이드 및 제 1 물질을 포함한다. 상기 제 1 물질은 상기 제 1 금속 실리사이드에서 가용성이나, 제 2 금속 실리사이드에서는 가용성이 아니다. 대안적으로 상기 제 1 물질은 상기 제 2 금속 실리사이드보다 상기 제 1 금속 실리사이드에서 더 가용성일 수 있고, 이에 의하여 상기 제 1 금속 실리사이드가 효과적으로 촉진된다. 상기 제 1 금속 실리사이드는 NiSi일 수 있고, 상기 제 2 금속 실리사이드는 NiSi2일 수 있다. 상기 제 1 물질은 게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr)으로 구성된 그룹으로부터 선택되는 원소를 포함할 수 있다. 상기 제 1 물질의 양은 효과적으로 상기 제 1 실리사이드를 촉진하는데 충분하지만, 상기 물질이 고용체로부터 분리될 정도로 크지는 않다. 예를 들어, 상기 물질은 상기 접촉부의 약 15% 이하이거나, 또는 약 5% 내지 약 10% 사이일 수 있다.
본 발명의 일 실시예에 따르면, 상술한 바와 같은 접촉부가 소스, 드레인 또는 게이트 영역과 같은 활성 영역, 및 상기 활성 영역 위에 증착된 접촉부를 구비한 기판을 포함하는 반도체 디바이스의 일부가 될 수 있고, 여기서 상기 접촉부는 상기 활성 영역을 금속화 라인과 같이 다른 영역에 연결하는데 사용될 수 있다.
하나 이상의 실시예들에 대한 하기의 설명을 참조하여, 본 발명의 실시예들의 보다 완전한 이해뿐만 아니라 그의 추가적인 이점들의 실현이 당업자에게 제공될 것이다. 참조하게 될 첨부 도면들이 먼저 간략하게 설명될 것이다.
본 발명의 실시예들은 NiSi2와 같은 충분한 양의 제 2 실리사이드의 형성 없이, NiSi와 같은 제 1 실리사이드의 형성을 제공한다.
본 발명의 실시예에 따르면, 실리사이드 영역들이 반도체 기판 상의 활성(예를 들어, 트랜지스터) 영역들 위에 형성된다. 예를 들어, 실리사이드 접촉부들은 실리콘 기판 상에 형성된 전계 효과 트랜지스터의 소스, 드레인 및 게이트 영역들 위에 형성된다. 도 1에서, 웨이퍼(10)는 기판(100)을 포함한다. 기판(100)은 기존의 결정성 실리콘 기판이고, 상기 기판은 p-타입 또는 n-타입 도핑된다. 예를 들어, 활성 영역들(120)은 트랜지스터 소스 영역들 또는 드레인 영역들이다. 활성 영역(120)은 필드 산화물 영역들(110)에 의하여 다른 디바이스들의 활성 영역들로부터 일반적으로 절연된다. 산화물 영역들(110)은 예를 들어 LOCOS(Local Oxidation of Silicon) 방법들에 의하여, 또는 STI(shallow trench isolation) 방법들에 의하여 형성될 수 있다. 활성 영역들(120)은 n-타입 또는 p-타입 도핑된 실리콘일 수 있고, 그리고 공지된 방법들에 따라서 형성될 수 있다.
기존의 게이트 영역(130)이 게이트 산화물(135) 상에 형성된다. 게이트 영역(130)은 도핑된 폴리실리콘을 포함할 수 있다. 산화물 스페이서들일 수 있는 스페이서(140)가 게이트 영역(130)의 측벽들에 접하여 형성된다. 금속 층(150)이 웨이퍼(10)의 표면 위에 증착된다. 본 발명의 실시예에 따르면, 금속 층(150)은 다른 금속들도 사용될 수 있지만, 니켈을 포함한다.
물질(60)은 일반적으로 금속 층(150) 안으로 주입된다(상세한 것은 하기 참조). 그 후, 온도가 상승되고, 실리사이드화 반응이 일어난다. 실리사이드 동안, 실리콘이 활성 영역들(120) 및 게이트 영역(130)으로부터 금속 층(150)안으로 확산되고 및/또는 금속이 금속 층(150)으로부터 실리콘-함유 활성 영역들(120) 및 게이트 영역(130)안으로 확산된다. 하나 이상의 금속 실리사이드 영역들이 이러한 반응으로 형성된다. 기본적인 실리콘(결정성, 무정형, 또는 다결정성)을 구비하지만, 다른 (실리콘 산화물 또는 실리콘 질화물과 같은)실리콘-함유 분자들을 구비하지 않는 실리사이드를 형성하는 금속을 금속 층(150)이 포함하는 경우, 상기 실리사이드는 살리사이드, 자기 정렬된 실리사이드로 언급된다.
실리사이드화 후에, 예를 들어, 선택적인 식각 공정에 의하여 반응하지 않은금속이 제거된다. 금속 층(150)이 니켈을 포함하는 실시예에서, 상기 웨이퍼 상의 반응하지 않은 니켈이 습식 화학적 스트립에 의하여 제거될 수 있다. 상기 웨이퍼는 (SPM으로 알려진) H2SO4, H2O2, 및 물의 용액에 또는 (APM으로 알려진) NH4OH, H2O2및 물의 용액에 담궈질 수 있다. 일 실시예에 따르면, 반응하지 않은 니켈이 6분 동안 약 20℃에서(또는 그 이상에서, 예를 들어 약 80℃까지) 1:1:10 APM 용액에 상기 웨이퍼를 담그고, 그 후에 약 10분 동안 약 20℃에서(또는 그 이상에서) 7:1 SPM 용액에 상기 웨이퍼를 담그는 것에 의하여 제거된다. 상기 웨이퍼를 담그는 순서는 반대가 될 수 있다. 상기 반응하지 않은 금속을 제거한 후에, 남아있는 실리사이드 영역들이 금속화 라인들과 같이 웨이퍼 상의 다른 형상들에 상기 활성 영역들 및 상기 게이트 영역을 연결하기 위하여 전기적 접촉부들을 제공한다.
본 발명의 실시예에 따르면, 물질(60)은 금속 층(150)에 포함된 제 1 실리사이드 금속에서는 가용성이지만 금속 층(150)에 포함된 제 2 실리사이드 금속에서는 가용성이 아니다. 대안적으로 용해도의 차이가 상기 제 2 실리사이드 이상으로 상기 제 1 실리사이드의 형성을 효과적으로 촉진한다면, 상기 물질(60)은 상기 제 2 실리사이드에서보다 상기 제 1 실리사이드에서 더 가용성이어도 된다.
예를 들어, 금속 층(150)이 니켈을 포함하는 경우, NiSi 및 NiSi2를 포함하는 다수의 상이한 실리사이드들이 형성될 수 있다. 접촉부 물질로서 NiSi가 NiSi2보다 더 바람직한 바, 이는 NiSi의 표면 저항성이 보다 낮고, NiSi의 형성이 NiSi2형성보다 실리콘을 적게 소비하기 때문이다. 그러나, NiSi2는 약 450℃의 낮은 온도에서 형성되는 것으로 알려졌지만, NiSi를 형성하는데 요구되는 온도는 약 320℃이기 때문에, NiSi2의 형성을 방지하는 것이 어렵다.
NiSi에서 가용성이지만 NiSi2에서는 가용성이 아닌 물질을 주입하는 것은 열역학적으로 NiSi2의 형성을 촉진하지 않는 바, 이는 NiSi/주입된 물질 용해의 깁스 자유 에너지가 NiSi2과 주입된 물질의 분리된 혼합의 깁스(Gibbs) 자유 에너지보다 낮기 때문이다.
간단하게 설명하기 위하여, 도 2A에 도시되는 바와 같이, 개별적인 부피로 유지되는 두 개의 물질들(A 및 B)의 경우를 고려하자. 내부 에너지(U), 압력(P), 부피(V), 온도(T) 및 엔트로피(S)에 대하여, 깁스 자유 에너지(G)는 다음과 같다.
G = U + PV -TS (식 1)
몰당 자유에너지(GA 0)를 가지는 nA몰의 물질(A)과 몰당 자유에너지(GB 0)를 가지는 nB몰의 물질(B)에 대하여, 상기 시스템의 자유 에너지는 다음과 같이 나타낼 수 있다.
G = nAGA 0+ nBGB 0(식 2)
물질(B)의 몰비 x를 정의하면,
x = nB/ (nA+ nB) (식 3)
따라서, G는 다음과 같다:
G = (1 - x)GA 0+ xGB 0(식 4)
도 2B는 두 물질들(A 및 B)이 혼합될 수 있는 경우를 도시한다. 혼합동안 U 또는 V가 변화하지 않는 간단한 경우에 대하여, 물질(A)과 물질(B)이 혼합되도록 허용되는 경우의 자유 에너지 변화는 혼합의 엔트로피 곱하기 온도와 같고, 여기서 엔트로피 변화는 다음과 같다.
△Smix= - R[xlnx + (1-x)ln(1-x)] (식 5)
이는 다음과 같은 자유 에너지의 변화를 가져온다.
G = (1 - x)GA 0+ xGB 0+ RT[xlnx + (1-x)ln(1-x)] (식 6)
x<1이기 때문에, 상기 혼합의 깁스 자유 에너지는 분리된 물질들의 자유 에너지보다 적다는 점이 주목된다. 그러므로, NiSi에서 가용성이지만 NiSi2에서는 가용성이 아닌 물질을 주입하는 것은 열역학적으로 NiSi의 형성을 효과적으로 촉진한다.
본 발명의 실시예에 따르면, 금속 층(150)은 니켈을 포함하고, 물질(60)은 게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr), 또는 상술한 특성을 가지는 다른 적합한 물질을 포함한다. 주입되는 물질(60)의 양은 효과적으로 상기 NiSi2의 형성을 촉진하지 않는데 충분하지만, 상기 물질이 고용체(solid solution)로부터 분리될 정도로 크지는 않다.예를 들어, 상기 물질은 금속 층(150)의 약 15% 이하이거나, 또는 약 5% 내지 약 10% 사이일 수 있다.
표 1은 약 150Å의 Si 주입 두께에서, 약 300Å까지 NiSi 두께를 형성하기 위한 주입 빔 에너지들이 열거된다. 상기 물질이 금속 층(150)의 약 10%인 경우, 상기 주입양은 약 1×1018cm-2일 것이다. 상기 물질이 금속 층(150)의 약 15%인 경우, 상기 주입양은 약 1.5×1018cm-2일 것이다. 이렇게 높은 주입량에 대하여, 플라즈마 액침 이온 주입(plasma immersion ion implant)은 빔-라인 이온 주입보다, 이들 중 어느 방법(또는 다른 방법)이 사용될 수 있지만, 좋은 처리량을 제공할 수 있다.
물질 주입 빔 에너지
V 약 5keV 이하
Ge 약 6.5keV 이하
Ir 약 7keV 이하
Ti 약 5keV 이하
Cr 약 5keV 이하
Ta 약 8keV 이하
Re 약 8.5keV 이하
Zr 약 7keV 이하
금속(60)은 게이트(130) 및 활성 영역들(120)과 같은 실리콘 영역들 안으로, 또는 금속 층(150) 안으로 주입될 수 있다. 금속(60)은 금속 층(150)의 형성 전에 또는 형성 후에 상기 실리콘 영역들 안으로 주입될 수 있다. 물질(60)의 양이 제 1 실리사이드의 형성을 제 2 실리사이드 형성보다 효과적으로 바람직하게 만들기에 충분하다면, 상기 물질(60)은 금속 층(150)과 상기 실리콘 영역들 모두 안으로 주입될 수 있다.
본 발명의 다른 실시예에 따르면, 도 3은 기판(100)을 포함하는 웨이퍼(10)를 도시한다. 도 1에 도시된 실시예에 유사하게, 기판(100)은 결정성 실리콘 기판이고, 상기 기판은 p-타입 또는 n-타입으로 도핑될 수 있다. 소스 영역들 또는 드레인 영역들일 수 있는 활성 영역들(120)이 산화물 영역들(110)에 의하여 다른 디바이스들의 활성 영역들로부터 절연된다. 산화물 영역들(110)은 예를 들어 LOCOS(Local Oxidation of Silicon) 방법들에 의하여, 또는 STI(shallow trench isolation) 방법들에 의하여 형성될 수 있다. 활성 영역들(120)은 n-타입 또는 p-타입 도핑된 실리콘일 수 있고, 그리고 공지된 방법들에 따라서 형성될 수 있다.
게이트 영역(130)이 게이트 산화물(135) 상에 형성된다. 일반적으로 게이트 영역(130)은 도핑된 폴리실리콘을 포함할 수 있다. 산화물 스페이서들일 수 있는 스페이서(140)가 게이트 영역(130)의 측벽들에 접하여 형성된다. 층(160)이 웨이퍼(10)의 표면 위에 증착된다(하기에 설명한다). 층(160)은 실리사이드 및 추가적인 물질을 형성할 수 있는 금속을 포함한다. 상기 금속은 제 1 실리사이드 및 제 2 실리사이드를 형성할 수 있고, 그리고 상기 추가적인 물질은 상기 제 1 실리사이드에서 가용성이나 상기 제 2 실리사이드에서는 가용성이 아닐 수 있다.
예를 들어, 상기 금속은 니켈일 수 있고, 그리고 상기 물질은 NiSi에서 가용성이지만 NiSi2에서는 가용성이 아니고, 이에 의하여 상기 NiSi2의 형성을 촉진하지 않고, NiSi 접촉부들의 보다 신뢰가능한 생산을 허용한다. 상기 추가적인 물질은게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr), 또는 다른 적합한 물질일 수 있다.
층(160)은 다수의 방법들에 의하여 형성될 수 있다. 예를 들어, 층(160)은 기상 증착 공정을 사용하여 증착될 수 있다. 기상 증착은 증발, 물리적 기상 증착 및 레이저 삭각을 포함하지만, 이에 제한되는 것은 아니다. 본 발명의 실시예에 따르면, 층(160)은 스퍼터 타겟을 사용하여 물리적 기상 증착에 의하여 증착된다. 상기 스퍼터 타겟은 금속 및, NiSi2의 형성을 방지하는데 사용되는 것에 비례하는 추가적인 물질을 포함한다. 상기 스퍼터 타겟 내의 추가적인 물질의 비율은 효과적일 정도록 충분히 크지만, 그러나 상기 추가적인 물질이 상기 고용체로부터 분리될 정도로 크지는 않다. 예를 들어, 상기 금속이 니켈이고, 추가적인 물질이 게르마늄(Ge), 티타늄(Ti), 레늄(Re), 탄탈(Ta), 질소(N), 바나듐(V), 리듐(Ir), 크롬(Cr) 및 지르코늄(Zr)의 그룹으로부터 선택되는 경우, 추가적인 물질의 비율은 약 15% 이하일 수 있고, 또는 약 5% 내지 약 15% 사이일 수 있다.
층(160)을 증착하기 위하여, 웨이퍼(10)가 스퍼터 챔버안으로 유입된다. 물질은 상기 스퍼터 타겟으로부터 일반적으로 스퍼터링되고, 웨이퍼(10) 상에 층(160)을 형성한다. 웨이퍼(10) 상에 층(160)이 형성된 후에, 웨이퍼(10)의 온도가 상승되어, 실리콘이 층(160)의 하나 이상의 금속성 성분과 반응함으로써 실리사이드를 형성한다. 상기 실리사이드화 공정은 하기에 충분히 설명된다.
본 발명의 실시예들에서, 실리사이드화는 단일의 빠른 열적 어닐(RTA:rapidthermal anneal)을 사용하여 수행된다. 상기 RTA 동안, 상기 웨이퍼의 온도는 원하는 실리사이드를 형성하기에, 예를 들어 NiSi를 형성하기에 충분한 온도까지 상승된다. 다른 실시예에서, 두 단계 공정이 수행된다.
NiSi 접촉 영역들을 형성하는 두-단계 실리사이드화 공정의 실시예는 다음과 같다. 제 1 RTA 동안, 상기 온도는 약 5초 내지 약 60분의 시간 동안 약 320℃ 내지 약 450℃ 사이로 상승한다. 상기 실리콘이 도 1 및 도 3의 스페이서들(140)과 같은 스페이서들까지 확산되지 않도록 충분히 낮은 온도에서, 이니켈(di-nickel) 실리사이드(Ni2Si)가 상기 제 1 RTA 동안 형성되고, 이는 디바이스에서의 누전 쇼트 (short circuit)를 야기할 수 있다. 상기 제 1 RTA 후에, 선택적인 식각이 수행되어, 반응하지 않은 금속(예를 들어, 도 1의 금속 층(150)의 일부분들 또는 웨이퍼(10)의 스페이서들(140), 산화물 영역들(110) 및 다른 비-실리콘 영영들 위에 증착된 도 3의 층(160))을 제거한다. 그 후, 제 2 RTA가 수행되고, 그동안 상기 온도는 약 5초 내지 약 60초의 시간 동안 약 400℃ 내지 약 550℃ 사이로 상승한다. 저 저항성 NiSi 단계가 상기 제 2 RTA동안 형성된다.
본 발명의 특정한 실시예들이 도시 및 설명되었지만, 당업자에게는 본 발명으로부터 벗어남이 없이, 보다 넓은 양상들에서 변경 및 수정이 이루어질 수 있다는 점이 명백할 것이고, 그러므로, 첨부된 청구항들은 본 발명의 정신 및 범위 내에 있는 모든 그러한 변경들 및 수정들을 포함하는 것이다.

Claims (10)

  1. 반도체 기판 상에 제 1 영역들 형성하는 단계와, 여기서 상기 제 1 영역들은 실리콘을 포함하며;
    상기 제 1 영역 상에 층을 형성하는 단계와, 여기서 상기 층은 금속을 포함하고, 상기 금속은 하나 이상의 금속 실리사이드들을 형성할 수 있으며;
    물질을 상기 층 안으로 주입하는 단계와; 그리고
    실리콘을 상기 금속과 반응시킴으로써 상기 제 1 영역 위에 증착되는 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 공정 방법.
  2. 제 1항에 있어서,
    상기 금속은 제 1 실리사이드 및 제 2 실리사이드를 형성할 수 있고, 여기서 상기 물질은 상기 제 2 실리사이드에서보다 제 1 실리사이드에서 더 가용성인 것을 특징으로 하는 반도체 공정 방법.
  3. 제 2항에 있어서,
    상기 금속은 니켈을 포함하고, 상기 제 1 실리사이드는 NiSi를 포함하고, 그리고 상기 제 1 실리사이드는 NiSi2를 포함하는 것을 특징으로 하는 반도체 공정 방법.
  4. 제 1항에 있어서,
    상기 금속은 니켈을 포함하는 것을 특징으로 하는 반도체 공정 방법.
  5. 제 4항에 있어서,
    상기 물질은 Ge, Ti, Re, Ta, N, V, Cr 및 Zr로 구성된 그룹으로부터 선택되는 원소를 포함하는 것을 특징으로 하는 반도체 공정 방법.
  6. 제 1항에 있어서,
    상기 실리사이드 형성 단계는 상기 반도체 기판의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는 반도체 공정 방법.
  7. 제 1항에 있어서,
    상기 실리사이드는 접촉부를 포함하고, 상기 접촉부는 상기 제 1 영역과 전기적 접촉을 제공하도록 구성되는 것을 특징으로 하는 반도체 공정 방법.
  8. 제 1항에 있어서,
    상기 실리사이드는 자기-정렬된 실리사이드인 것을 특징으로 하는 반도체 공정 방법.
  9. 제 1항에 있어서,
    상기 물질은 상기 실리사이드의 약 15%보다 적은 것을 특징으로 하는 반도체 공정 방법.
  10. 제 1항에 있어서,
    상기 물질은 상기 실리사이드의 약 5% 내지 약 10% 사이인 것을 특징으로 하는 반도체 공정 방법.
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