JP2006516174A - 半導体プロセスにシリサイドコンタクトを使用する方法 - Google Patents
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Abstract
このコンタクトは、基板、シリコンを含む活性領域、および活性領域上に配置され、活性領域をメタライゼーション配線のような他の領域に電気的に接続することができるシリサイドコンタクトを含む半導体デバイスの一部となり得る。
Description
シリサイドコンタクトには、アルミニウムまたはポリシリコンのような他の材料から形成されるコンタクトと比較して数多くの利点がある。
シリサイドコンタクトは熱的に安定しており、ポリシリコンより低い抵抗を有し、適切にオーミックコンタクトを提供する。
さらに、シリサイド化反応によりコンタクトとデバイス構造の間の界面における不具合が数多く除去されるので、シリサイドコンタクトは信頼性が高い。
サリサイドプロセスは、二酸化ケイ素または窒化ケイ素とではなく、シリコン(Si)とシリサイド化反応する金属をたい積することを含む。
サリサイドコンタクトを半導体ウェーハのソース、ドレインおよびゲート領域の上に形成すべく、ゲート領域に隣接するようにオキサイドスペーサ(oxide spacer)を提供する。その後、ウェーハ上の全面に、金属をたい積する。
コンタクトを形成すべく、金属がソース、ドレインおよびゲート領域のシリコンと反応する温度までウェーハを熱した後、反応しなかった金属を除去する。
反応しなかった金属が他の領域から除去されるのに対し、シリサイドコンタクト領域がソース、ドレインおよびゲート領域上に残る。
サリサイドプロセスは当該技術分野において周知であり、例えば本発明の譲受人に譲渡された米国特許番号第6,165,903号に記載されており、この結果この特許は参照としてその全体が本願に包含される。
NiSiはTiSi2およびCoSi2に比べ、シリサイド化の間におけるシリコン消費が少ないことのような利点をいくつか有するが、より高抵抗のニッケルジシリサイド(nickel di-silicide)やNiSi2を形成するよりもNiSiを形成する方が難しいため、広くは使用されていない。
たとえ現在、バックエンド工程の温度を500℃以下にできたとしても、約450℃くらいの低温でNiSi2が形成されることが確認されているので、著しい量のNiSi2の生成を伴わずにNiSiを形成するという要望は依然としてある。
したがって、NiSiを形成し易く、NiSi2を形成しにくい方法が望ましい。
適当な材料をこの層の中にイオン注入する。シリコンと金属とを反応させることによって、第1領域上にたい積されたシリサイドを形成する。
シリサイド化の前に、注入された材料のほぼ全てがこの層の中にあり得る。または、注入された材料の少なくとも一部分が、その層の下にあるシリコンの中にあり得る。
材料は、第1シリサイド中で溶解するが、第2シリサイド中では溶解しない。さらなる実施形態の1つにおいては、材料は、第2シリサイド中よりも第1シリサイド中でより溶解し易い。
ある実施形態においては、金属はニッケル(Ni)であり、第1シリサイドはNiSiであり、第2シリサイドはNiSi2である。材料は、ゲルマニウム(Ge)、チタン(Ti)、レニウム(Re)、タンタル(Ta)、窒素(N)、バナジウム(V)、イリジウム(Ir)、クロミウム(Cr)およびジルコニウム(Zr)からなる群から選択された元素を含んでいてもよい。
注入される材料の量は、第1シリサイドのエネルギー準位を上げるのに十分な量であるが、この材料を固溶体から分離するほどの量ではない。
例えば、材料は、シリサイドコンタクト領域の約15原子%未満、または約5原子%から約10原子%の間とすることができる。
このシリサイドは、活性領域がメタライゼーション配線のような他の領域と電気的に接続できるように、コンタクトを提供する。このシリサイドは、セルフアラインされたシリサイド、またはサリサイドであってもよい。
活性領域は、ソース領域、ドレイン領域、またはゲート領域であり得る。シリサイドの形成後、反応しなかった金属を、例えば選択エッチングプロセスによって除去する。
この層は、蒸発、物理蒸着法、化学蒸着法、レーザアブレーションまたはその他のたい積方法のようなデポジションによって、形成することができる。
第2材料は、第1シリサイドをエネルギー準位的に有利になるように、金属の第2シリサイドにおいてではなく金属の第1シリサイドにおいて溶解し得る材料とすることができる。
第2材料は、第1シリサイドの形成がエネルギー準位的に有利になるように、第2シリサイドよりも第1シリサイド中でより溶解し易いものとすることができる。
ある実施形態の1つにおいては、金属はニッケルであり、第1シリサイドはNiSiであり、第2シリサイドはNiSi2である。
材料は、Ge、Ti、Re、Ta、N、V、Ir、CrおよびZrからなる群から選択された元素を含んでいてもよい。
第2材料の量は、第1シリサイドをエネルギー準位的に有利なものにするのに十分な量であるが、この材料を固溶体から分離するほどの量ではない。
例えば、材料は、シリサイドコンタクト領域の約15原子%未満、または約5原子%から約10原子%の間とすることができる。
このシリサイドは、活性領域がメタライゼーション配線のような他の領域と電気的に接続できるように、コンタクトを提供する。このシリサイドは、セルフアラインされたシリサイド、またはサリサイドであってもよい。
活性領域は、ソース領域、ドレイン領域、またはゲート領域であり得る。シリサイドの形成後、反応しなかった金属を、例えば選択エッチングプロセスによって除去する。
他の実施形態によれば、複数のステッププロセスを使用することができる。第1ステップにおいては、基板の温度は最初のシリサイドを形成する第1温度まで上げられる。第2ステップにおいては、基板の温度は最後のシリサイドを形成する第2温度まで上げられる。
第1材料は、第2金属シリサイドにおいては溶解せず、第1金属シリサイド中で溶解し得る材料とすることができる。代替的に、第1金属シリサイドをエネルギー準位的に有利になるように、第1材料は、第2金属シリサイドよりも第1金属シリサイド中でより溶解し易いものとすることができる。
この第1金属シリサイドはNiSiであり、第2金属シリサイドはNiSi2であり得る。
第1材料は、Ge、Ti、Re、Ta、N、V、Ir、Cr、TaおよびZrからなる群から選択された元素を含んでいてもよい。
第1材料の量は、第1シリサイドの形成がエネルギー準位的に有利なものにするのに十分な量であるが、この材料を固溶体から分離するほどの量ではない。
例えば、材料は、コンタクトの約15原子%未満、または約5原子%から約10原子%の間とすることができる。
以下、添付図面について簡潔に言及する。
例えば、シリコン基板上に形成されたFETのソース、ドレインおよびゲート領域上にシリサイドコンタクトを形成する。
図1において、ウェーハ10は基板100を含む。基板100は、p型またはn型ドープされ得る従来の結晶のシリコン基板である。
活性領域120は、例えばトランジスタのソース領域またはドレイン領域である。
従来の構成のように、活性領域120を、フィールドオキサイド領域110によって他のデバイスの活性領域から分離する。
オキサイド領域110は、LOCOS(local oxidation of silicon)法またはシャロートレンチ分離(STI)法によって形成される。
活性領域120は、n型またはp型ドープされたシリコンとすることができ、周知の方法によって形成することができる。
オキサイドスペーサであり得るスペーサ140は、ゲート領域130の側壁に隣接して形成される。
金属層150は、ウェーハ10の表面上にたい積される。
金属層150に他の金属を使用してもよいが、本発明の実施形態によれば、金属層150はニッケルを含んでいる。
シリサイド化の間、活性領域120およびゲート領域130からのシリコンは、金属層150中に拡散する。そして(または)、金属層150からの金属は、シリコン含有活性領域120およびゲート領域130中に拡散する。
この反応により、一つ以上の金属シリサイド領域が形成される。
金属層150が、(酸化シリコンまたは窒化ケイ素のような)他のシリコン含有分子でではなく、(結晶、アモルファスおよび多結晶の)シリコン単体で、シリサイドを形成する金属を含んでいる場合、このシリサイドは、サリサイド、セルフアラインされたシリサイドと呼ばれる。
このウェーハを、H2SO4、H2O2および(SPMとして知られている)水の溶液、またはNH4OH、H2O2および(APMとして知られている)水の水溶液中に浸してもよい。
ある実施形態の一つによれば、反応しなかったニッケルを、約6分の間約20℃(または、例えば80℃までのより高い温度)で、1:1:10のAPM溶液中にウェーハを浸し、その後約10分の間約20℃(または20°以上)で、7:1のSPM溶液中にウェーハを浸すことによって除去する。ウェーハを浸す手順は逆であっても構わない。
反応しなかった金属を除去した後、残ったシリサイド領域は、メタライゼーション配線のようなウェーハ上の他の構造に、活性領域およびゲート領域を接続する電気的なコンタクトを提供する。
代替的に、可溶性の差が第2シリサイドよりも第1シリサイドをエネルギー準位的に有利なものとするのに十分な限り、材料60は第2シリサイドよりも第1シリサイドにより溶解し易いようにしてもよい。
NiSiのシート抵抗はNiSi2のシート抵抗よりも低く、また、NiSiの形成に消費されるシリコンの量は、NiSi2の形成に消費されるシリコンの量に比べて非常に少ないので、コンタクト材料としてNiSi2よりもNiSiが好まれる。
しかしながら、NiSiを形成するのに必要な温度が約320℃である一方、NiSi2は約450℃くらいの低温で生成されることが分かっているので、NiSi2が形成されることを回避するのは困難である。
内部エネルギーU、圧力P、体積V、温度T、エントロピーS、ギブス自由エネルギーGについては、以下のような数式1が成り立つ。
G=U+PV−TS
G=nAGA 0+nBGB 0
G=(1−x)GA 0+xGB 0
混合に際してUまたはVが変化しない単純な場合については、材料AとBの混合が許される場合、自由エネルギーの変化は、混合エントロピ×温度と等しい。
それゆえ、NiSiにおいて溶解するがNiSi2において溶解しない材料を注入することによって、NiSiの形成は、エネルギー準位的に有利である。
注入される材料60の量は、NiSi2の形成をエネルギー準位的に不利にするのに十分な量であるが、この材料を固溶体から分離するほどの量ではない。
例えば、材料は、金属層150の約15原子%未満、または約5原子%から約10原子%の間とすることができる。
材料が金属層150の約10原子%である場合、注入ドーズ量は、約1×1018cm−2であり得る。
材料が金属層150の約15原子%である場合、注入ドーズ量は、約1.5×1018cm−2であり得る。
これらのように高いドーズ量については、プラズマイオン注入(plasma immersion ion implantation)は、ビームラインイオン注入よりも大きなスループットを提供することができる(ビームラインイオン注入またはその他の方法を使用してもよいが)。
材料60は、金属層150の形成の前または後に、シリコン領域に注入され得る。
材料60は、その量が第2シリサイドの形成よりも第1シリサイドの形成をエネルギー準位的に好ましいものとするのに十分な限り、金属層150およびシリコン領域の両方に注入され得る。
図1で示される実施形態と同様、基板100は、p型またはn型ドープされ得る結晶性のシリコン基板である。
ソース領域またはドレイン領域であり得る活性領域120は、オキサイド領域110によって、他のデバイスの活性領域から分離される。
オキサイド領域110は、例えばLOCOS(local oxidation of silicon)方法によって、またはSTI(shallow trenchisolation)方法によって形成することができる。
活性領域120は、n型またはp型ドープされたシリコンとすることができ、既知の方法によって形成することができる。
オキサイドスペーサであり得るスペーサ140は、ゲート領域130に隣接して形成される。
層160は、(以下に詳細に説明するように)ウェーハ10の表面上にたい積される。層160は、シリサイドおよび追加の材料を形成できる金属を含む。
この金属は、第1シリサイドおよび第2シリサイドを形成することができ、追加の材料は、第1シリサイド中に溶解するが、第2シリサイド中に溶解しないものとすることができる。
この蒸着には、物理蒸着法およびレーザ・アブレーションが含まれるが、蒸発(evaporation)に限られない。
本発明の実施形態の一つによれば、層160は、スパッタ・ターゲットを使用する物理蒸着法によってたい積される。
このスパッタ・ターゲットは、NiSi2の形成を回避すべく使用される割合で、金属および追加の材料を含む。
スパッタ・ターゲット中の追加の材料の割合は、実効的になるほど十分に、しかし、追加の材料が固溶体から分離してしまうほど多くはない。
例えば、金属がニッケルであり、追加の材料がGe、Ti、Re、Ta、N、V、Ir、CrおよびZrからなる群から選択される。この追加の材料の割合は、約15原子%未満、または約5原子%から約10原子%の間とすることができる。
層160がウェーハ10上に形成された後、シリコンを、層160の1つ以上の金属成分と反応させることによってシリサイドを形成すべく、ウェーハ10の温度を上昇させる。
シリサイド化プロセスについては、以下により詳細に記載する。
RTAの間、所望のシリサイド、例えばNiSiを形成するのに十分な温度までウェーハの温度を上昇させる。
他の実施形態においては、2つのステッププロセスを実行する。
第1RTAの間、約5秒から約60秒の間、その温度を約320℃から約450℃の間まで上昇させる。
シリコンが、図1および図3のスペーサ140のようなスペーサの方に拡散しない程度に低い温度で、この第1RTAの間にジニッケルシリサイドNi2Siが形成される。シリコンの上部スペーサへの拡散は、デバイス中を短絡させることになり得る。
第1RTAの後、反応しなかったメタライゼーション(例えば、図1の金属層150、またはスペーサ140上に配置される図3の層160、オキサイド領域110、その他ウェーハ10のシリコンでない領域)を除去する選択エッチングを実行する。
その後、第2RTAを実行する。この間、約5秒から約60秒の間、その温度を約400℃から約550℃の間まで上昇させる。
この第2RTAの間、低抵抗のNiSi相が形成される。
Claims (10)
- 半導体基板上に、シリコンを含む第1領域を形成するステップと、
前記第1領域上に、一つ以上の金属シリサイドを形成できる金属を含む層を形成するステップと、
前記層に、材料を注入するステップと、
前記シリコンと前記金属を反応させることによって、前記第1領域上に配置されるシリサイドを形成するステップと、を含む、
半導体プロセス方法。 - 前記金属は、第1シリサイドおよび第2シリサイドを形成することができ、前記材料は、前記第2シリサイドよりも前記第1シリサイドに溶解しやすい、請求項1記載の方法。
- 前記金属は、ニッケルを含んでおり、前記第1シリサイドはNiSiを含んでおり、前記第2シリサイドはNiSi2を含んでいる、請求項2記載の方法。
- 前記金属は、ニッケルを含む、請求項1記載の方法。
- 前記材料は、Ge、Ti、Re、Ta、N、V、Ir、CrおよびZrからなる群から選択された元素を含む、請求項4記載の方法。
- 前記シリサイドを形成するステップは、前記半導体基板の温度を上昇させるステップを含む、請求項1記載の方法。
- 前記シリサイドは、前記第1領域と電気的接触を提供するように構成されるコンタクトを含む、請求項1記載の方法。
- 前記シリサイドは、セルフアラインされたシリサイドである、請求項1記載の方法。
- 前記材料は、前記シリサイドの約15原子%未満である、請求項1記載の方法。
- 前記材料は、前記シリサイドの約5原子%から約10原子%の間である、請求項1記載の方法。
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067225A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007165796A (ja) * | 2005-12-16 | 2007-06-28 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2009094395A (ja) * | 2007-10-11 | 2009-04-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10245607B4 (de) | 2002-09-30 | 2009-07-16 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Bilden von Schaltungselementen mit Nickelsilizidgebieten, die durch ein Barrierendiffusionsmaterial thermisch stabilisiert sind sowie Verfahren zur Herstellung einer Nickelmonosilizidschicht |
WO2004032217A1 (en) * | 2002-09-30 | 2004-04-15 | Advanced Micro Devices, Inc. | Circuit element having a metal silicide region thermally stabilized by a barrier diffusion material |
JP3840198B2 (ja) * | 2003-04-28 | 2006-11-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP4349131B2 (ja) * | 2004-01-09 | 2009-10-21 | ソニー株式会社 | バイポーラトランジスタの製造方法及び半導体装置の製造方法 |
US20050212015A1 (en) * | 2004-03-25 | 2005-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gate semiconductor device and manufacturing method |
JP2005294360A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
US20050221612A1 (en) * | 2004-04-05 | 2005-10-06 | International Business Machines Corporation | A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device |
US7241674B2 (en) * | 2004-05-13 | 2007-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming silicided gate structure |
US7015126B2 (en) * | 2004-06-03 | 2006-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming silicided gate structure |
JP2006013270A (ja) * | 2004-06-29 | 2006-01-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7396767B2 (en) * | 2004-07-16 | 2008-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure including silicide regions and method of making same |
US7135372B2 (en) * | 2004-09-09 | 2006-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon device manufacturing method |
KR100618877B1 (ko) * | 2004-11-19 | 2006-09-08 | 삼성전자주식회사 | 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법 |
JP2006147897A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
JP4146859B2 (ja) * | 2004-11-30 | 2008-09-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2006261635A (ja) * | 2005-02-21 | 2006-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20060246720A1 (en) * | 2005-04-28 | 2006-11-02 | Chii-Ming Wu | Method to improve thermal stability of silicides with additives |
CN100434569C (zh) * | 2005-10-14 | 2008-11-19 | 首都师范大学 | 一种环保的活塞环表面改性方法 |
JP2007142347A (ja) | 2005-10-19 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20070221993A1 (en) * | 2006-03-27 | 2007-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making a thermally stable silicide |
TW200910526A (en) * | 2007-07-03 | 2009-03-01 | Renesas Tech Corp | Method of manufacturing semiconductor device |
US7981749B2 (en) * | 2007-08-20 | 2011-07-19 | GlobalFoundries, Inc. | MOS structures that exhibit lower contact resistance and methods for fabricating the same |
US8435862B2 (en) * | 2010-03-29 | 2013-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
CN102290325A (zh) * | 2010-06-21 | 2011-12-21 | 无锡华润上华半导体有限公司 | 金属硅化物的清洗方法 |
CN102543701B (zh) * | 2010-12-24 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 制作金属硅化物的方法 |
CN102569054A (zh) * | 2012-02-27 | 2012-07-11 | 中国科学院微电子研究所 | 一种t型栅的制备方法 |
US8927422B2 (en) | 2012-06-18 | 2015-01-06 | International Business Machines Corporation | Raised silicide contact |
US9240454B1 (en) * | 2014-10-22 | 2016-01-19 | Stmicroelectronics, Inc. | Integrated circuit including a liner silicide with low contact resistance |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
JPH10163130A (ja) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH1187711A (ja) * | 1997-07-03 | 1999-03-30 | Texas Instr Inc <Ti> | トランジスタ製造方法 |
US6165903A (en) * | 1998-11-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow junctions in a semiconductor wafer with deposited silicon layer to reduce silicon consumption during salicidation |
US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
JP2001077050A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
JP2002367929A (ja) * | 2001-05-02 | 2002-12-20 | Sharp Corp | 超浅接合形成部において用いられるイリジウムを含む熱安定性の高いニッケルシリサイドおよびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6440851B1 (en) * | 1999-10-12 | 2002-08-27 | International Business Machines Corporation | Method and structure for controlling the interface roughness of cobalt disilicide |
US6413859B1 (en) * | 2000-03-06 | 2002-07-02 | International Business Machines Corporation | Method and structure for retarding high temperature agglomeration of silicides using alloys |
US6890854B2 (en) * | 2000-11-29 | 2005-05-10 | Chartered Semiconductor Manufacturing, Inc. | Method and apparatus for performing nickel salicidation |
US6380057B1 (en) | 2001-02-13 | 2002-04-30 | Advanced Micro Devices, Inc. | Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant |
US6444578B1 (en) * | 2001-02-21 | 2002-09-03 | International Business Machines Corporation | Self-aligned silicide process for reduction of Si consumption in shallow junction and thin SOI electronic devices |
-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
JPH10163130A (ja) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH1187711A (ja) * | 1997-07-03 | 1999-03-30 | Texas Instr Inc <Ti> | トランジスタ製造方法 |
US6165903A (en) * | 1998-11-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow junctions in a semiconductor wafer with deposited silicon layer to reduce silicon consumption during salicidation |
US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
JP2001077050A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
JP2002367929A (ja) * | 2001-05-02 | 2002-12-20 | Sharp Corp | 超浅接合形成部において用いられるイリジウムを含む熱安定性の高いニッケルシリサイドおよびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067225A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007165796A (ja) * | 2005-12-16 | 2007-06-28 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2009094395A (ja) * | 2007-10-11 | 2009-04-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
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