KR20020012923A - 반도체 소자의 자기 정렬 실리사이드 형성방법 - Google Patents
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Abstract
본 발명은 낮은 비저항을 갖는 반도체 소자의 자기 정렬 실리사이드 형성방법에 관한 것으로서, 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 소정영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 활성영역의 반도체 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계와, 1차 열처리 공정으로 상기 소오스 영역 및 드레인 영역에 주입된 불순물 이온을 활성화시키는 단계와, 상기 반도체 기판의 전면에 제 1 금속막과 제 2 금속막을 차례로 증착하는 단계와, 2차 열처리 공정으로 상기 게이트와 소오스 영역 및 드레인 영역의 상부에 제 1 실리사이드와 제 2 실리사이드를 형성하는 단계와, 상기 2차 열처리 후에 반응하지 않은 제 2 금속을 제거하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 고집적 반도체 소자의 선폭 의존성을 제거하여 소자의 집적도를 향상시키는데 적합한 반도체 소자의 자기 정렬 실리사이드의 형성방법에 관한 것이다.
최근, 반도체 소자가 고집적화 내지 고성능화됨에 따라서 미세 패턴을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위하여 저저항의 게이트 물질이 요구되고 있다. 또한, 반도체 소자의 게이트 길이의 감소로 인한 숏-채널 효과(Short Channel Effect)의 방지 및 펀치스루(Punch-through)에 대한 마진 확보를 위하여 소오스/드레인 영역의 접합 깊이(Junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨데 면저항(Sheet Resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드를 형성하므로써 게이트의 비저항 및 소오스/드레인 영역의 면저항과 콘택 저항을 감소시킬 수 있는 자기 정렬 실리사이드(Self-aligned Silicide :Salicide) 공정에 대한 연구가 진행되고 있다. 자기 정렬 실리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 실리사이드 영역을 형성하는 공정이다. 실리사이드 영역은 티타늄 실리사이드(TiSi2)나 코발트 실리사이드(CoSi2)등의 물질로 형성된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 자기 정렬 실리사이드 형성방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 자기 정렬 실리사이드 공정의 플로우 차트이고, 도 2a 내지 도 2d는 도 1의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
우선, 도 2a에 도시된 바와 같이 반도체 기판(11)의 일정영역에 필드 산화막(12)을 형성하여 필드영역 및 활성영역을 정의한다.
그리고, 상기 반도체 기판(11)의 전면에 게이트 산화막(13)과 게이트 전극용 폴리 실리콘막을 차례로 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정영역에만 남도록 상기 게이트 전극용 폴리 실리콘막과 게이트 산화막(13)을 선택적으로 제거하여 상기 게이트 산화막(13)상에 게이트 전극(14)을 형성한다.
그리고, 상기 게이트 전극(14)을 마스크로 이용한 저농도 불순물 이온 주입으로 상기 게이트 전극(14) 양측의 반도체 기판(11)에 LDD 영역(15)을 형성한다.
그리고, 상기 반도체 기판(11)의 전면에 절연막을 증착하고, 상기 게이트 전극(14)의 양측면에만 남도록 이를 에치백하여 절연막 측벽(16)을 형성한다.
이어, 상기 게이트 전극(14) 및 절연막 측벽(16)을 마스크로 이용한 고농도의 불순물 이온 주입으로 상기 절연막 측벽(16) 양측의 상기 반도체 기판(11)에 소오스 영역(17) 및 드레인 영역(18)을 형성한다(1).
그리고, 1차 열처리하여 상기 소오스 영역(17) 및 드레인 영역(18)에 주입된 불순물 이온을 활성화시킨다(2).
상기 1차 열처리 공정은 급속 열처리(Rapid Thermal Anneling) 장비를 이용하여 1000∼1050℃의 온도에서 질소 분위기로 30∼40초 동안 실시한다.
그리고, 도 2b에 도시된 바와 같이 반도체 기판(11)의 전면에 아세닌(As) 이온(19)을 주입하여 상기 게이트 전극(14)과 상기 소오스 영역(17) 및 드레인 영역(18)을 사전 비정질화(Preamorphization)한다(3).
그리고, 도 2c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 티타늄막(20)을 증착한다(4).
이어, 2차 열처리를 수행하여 상기 티타늄막(20)이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다(5).
그 결과, 소오스 영역(17) 및 드레인 영역(18)과 게이트 전극(14)의 상부에는 티타늄 실리사이드막(21)이 형성되고, 필드 산화막(12)과 절연막 측벽(16)의 상부에는 티타늄 실리사이드가 형성되지 않는다.
이때, 생성된 상기 티타늄 실리사이드(21)는 C49상 티타늄 실리사이드(21)로 높은 비저항을 갖는다.
그리고, 습식 식각(Wet-etch)으로 미반응된 티타늄막(20)을 제거한다(6).
이어, 3차 열처리 공정을 실시하여 상기 높은 저항을 갖는 C49상 티타늄 실리사이드막(21)을 낮은 저항을 갖는 C54상 티타늄 실리사이드로 상변시키어 종래 기술에 따른 반도체 소자의 자기 정렬 실리사이드를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 자기 정렬 실리사이드 형성방법은 다음과 같은 문제점이 있다.
첫째, 반도체 소자의 고집적화에 따라서 게이트 전극 및 소오스/드레인 영역의 선폭이 감소됨에 따라서 티타늄 실리사이드의 변태가 어려워 상기 게이트 전극과 소오스 영역 및 드레인 영역의 비저항이 증가된다.
둘째, 사전 비정질화하는 방법은 폴리 실리콘의 구조가 주상적 구조(Columnar Structure)일 경우에 엔모스쪽 소자의 특성을 제대로 얻을 수 없다.
셋째, 집적도가 증가되어 선폭이 줄어듦에 따라서 티타늄막도 얇아지므로 티타늄 실리사이드가 쉽게 응집되어 티타늄 실리사이드 패턴이 끊어져 비저항이 증가된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 선폭 의존성을 제거하여 낮은 비저항을 갖는 자기 정렬 실리사이드를 형성하므로써 소자의 동작 속도 및 신뢰성을 향상시키는데 적합한 반도체 소자의 자기 정렬 실리사이드 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 자기 정렬 실리사이드 공정의 플로우 차트
도 2a 내지 도 2d는 도 1의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도
도 3은 본 발명의 실시예에 따른 자기 정렬 실리사이드 공정의 플로우 차트
도 4a 내지 도 4c는 도 3의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도
도면의 주요 부분에 대한 부호 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 게이트 전극
35 : LDD 영역 36 : 절연막 측벽
37 : 소오스 영역 38 : 드레인 영역
39 : 탄탈륨(Ta)막 40 : 티타늄(Ti)막
41 : 탄탈륨 실리시이드막 42 : 티타늄 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드 형성방법은 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리 영역을 형성하는 단계와, 상기 반도체 기판의 소정영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 상기 활성영역의 반도체 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계와, 1차 열처리 공정으로 상기 소오스 영역 및 드레인 영역에 주입된 불순물 이온을 활성화시키는 단계와, 상기 반도체 기판의 전면에 제 1 금속막과 제 2 금속막을 차례로 증착하는 단계와, 2차 열처리공정으로 상기 게이트와 소오스 영역 및 드레인 영역의 상부에 제 1 실리사이드와 제 2 실리사이드를 형성하는 단계와, 상기 2차 열처리 후에 반응하지 않은 제 2 금속을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드 형성방법을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 자기 정렬 실리사이드 공정의 플로우 차트이고, 도 4a 내지 도 4c는 도 3의 자기 정렬 실리사이드 공정을 적용한 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 4a에 도시된 바와 같이 반도체 기판(31)의 일정영역에 LOCOS(Local Oxidation of Silicon) 공정으로 필드영역 및 활성영역을 정의하는 필드 산화막(32)을 형성한다.
그리고, 상기 반도체 기판(31)상에 게이트 산화막(33)과 게이트 전극용 폴리 실리콘막을 적층하여 형성한 후, 노광 및 현상 공정으로 상기 반도체 기판(31)의 소정영역에만 남도록 상기 게이트 전극용 폴리 실리콘막과 게이트 산화막(33)을 선택적으로 제거하여 게이트 산화막(33)상에 게이트 전극(34)을 형성한다.
그리고, 상기 게이트 전극(34)을 마스크로 이용한 저농도 불순물 이온 주입으로 상기 게이트 전극(34) 양측의 상기 반도체 기판(31)에 LDD 영역(35)을 형성한다.
그리고, 상기 반도체 기판(31)의 전면에 절연막을 증착하고 상기 게이트 전극(34) 양측면에만 남도록 상기 절연막을 에치백하여 절연막 측벽(36)을 형성한다.
이어, 상기 게이트 전극(34) 및 절연막 측벽(36)을 마스크로 이용한 고농도 불순물 이온 주입으로 상기 절연막 측벽(36) 양측의 상기 반도체 기판(31)에 소오스 영역(37) 및 드레인 영역(38)을 형성한다(1a).
이어, 상기 소오스 영역(37) 및 드레인 영역(38)에 주입된 불순물 이온의 활성화를 위하여 급속 열처리(Rapid Thermal Anneling) 장비에서 질소 가스 분위기에서 1040℃의 온도로 30∼40초 동안 1차 열처리 공정을 실시한다(2a).
그리고, 도 4b에 도시된 바와 같이 상기 반도체 가판(31)의 전면에 탄탈륨(Ta : Tantalum)막(39)과 티타늄(Ti : Titanium)막(40)을 차례로 증착한다(3a, 4a).
이때, 상기 탄탈륨막(39)은 물리 증착 장비를 이용하여 진공 분위기에서 400℃이하의 온도로 수십 초간 공정을 진행하여 15∼50Å의 두께로 형성한다.
그리고, 상기 티타늄막(40)은 상기 탄탈륨막(39) 증착시의 진공 분위기를 깨트리지 않은 채 400℃이하의 온도에서 상기 탄탈륨막(39)과 동일한 물리 증착 장비내의 다른 챔버에서 수십 초간 공정을 진행하여 390Å 이하의 두께로 증착한다.
이어, 도 4c에 도시된 바와 같이 급속 열처리(Rapid Thermal Anneling) 장비를 이용하여 암모니아(NH3) 또는 질소 가스 또는 아르곤 가스 분위기에서 600∼700℃의 온도로 수십 초간 2차 열처리하여 상기 게이트 전극(34)과 상기 소오스 영역(37) 및 드레인 영역(38) 상부에 탄탈륨 실리사이드막(TaSi2)(41)과 티타늄 실리사이드막(TiSi2)(42)을 형성한다(5a).
여기에서 상기 탄탈륨 실리사이드막(41)은 100Å이하의 두께로 얇게 형성한다.
그리고, 상기 티타늄 실리사이드(42)는 낮은 비저항을 갖는 C54상 티타늄 실리사이드이다.
즉, 본 발명은 높은 저항의 실리사이드를 형성한 후에 이를 상변시키어 저저항의 실리사이드를 형성하는 것이 아니라, 티타늄과 실리콘을 반응시키어 직접 낮은 저항의 C54상 티타늄 실리사이드를 형성하는 것이다.
이어, 습식 식각으로 상기 공정에서 반응하지 않은 티타늄을 제거한다(6a).
이때, 상기 습식 식각은 NH4OH, H2O2, H2O가 1 : 1 : 5로 혼합된 용액을 이용하여 25℃에서 20분 이상 실시하거나, NH4OH, H2O2, H2O가 1 : 5 : 50으로 혼합된 용액을 이용하여 50℃에서 15분 이상 실시한다.
그리고, 상기 티타늄 실리사이드(42)의 안정화를 위하여 급속 열처리 장비를 이용하여 질소 또는 아르곤 또는 암모니아 가스 분위기에서 750∼850℃로 수십 초 동안 3차 열처리 공정을 실시한다.(7a).
이때, 상기 3차 열처리 공정은 상기 탄탈륨막(41)의 두께 또는 2차 열처리 공정에서의 온도에 따라서 생략하거나 열처리 온도를 낮출 수 있다.
상기 기술한 바와 같은 방법을 통하여 본 발명에 따른 반도체 소자의 자기 정렬 실리사이드를 완성한다.
상기와 같은 본 발명의 반도체 소자의 자기 정렬 실리사이드 형성방법은 다음과 같은 효과가 있다.
첫째, 티타늄 실리사이드층과 실리콘의 계면에 형성되는 탄탈륨 실리사이드층에 의하여 안정된 상태의 티타늄 실리사이드층을 준 안정상태를 거치지 않고 바로 형성할 수 있으므로, 게이트의 선폭이 작은 작은 소자에도 티타늄 실리사이드 공정을 적용할 수 있다.
둘째, 기존의 자기 정렬 실리사이드 형성에 사용했던 장비 및 공정을 거의 그대로 적용할 수 있으므로 개발비용 및 개발시간을 절감시킬 수 있다.
셋째, 탄탈륨 실리사이드막의 두께를 조절하여 실리사이드 형성에 필요한 급속 열처리를 보다 낮은 온도에서 실시할 수 있으므로 공정 마진 및 공적 적용 능력에서 보다 뛰어난 특성을 갖는다.
넷째, 경우에 따라서는 3차 열처리 공정을 생략할 수 있으므로 공정의 단순화 및 비용 절감의 효과를 얻을 수 있다.
Claims (5)
- 반도체 기판에 필드영역 및 활성영역을 정의하는 소자 격리 영역을 형성하는 단계;상기 반도체 기판의 소정영역에 게이트를 형성하는 단계;상기 게이트 양측의 상기 활성영역의 반도체 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계;1차 열처리 공정으로 상기 소오스 영역 및 드레인 영역에 주입된 불순물 이온을 활성화시키는 단계;상기 반도체 기판의 전면에 제 1 금속막과 제 2 금속막을 차례로 증착하는 단계;2차 열처리 공정으로 상기 게이트와 소오스 영역 및 드레인 영역의 상부에 제 1 실리사이드와 제 2 실리사이드를 형성하는 단계;상기 2차 열처리 후에 반응하지 않은 제 2 금속을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 자기 정렬 실리사이드 형성방법.
- 제 1항에 있어서, 상기 제 1 금속과 제 2 금속은 각각 탄탈륨(Ta)과 티타늄(Ti)인 것을 특징으로 하는 반도체 소자의 자기 정렬 실리사이드 형성방법.
- 제 1항에 있어서, 상기 제 1 실리사이드와 제 2 실리사이드는 각각 탄탈륨실리사이드(TaSi2)와 티타늄 실리사이드(TiSi2)인 것을 특징으로 하는 반도체 소자의 자기 정렬 실리사이드 형성방법.
- 제 1항에 있어서, 미반응 제 2 금속을 제거한 후에 상기 제 2 실리사이드를 안정화시키기 위한 3차 열처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 실리사이드 형성방법.
- 제 1항에 있어서, 상기 제 1 실리사이드막은 100Å 이하의 두께로 형성함을 특징으로 하는 반도체 소자의 자기 정렬 실리사이드 형성방법.
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