JPH1187711A - トランジスタ製造方法 - Google Patents

トランジスタ製造方法

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JPH1187711A
JPH1187711A JP10189198A JP18919898A JPH1187711A JP H1187711 A JPH1187711 A JP H1187711A JP 10189198 A JP10189198 A JP 10189198A JP 18919898 A JP18919898 A JP 18919898A JP H1187711 A JPH1187711 A JP H1187711A
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エイ．キトル ジョージ
Zon Hon Kui
− ゾン ホン クイ
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Abstract

(57)【要約】 【課題】 高温アニール工程を実施することなく、抵抗
率の低いシリサイド膜を形成すること。 【解決手段】 半導体基板上にシリサイド化されたゲー
ト構造体が絶縁された状態に配置されたトランジスタを
製造する方法は、前記半導体基板上に絶縁された状態に
配置された導電性構造体を形成する工程と、絶縁導電性
構造体内にシリサイド増強物質を導入する工程と、絶縁
導電性構造体の一部をアモルファス化する工程と、絶縁
導電性構造体上に金属膜を形成する工程とを備え、前記
金属膜が前記導電性構造体の前記アモルファス化された
部分において、前記シリサイド増強物質と相互作用し、
前記導電性構造体上に、より低い抵抗率のシリサイドを
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの製
造および処理に関し、より詳細には、シリサイド領域を
形成するための方法に関する。
【０００２】
【従来技術】チタニウムシリサイド（けい化チタン）は
抵抗率が低いこと、自己整合能力があること、および熱
安定性が比較的良好であるという性質を合わせ持つため
に、自己整合シリサイドアプリケーション用のＶＬＳＩ
業界で最も広く使用されるシリサイドとなった。ＴｉＳ
ｉ2 は他のシリサイドよりも所定の利点を有するが、ポ
リモルフィック材料であるという事実により、使用上、
別の問題がある。特に一般的な用途ではＴｉＳｉ2 は単
位セル当たり１２個の原子と約６０〜９０マイクロ−オ
ーム−ｃｍを有する斜方晶底心相（業界ではＣ４９相と
して知られる....図１参照）、または単位セル当たり２
４個の原子と約１２〜２０マイクロ−オーム−ｃｍを有
する、熱力学的により好ましい斜方晶面心相（Ｃ５４相
として知られる）のいずれかとして存在する。チタニウ
ムシリサイドを形成するための一般に認められている処
理条件を用いると、最初にあまり好ましくない、抵抗率
のより高いＣ４９相が形成される。抵抗率のより低いＣ
５４相を得るには、第２の高い温度でのアニール工程が
必要である。この第２の工程は特により細いライン幅に
おいてシリサイドおよびその他の集積回路要素に有害な
作用を及ぼすことがあるので、この第２工程は有害であ
る。例えば所定のデバイスにおいて、二重にドープされ
たポリシリコンゲート構造の使用を増やすと、第２アニ
ール工程によって必要とされる、追加される熱サイクル
の影響を受けやすくなる。更に、窒化シリコンのピーリ
ングおよびクラッキングは、第２のアニール工程と関連
している。更に、第２のアニール工程はＰＭＯＳソース
とドレインの直列回路の抵抗を増加するので、デバイス
のドライブ電流を劣化（例えば低下）させる。
【０００３】
【発明が解決しようとする課題】チタニウムシリサイド
を形成するための処理条件の代表的な組み合わせは、
（１）プリクリーニングと、（２）チタンのデポジショ
ンと、（３）約７００℃の温度でのシリサイドの形成
と、（４）選択的エッチングと、（５）約７００℃より
も高い温度での相転移アニールから成る。圧倒的なＣ４
５相をＣ５４相に変換するのは、この相転移である。ス
ペーサ上のブリッジングを最小にするために。初期形成
温度は約７００℃以下に維持される。未反応チタンを選
択的に除去した後に、第２の相転移アニールを実行し、
面積抵抗を最良に制御するよう、Ｃ５４相への完全な転
移を保証するために、形成温度よりも５０〜２００℃高
い温度で第２の相転移アニールを実質的に実行する。し
かしながらデバイスのライン幅およびシリサイドの膜厚
がスケールダウンされ続けるにつれて、下記に更に説明
するように、このような第２のアニール工程を不要にす
ることがより好ましくなった。
【０００４】表面エネルギーがＣ５４相の表面エネルギ
ーよりも低いので、最初にＣ４９相を形成することが一
般に受け入れられている。換言すれば、Ｃ５４相のより
高い表面エネルギーは、Ｃ５４相を形成するための、よ
り高いエネルギーバリアを形成している。上記標準的な
プロセスで使用される第２の相転移アニール工程は、新
しい表面を形成することに関連する核形成バリアと新た
に形成されるＣ５４相の結晶構造体の成長の双方を克服
するのに必要な別の熱エネルギーとを提供するものであ
る。ＶＬＳＩアプリケーションでは相転移が均一に生じ
ることが禁止されるか、または均一に生じなかった場
合、回路の性能が劣化することが観測されている。所定
のより高い性能の回路では、不良な相転移に関連したＲ
Ｃ遅延時間は一般に約５〜１０％にもなる。
【０００５】Ｃ４９からＣ５４への相転移に大きく限ら
れている現象は、アグロメレーションとして知られる現
象である。相転移を得るのに使用される熱エネルギーが
過剰である場合、チタニウムシリサイドの形態学上の劣
化が結果として生じるが、この現象も一般にアグロメレ
ーションと称されている。ライン幅とシリサイド膜厚が
小さくなるにつれ、Ｃ４９からＣ５４への相転移に影響
を与えるのに必要な熱エネルギーは増加するが、シリサ
イド膜がアグロメレーションを開始する熱エネルギーレ
ベルは低下する。従って、この相転移を起こすための収
縮したプロセスウィンドーがあり、これによりプロセス
制御を行い、均一性を得ることがより困難となってい
る。
【０００６】従って、一般的に受け入れられている上記
プロセスのような第２高温アニール工程を必要とするこ
となく、Ｃ５４相のチタニウムシリサイドを形成するた
めの改善された方法が望まれている。第２のアニール工
程を省略すると、相転移アニール中のシリサイド膜のア
グロメレーションから生じる問題および制限を低減でき
る。
【０００７】この問題に対する１つの解決案は、米国特
許第5,510,295 号に紹介されている。この特許に紹介さ
れている解決案はシリコン膜に「耐火性金属」と「プリ
カーサ金属」を同時にデポジットするか、またはシリコ
ン膜に「耐火性金属」を載せ、その直後、シリコン膜に
「プリカーサ金属」をデポジットするかのいずれかを行
う。この方法は低抵抗率シリサイド膜（すなわちＣ５４
相のＴｉＳｉ2 ）の形成を容易にするが、この方法はい
くつかの問題を有する。
【０００８】関連する公開された論文では、単結晶また
は多結晶シリコンとチタン膜との間にモリブデンまたは
タングステンを挿入し、その後のアニール工程の温度を
低下し、Ｃ５４相のシリサイドへの転移を行う方法が詳
細に述べられている。Ｒ. Ｗ. マン氏外著、「金属不純
物を使用したＣ５４−ＴｉＳｉ2 相の形成温度の低
下」、シリサイド薄膜....製造、性質および用途、９５
〜１００（１９９５年１１月２７日〜３０日）を参照の
こと。単結晶シリコン基板または多結晶シリコンオーバ
ーレイ内にモリブデンを注入すると、この刊行物の方法
のためのこれら領域では極めて少数の結晶欠陥が生じ、
アモルファス領域が発生しない。従って、この刊行物は
チタン膜をデポジットし、アニールする前に、シリコン
領域にモリブデンを注入し、（その後、注入によって生
じた欠陥を除くためアニールする）ことにより、チタン
シリサイド膜をＣ５４相に転移するのに必要なアニール
温度を低下させることにしか関連していない。上記のよ
うに、この方法は米国特許第5,510,295 号と同じ欠点を
有する。
【０００９】上記２つの方法は、ゲート構造上に形成さ
れた面積抵抗の低いシリサイド領域を得ることはできな
いが、これら方法はソース／ドレイン領域に面積抵抗の
低いシリサイド領域を形成するものではない。これらプ
ロセスではチタンと多結晶シリコンとの反応により、モ
リブデン不純物の存在下で低抵抗率のＣ５４相のＴｉＳ
ｉ2 が形成され得る。しかしながら同じプロセスを使用
すると単結晶シリコン（１００）上にＣ４９相のＴｉＳ
ｉ2 が形成される。このことは図２（ａ）および２
（ｂ）に示されている。図２（ａ）は上記２つの従来の
方法のうちの１つを使用して多結晶シリコン上に形成さ
れたＴｉＳｉ2 を示し、図２（ｂ）は（同じ方法を使用
して）単結晶シリコン上に形成されたシリサイドを示
す。上記２つの方法における別の問題はゲート長さが
０. ２ミクロンよりも短いゲート構造上に面積抵抗の低
いシリサイド領域を形成することが困難であるというこ
とである。
【００１０】
【課題を解決するための手段】基本的には、本発明の方
法はゲート構造および／またはソース／ドレイン領域の
上部部分をアモルファス化し、よってこれら領域に、よ
り抵抗率の低いシリサイドが容易に形成されるようにす
ることにより、この問題を解決するものである。
【００１１】本発明の一実施例は、半導体基板上にシリ
サイド化されたゲート構造体が絶縁された状態に配置さ
れたトランジスタを製造する方法であって、前記半導体
基板上に絶縁された状態に配置された導電性構造体を形
成する工程（図３のステップ３０２）と、絶縁導電性構
造体内にシリサイド増強物質を導入する工程（図３のス
テップ３０４）と、絶縁導電性構造体の一部をアモルフ
ァス化する工程と、絶縁導電性構造体上に金属膜を形成
する工程（図３のステップ３１０）とを備え、前記金属
膜が前記導電性構造体の前記アモルファス化された部分
において、前記シリサイド増強物質と相互作用し、前記
導電性構造体上に、より低い抵抗率のシリサイドを形成
するトランジスタ製造方法である。前記導電性構造体は
ドープされたポリシリコンと、ドープされていないポリ
シリコンと、エピタキシャルシリコンと、それらの任意
の組み合わせとから成ることが好ましい。前記シリサイ
ド増強物質はモリブデン、Ｃｏ、Ｗ、Ｔａ、Ｎｂ、Ｒ
ｕ、Ｃｒ、任意の耐火性金属およびそれらの任意の組み
合わせから成ることが好ましい。金属膜はチタン、Ｃ
ｏ、Ｗ、Ｍｏ、ニッケル、白金、パラジウムおよびそれ
らの任意の組み合わせから成ることが好ましい。
【００１２】本発明の別の実施例では、本発明は前記ゲ
ート構造体上に金属膜を形成する前記工程の後に、低温
アニール工程を実行する工程を更に含む。低温アニール
工程は６００℃を越える温度（より好ましくは約７００
〜８００℃）を前記トランジスタに加えることから成る
ことが好ましい。
【００１３】好ましくは導電性構造体内にアモルファス
化物質を導入することにより、前記導電性構造体の一部
の前記アモルファス化工程を実行する。このアモルファ
ス化物質はＡｓ、Ｇｅまたはそれらの任意の組み合わせ
から成ることが好ましい。
【００１４】本発明の別の実施例では、導電性構造体を
形成する前記工程は、前記半導体基板上に絶縁された状
態で配置された半導体膜を形成する工程と、前記半導体
膜をドーピングする工程と、前記導電性構造体を形成す
るように前記半導体膜の一部をエッチングする工程とを
含む。好ましくは、前記シリサイド増強物質を導入する
前記工程は前記半導体膜の一部をエッチングする前記工
程の前に実施するか、または導電性構造体および半導体
基板内に形成されたソース／ドレイン領域にシリサイド
増強物質が導入されるように、半導体膜の一部をエッチ
ングする工程の後に実施する。
【００１５】本発明の別の実施例では、本方法は導電性
構造体に隣接する位置で半導体基板内にソース／ドレイ
ンドーパントを導入する工程と、高温でソース／ドレイ
ンアニール工程を実施する工程とを含む。ソース／ドレ
インアニール工程を実施する工程の後に、導電性構造体
の一部をアモルファス化する工程を実施することが好ま
しい。ソース／ドレインドーパントを導入する半導体基
板の一部は、導電性構造体の一部をアモルファス化する
工程中にアモルファス化してもよいし、しなくてもよ
い。別の実施例では、導電性構造体内にシリサイド増強
物質を導入する工程は、半導体基板および導電性構造体
の少なくとも一部の上にシリサイド増強物質の膜をデポ
ジットし、シリサイド増強物質の膜と導電性構造体とを
反応させることから成る。
【００１６】
【発明の実施の形態】本発明の次の説明は図４ａ〜４ｆ
を参照するが、本発明はどんな半導体デバイス構造にも
使用できる。本発明は任意のシリサイド領域の形成に適
用できる。好ましいシリサイド増強物質はモリブデンで
あるが、その他の材料、例えばＣｏ、Ｗ、Ｔａ、Ｎｂ、
Ｌｕ、またはＣｒを使用できる。好ましくはプリアモル
ファス化注入（ＰＡＩ）によって達成されるシリコン含
有膜または基板に導入するための好ましいアモルファス
化物質はＧｅまたはＡｓであるが、シリコン含有膜また
は基板が膜または基板内に少なくとも１０〜３０ｎｍに
わたってアモルファス化させるようなものであれば、任
意の物質／元素を使用できる。更に好ましいシリサイド
材料はチタンであるが、他の材料、例えばＣｏ、Ｗ、Ｍ
ｏ、ニッケル、白金およびパラジウムも使用できる。
【００１７】本発明の方法の次の説明は図３および４ａ
〜４ｆを参照する。図３および４ａを参照すると、基板
４００が設けられており、この基板４００の上にゲート
絶縁体が形成される（ステップ３０２）。このゲート誘
電体４０２は酸化物と熱成長されたＳｉＯ2 、窒化物、
オキシナイトライド、またはそれらの任意の組み合わせ
から構成でき、２〜１０ｎｍの厚みであることが好まし
い。ステップ３０２ではゲート誘電体４０２上にシリコ
ン含有膜４０４が形成される。このシリコン含有膜４０
４は多結晶シリコン（ポリシリコン）から構成される
が、この膜４０４はエピタキシャルシリコンまたは他の
任意の半導体材料から構成できる。次に、膜４０４のド
ーパントが導入され、この膜４０４の導電率を高める。
この工程の後にドーパントを膜４０４内に移動させるよ
うアニール工程を実施することが好ましい。これとは異
なり、このぽでドーピングをする代わりにソース／ドレ
イン領域をドーピングする際にドーパントを導入しても
よい。
【００１８】ドーパントを膜４０４に導入し、アニール
工程を実施する前または後のいずれかにおいて、膜４０
４内にシリサイド増強物質４０６を導入する。この物質
の目的は、膜４０４上でのＣ５４相のシリサイドの形成
を助けることにある。このシリサイド増強物質はＭｏか
ら成ることが好ましい。しかしながらこの物質は上記の
ように多数の異なる元素の組み合わせから構成してもよ
い。より詳細には、シリサイド増強物質は後にデポジッ
トされる金属のＣ５４相のシリサイドの形成を促進する
物質であることが好ましい。このことは、（最も上部の
表面でのシリサイド増強物質のかなり高い濃度を有す
る）膜４０４上にその後の金属膜をデポジットすると、
直接Ｃ５４相のシリサイドが形成されるか、またはその
後のアニール工程でＣ４９相からＣ５４相への転移を容
易に生じさせることを維持する可能性が最も高い。
【００１９】イオン注入法を使用して膜４０４内にシリ
サイド増強物質を注入することが好ましい。しかしなが
らこの物質は、（好ましくはＰＶＤまたはＣＶＤによ
り）膜４０４上に物質をデポジットすることにより、膜
４０４上に、またはその中に導入してもよい。シリサイ
ド増強物質のソースは固体のモリブデンであり、膜４０
４内の物質の濃度は約１０19〜１０20原子／ｃｍ3 であ
ることが好ましい。モリブデンの注入エネルギーは約３
５ｋｅＶであることが好ましく、モリブデンの注入量は
約１×１０13〜５×１０14原子／ｃｍ2 であることが好
ましい。更に、ステップ３０６にて（ゲート構造体を形
成するように）ゲート材料をエッチングした後にステッ
プ３０４を実行してもよい。これとは異なり、ステップ
３０８の後、またはステップ３１０の後にシリサイド増
強物質（好ましくはモリブデン）を導入してもよい。
【００２０】図３および４ｂを参照すると、ステップ３
０６にて膜４０４上にパターン（図示せず）を形成し、
ゲート構造体４０８を形成するように相４０４の一部を
除く。この工程は異方性エッチング工程によって実行す
ることが好ましいが、当業者であればこれらのパターン
化およびエッチング工程をどのように実行するかは知っ
ているであろう。ステップ３０６にて（全く注入が行わ
れていなければ）低濃度にドープされたドレイン４１０
に対する注入を実行する。これがＰＭＯＳおよびＮＭＯ
Ｓ構造の双方のための標準的な処理工程である。
【００２１】図３および４ｃを参照すると、ステップ３
０８にて側壁スペーサ４１４を形成する。これら側壁ス
ペーサは酸素、窒素またはそれら２つの組み合わせから
構成することが好ましい。次に、ソース／ドレイン領域
４１２はホウ素、リンおよび／またはヒ素を基板に注入
し、アニール工程を実行することにより形成することが
好ましい（図４ｄにおける領域４１６として示され
る）。ステップ３０８はＤＲＡＭおよび論理デバイスの
プロセスフローにおける標準的な処理工程である。
【００２２】次に図３および図４ｄのステップ３１０を
参照する。ここでは、本発明の方法を利用して導電性ゲ
ート構造の最上部部分をアモルファス化する。本発明の
一実施例では、このアモルファス化はゲート構造４０８
の最上部表面内に約１０〜５０ｎｍ（好ましくは２５〜
３５ｎｍのオーダー、より好ましくは約３０ｎｍ）のア
モルファス化を生じさせるのに充分なエネルギーレベル
（ゲート絶縁体４０２がソース／ドレイン領域をカバー
している場合には約３０ｋｅＶであり、これら領域にお
いてゲート絶縁体が除かれている場合には約２０〜２５
ｋｅＶであることが好ましい）で、かつ注入量（好まし
くは約１×１０14〜３×１０14）でゲート構造４０８内
にアモルファス化物質、好ましくはＧｅまたはＡｓを注
入することによって達成する。図４ｄでは、このアモル
ファス領域は領域４２０として表示されている。別の実
施例では、ゲート構造の最上部表面をアモルファス化す
るのに、ゲート構造内にモリブデン、任意の不活性ガ
ス、Ｓｉ、ＢＦ2 またはＢを注入する。一般にアモルフ
ァス化剤として任意の物質を使用できるが、好ましくは
デバイスを劣化するような物質（例えばＣｕまたはＦ
ｅ）は使用できない。別の実施例ではゲート構造の上部
表面およびソースおよび／またはドレイン領域部分にお
ける基板の上部表面の双方でアモルファス化を実行す
る。
【００２３】図３および４ｅを参照する。ステップ３１
２ではゲート絶縁体４２２を形成し、ソース／ドレイン
領域を露出するように絶縁膜４０２の一部をエッチング
してもよい。別の実施例ではこの時点では絶縁膜４０２
は除去しない。次に、ゲート構造体がアモルファスであ
り、ステップ３０４からモリブデンが存在している場合
には領域４２０内のゲート構造体４０８上に金属４２４
をデポジットする。更に側壁絶縁体４１４およびソース
／ドレイン領域４１６上の基板上に金属４２４（チタン
が好ましいがタングステン、モリブデン、コバルト、ニ
ッケル、白金またはパラジウムからも構成できる）を形
成する（しかしながらこのステップではソース／ドレイ
ン領域４１６上のシリサイドの形成を防止するためにこ
れら領域の上に絶縁体４０２を残してもよい）。
【００２４】図３および図４ｆを参照する。ステップ３
１４にてシリサイド領域４２６および４２８を形成す
る。ゲート構造４８０のみ、ソース／ドレイン領域４１
６のみ、またはその双方にシリサイド化した領域を設け
てもよい。図４ｆは（ソース／ドレイン領域４１６およ
びゲート構造４０８上にそれぞれ）シリサイド領域４２
６および４２８を形成することを示している。ステップ
３１４は約７００〜７８０℃の温度でシリサイド形成工
程を実行することによる金属と任意の下方の半導体領域
とを反応させることから成る。本発明の方法を使用した
場合、シリサイド領域４２６および４２８を抵抗率の低
い相（すなわちＴｉに対してはＣ５４相）への転移には
アニール工程は不要である。その理由は、最上部表面で
シリサイド増強物質の濃度がかなり高く、その構造の最
上部表面から約１５〜３５ｎｍまでアモルファス状とな
っている（金属をデポジットし、上記低温アニールを行
った後の）領域４０８上に直接低抵抗率のシリサイドが
形成されるからである。従って、ゲート構造４０８上に
シリサイドが形成されると、Ｃ４９相の形成と異なり、
Ｃ５４相が形成される可能性が最も高い。従って、既に
Ｃ５４相内にはシリサイド領域４２６および４２８があ
るので、（一般にデポジットされた金属および下方のシ
リコンをＣ４９相のシリサイドからＣ５４相のシリサイ
ドに転移するのに使用される）その後のアニールは実行
しなくてもよい。
【００２５】上記プロセスフローを参照して本発明につ
いて説明したが、別の実施例は若干異なるプロセスフロ
ーに従う。より詳細に説明すれば、ゲート絶縁膜および
ゲート材料を形成するようにステップ３０２を実行す
る。次にゲート構造、ＬＤＤおよびソース／ドレイン領
域を形成するようにステップ３０６および３０８を実行
する。これらステップの後に、ステップ３０６および３
０８で注入されたドーパントを活性化するようにアニー
ル工程を実行する。次にステップ３１０を実行する。こ
のステップは上記と同じように実行する。すなわちゲー
ト構造および／またはソース／ドレイン領域内にＡｓま
たはＧｅを注入する。次に、少なくともゲート構造内に
（および最も可能性の高い場所としてソース／ドレイン
領域にも）シリサイド増強物質４０６を導入する。次に
構造上に金属膜（好ましくはチタン膜）を形成し、かつ
シリサイド領域を形成するように、熱工程（好ましくは
アニール工程または急速熱アニール工程のいずれか）が
続く。
【００２６】基本的には本発明は少なくとも２つの異な
る実施例の各々を変形した、少なくとも２つの異なる実
施例を用いて実施できる。１つの実施例では、ゲート構
造を形成した後に側壁絶縁体および低濃度にドープした
ドレイン領域を形成する。次に、シリサイド増強材料を
導入した後に、ソース／ドレインの注入を行うか、また
はソース／ドレイン注入を実行した後にシリサイド増強
材料の導入を実行する。次にソース／ドレイン注入部を
活性化するようにアニール工程を実行する。キャップ酸
化物を除いた後にゲートおよびソース／ドレイン領域の
アモルファス化を行うか、またはアモルファス化工程を
実行した後にキャップ酸化物の除去を行う。次に金属を
デポジットし、その後、低温アニールおよび標準処理を
行う。
【００２７】他の実施例では、ゲートをパターン化し、
エッチングし、ソース／ドレイン領域の注入を行い、ア
ニールした後に（図４において膜４０２として示されて
いる）キャップ酸化物部分を除き、その後、アモルファ
ス化工程を実行するか、または最初にアモルファス化工
程を実行し、その次にキャップ酸化物部分を除く。次に
シリサイド増強材料（好ましくはＭｏ）の膜を形成す
る。その後、金属膜（好ましくはＴｉ）を形成し、低温
アニールを実行する。
【００２８】これら実施例のいずれにおいても、Ｔｉと
下方のシリコンとを反応させるのに使用される低温アニ
ールの後に高温アニールを実行してもよい。（低温アニ
ール工程におけるＴｉとＳｉとの反応によって形成され
た）Ｃ４９相のシリサイドをより低い抵抗率のＣ５４相
のシリサイドに変換するのに、一般に高温アニール工程
が使用される。しかしながら本発明を使用して形成され
るシリサイドはすべて（またはほとんど）Ｃ５４相のシ
リサイドとなる可能性が最も高いので、このような高温
アニール工程を実行してもよいし、実行しなくてもよ
い。この高温アニール工程は実行する場合には約８００
〜９５０℃となることが好ましい。
【００２９】図５は、シリサイド化すべき構造内にモリ
ブデンおよび／またはアモルファス化物質を導入するシ
リサイド形成方法における面積抵抗とゲート長さとの関
係を示すグラフである。この図では、本発明はプロット
５０２として示されている。図６は、従来技術のシリサ
イド形成方法におけるシ面積抵抗とゲート長さとの関係
を示す。図６のデータポイントは２つのアニール工程
（シリサイドを形成するための低温アニールおよびＣ４
９相からＣ５４相に変換するための高温アニール）によ
って形成されたシリサイド領域に対して得られたデータ
ポイントであり、図５のデータポイントは、ステップ３
１４で示されたアニール工程のみによって形成されたシ
リサイド領域に対して得られたデータである。図５と図
６とを比較することにより理解できるように、（図５に
示された）本発明を使用して形成されたシリサイド領域
は、従来の方法を使用して形成されたシリサイドよりも
０.１ミクロンより短いゲート長さに対する抵抗率が低
くなっている。
【００３０】図７は、ソース／ドレイン領域内にシリサ
イドを形成した場合の異なるプロセスに対するソース／
ドレイン抵抗率を示すグラフである。プロット７０２お
よび７０４は本発明を使用して形成されたデバイスの面
積抵抗を示し、プロット７０３および７０５は従来の方
法を使用して形成されたデバイスのシート抵抗率を示
す。
【００３１】以上で本発明の特定の実施例について説明
したが、これら実施例は本発明の範囲を限定するものと
見なしてはならない。当業者が本明細書を検討すれば、
本発明の多数の実施例が明らかとなろう。本発明の範囲
は特許請求の範囲のみによって限定されるものである。
【００３２】以上の説明に関して、更に以下の項を開示
する。 （１）半導体基板上にシリサイド化されたゲート構造体
が絶縁された状態に配置されたトランジスタを製造する
方法において、前記半導体基板上に絶縁された状態に配
置された導電性構造体を形成する工程と、絶縁導電性構
造体内にシリサイド増強物質を導入する工程と、絶縁導
電性構造体の一部をアモルファス化する工程と、絶縁導
電性構造体上に金属膜を形成する工程とを備え、前記金
属膜が前記導電性構造体の前記アモルファス化された部
分において、前記シリサイド増強物質と相互作用し、前
記導電性構造体上に、より低い抵抗率のシリサイドを形
成するトランジスタ製造方法。
【００３３】（２）前記導電性構造体がドープされたポ
リシリコンと、ドープされていないポリシリコンと、エ
ピタキシャルシリコンと、それらの任意の組み合わせと
から成る群から選択された材料から構成された、第１項
記載の方法。 （３）前記シリサイド増強物質がモリブデン、Ｃｏ、
Ｗ、Ｔａ、Ｎｂ、Ｒｕ、Ｃｒ、任意の耐火性金属および
それらの任意の組み合わせから成る群から選択された物
質から構成された、第１項記載の方法。 （４）前記金属膜がチタン、Ｃｏ、Ｗ、Ｍｏ、ニッケ
ル、白金、パラジウムおよびそれらの任意の組み合わせ
から成る群から選択された材料から構成された、第１項
記載の方法。
【００３４】（５）前記ゲート構造体上に金属膜を形成
する前記工程の後に、低温アニール工程を実行する工程
を更に含む、第１項記載の方法。 （６）前記低温アニール工程が６００℃を越える温度を
前記トランジスタに加えることから成る、第５項記載の
方法。 （７）前記導電性構造体内にアモルファス化物質を導入
することにより、前記導電性構造体の一部の前記アモル
ファス化工程を実行する、第１項記載の方法。 （８）前記アモルファス化物質がＡｓ、Ｇｅまたはそれ
らの任意の組み合わせから成る群から選択された物質か
ら成る、第７項記載の方法。
【００３５】（９）導電性構造体を形成する前記工程
が、前記半導体基板上に絶縁された状態で配置された半
導体膜を形成する工程と、前記半導体膜をドーピングす
る工程と、前記導電性構造体を形成するように前記半導
体膜の一部をエッチングする工程とを備えた、第１項記
載の方法。 （１０）前記半導体膜の一部をエッチングする前記工程
の前に、前記シリサイド増強物質を導入する前記工程を
実行する、第９項記載の方法。
【００３６】（１１）本発明の一実施例は、半導体基板
上にシリサイド化されたゲート構造体が絶縁された状態
に配置されたトランジスタを製造する方法であって、前
記半導体基板上に絶縁された状態に配置された導電性構
造体を形成する工程（図３のステップ３０２）と、絶縁
導電性構造体内にシリサイド増強物質を導入する工程
（図３のステップ３０４）と、絶縁導電性構造体の一部
をアモルファス化する工程と、絶縁導電性構造体上に金
属膜を形成する工程（図３のステップ３１０）とを備
え、前記金属膜が前記導電性構造体の前記アモルファス
化された部分において、前記シリサイド増強物質と相互
作用し、前記導電性構造体上に、より低い抵抗率のシリ
サイドを形成するトランジスタ製造方法である。前記導
電性構造体はドープされたポリシリコンと、ドープされ
ていないポリシリコンと、エピタキシャルシリコンと、
それらの任意の組み合わせとから成ることが好ましい。
前記シリサイド増強物質はモリブデン、Ｃｏ、Ｗ、Ｔ
ａ、Ｎｂ、Ｒｕ、Ｃｒ、任意の耐火性金属およびそれら
の任意の組み合わせから成ることが好ましい。金属膜は
チタン、Ｃｏ、Ｗ、Ｍｏ、ニッケル、白金、パラジウム
およびそれらの任意の組み合わせから成ることが好まし
い。
【００３７】関連する特許および特許出願とのクロスレ
ファレンス 次の本願出願人に譲渡された米国特許出願を参考例とし
て引用する。 米国特許出願第６０／０４８, １４３号 出願日 １９９７年５月３０日 出願人ケース番号 ＴＩ−２３７３４
【図面の簡単な説明】
【図１】従来のシリサイドプロセスフローを使って形成
されるデバイスの面積抵抗とゲート長さの関係を示すグ
ラフである。
【図２】Ｘ線回折パターンを示すグラフであり、そのう
ちの図２（ａ）は従来のシリサイド領域を形成する方法
を使用した場合に多結晶シリコン上に形成されるシリサ
イド領域の相を示すＸ線回折パターンを示すグラフであ
り、図２（ｂ）は従来のシリサイド領域を形成する方法
を使用した場合に単結晶シリコン上に形成されるシリサ
イド領域の相を示すＸ線回折パターンを示すグラフであ
る。
【図３】本発明の一実施例の方法を示すフローチャート
である。
【図４】図３に示された本発明の方法を使用したデバイ
スの処理を示す横断面図であり、そのうちの図４ａは最
初の処理工程の断面図であり、図４ｂは次の処理工程の
断面図であり、図４ｃは更に次の処理工程の断面図であ
り、図４ｄはその後の処理工程の断面図であり、図４ｅ
はその後の処理工程の断面図であり、図４ｆは最終の処
理工程の断面図である。
【図５】従来の方法を使って製造されたデバイスと、本
発明の方法を使って製造されたデバイスの特性を示すグ
ラフであり、本発明の方法または従来の方法のいずれか
により形成された、重なったシリサイド膜を有する導電
性ゲート構造の抵抗率を示す。
【図６】シリサイド領域を形成する従来の方法を使って
形成された、重なったシリサイド膜を有する導電性ゲー
ト構造の抵抗率を示すグラフである。
【図７】本発明のソース／ドレイン面積抵抗（プロット
７０２および７０４）と従来の方法のソース／ドレイン
面積抵抗（プロット７０３および７０５）を示すグラフ
である。
【符号の説明】
４００ 基板 ４０２ ゲート誘電体 ４０４ シリコン含有膜 ４０６ シリサイド増強物質 ４０８ ゲート構造体 ４１０ ドレイン ４１２ ソース／ドレイン領域 ４１４ 側壁スペーサ ４２０ アモルファス領域 ４２２ ゲート絶縁体

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にシリサイド化されたゲー
    ト構造体が絶縁された状態に配置されたトランジスタを
    製造する方法において、 前記半導体基板上に絶縁された状態に配置された導電性
    構造体を形成する工程と、 絶縁導電性構造体内にシリサイド増強物質を導入する工
    程と、 絶縁導電性構造体の一部をアモルファス化する工程と、 絶縁導電性構造体上に金属膜を形成する工程とを備え、
    前記金属膜が前記導電性構造体の前記アモルファス化さ
    れた部分において、前記シリサイド増強物質と相互作用
    し、前記導電性構造体上に、より低い抵抗率のシリサイ
    ドを形成するトランジスタ製造方法。
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