KR100369340B1 - 티타늄실리사이드의 형성 방법 - Google Patents
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Abstract
본 발명은 불안정한 상전이로 인한 저항 증가를 방지하는데 적합한 티타늄실리사이드의 형성 방법에 관한 것으로, 이를 위한 본 발명은 제 1 티타늄을 형성하는 단계, 상기 제 1 티타늄을 1차 열처리하여 제 1 C49 상 티타늄실리사이드를 형성하는 단계, 상기 제 1 C49 상 티타늄실리사이드를 2차 열처리하여 실리사이드시드층을 형성하는 단계, 상기 실리사이드시드층상에 제 2 티타늄을 형성하는 단계, 상기 제 2 티타늄을 3차 열처리하여 상기 실리사이드시드층상에 제 2 C49 상 티타늄실리사이드를 형성하는 단계, 및 상기 제 2 C49 상 티타늄실리사이드를 4차 열처리하여 C54 상 티타늄실리사이드를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 작은 게이트 선폭에서도 낮은 시트 저항(Sheet resistance)을 유지하는 실리사이드막의 제조 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈를 대형화, 고배향화하고 있는 한편 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
상술한 몰리브덴(Mo)과 텅스텐(W)을 이용한 실리사이드는 800℃ 이하의 온도에서 80 μΩ/cm 이하의 비저항을 얻는 것이 어렵지만, 티타늄실리사이드막(TiSi2)에서는 C54 상에서 13∼20μΩ/cm로 낮아진다.
자세히 설명하면 티타늄실리사이드는 30∼60Ω/cm2정도의 높은 저항을 가지는 사방정계 기부 중심 상(Orthorhombic base-centered phase)(이하 'C49 상'이라 약칭함)과 12∼20Ω/cm2정도의 저항을 갖는 보다 열역학적으로 안정한 사방정계 면 중심상(Orthorhombic face-centered phase)(이하 'C54 상'이라 약칭함)으로서 존재한다.
도 1a 내지 도 1c는 종래기술에 따른 티타늄실리사이드의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)상에 게이트산화막(13), 게이트전극(14)을 순차적으로 형성한다. 이 때, 게이트전극(14)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
계속해서, LDD 구조(15)의 소스/드레인(17)을 형성하기 위한 스페이서(16) 형성 공정 및 불순물 이온주입 공정을 실시하여 트랜지스터를 형성한 다음, 스퍼터링(Sputtering)법으로 400Å 두께의 티타늄(Ti)(18)을 증착한다.
도 1b에 도시된 바와 같이, 소스/드레인(17)의 도핑 레벨을 유지하기 위해 30초 이내의 짧은 급속열처리(Rapid Thermal Process; RTP)에서 650℃∼750℃로 1차 열처리한다.
이 때, 1차 열처리시에는 증착된 티타늄(18)과 게이트 전극(14) 및 소스/드레인(17)의 실리콘간의 확산에 의해 불안정상 C49 상의 티타늄실리사이드(19)가 형성되는데, C54 상으로의 상전이가 아직 이루어지지 않았기 때문에 C49 상의 티타늄실리사이드는 30∼60Ω/cm2정도의 높은 저항을 가진다.
도 1c에 도시된 바와 같이, 2차로 열처리하게 되면 C49 상의 티타늄실리사이드(19)는 안정된 C54 상의 티타늄실리사이드(19a)로 상전이된다. 이 때의 저항은 5Ω/cm2정도로 매우 낮다.
그러나 0.25μm 의 최소선폭을 가지는 소자에서는 상전이를 일으킬 수 있는 임계핵 생성크기가 최소 선폭보다 커서 핵생성, 성장기구를 통한 C49 구조에서 C54 구조로의 상변화가 일어나지 않기 때문에 0.25 μm 이하의 소자에서는 Ti 실리사이드의 저항값이 급격히 증가하게 되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 선폭이 좁아짐에 따른 C49상에서 C54상으로의 불안정한 상전이를 방지하는데 적합한 티타늄실리사이드막의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 티타늄실리사이드의 형성 방법을 나타낸 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 티타늄실리사이드의 형성 방법을 나타낸 공정 단면도,
도 3은 본 발명의 실시예에 따른 티타늄실리사이드의 형성 방법을 나타낸 공정 흐름도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
25 : LDD 영역 26 : 스페이서
27 : 소스/드레인 영역 28 : 제 1 티타늄
29 : 제 1 C49 상 티타늄실리사이드 30 : 실리사이드시드층
31 : 제 2 티타늄 32 : 제 2 C49상 티타늄실리사이드
33 : C54 상 티타늄실리사이드
상기의 목적을 달성하기 위한 본 발명의 티타늄실리사이드의 형성 방법은 제 1 티타늄을 형성하는 단계, 상기 제 1 티타늄을 1차 열처리하여 제 1 C49 상 티타늄실리사이드를 형성하는 단계, 상기 제 1 C49 상 티타늄실리사이드를 2차 열처리하여 실리사이드시드층을 형성하는 단계, 상기 실리사이드시드층상에 제 2 티타늄을 형성하는 단계, 상기 제 2 티타늄을 3차 열처리하여 상기 실리사이드시드층상에 제 2 C49 상 티타늄실리사이드를 형성하는 단계, 및 상기 제 2 C49 상 티타늄실리사이드를 4차 열처리하여 C54 상 티타늄실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 티타늄실리사이드의 형성 방법을 도시한 도면이고, 도 3은 본 발명의 실시예에 따른 티타늄실리사이드의 형성 방법을 나타낸 공정 흐름도이다. 이하, 도 2a 내지 도 2e, 도 3을 참조하여 설명한다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막(22)을 형성하고, 반도체기판(21)상에 게이트산화막(23), 게이트전극(24)을 순차적으로 형성한다. 이 때, 게이트전극(24)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
계속해서, LDD 구조(25)의 소스/드레인(27)을 형성하기 위한 스페이서(26) 형성 공정 및 불순물 이온주입 공정을 실시하여 트랜지스터를 형성한 다음, 스퍼터링(Sputtering)법으로 100Å두께의 제 1 티타늄(28)을 증착한다(S1). 이 때, 제 1 티타늄(28)은 통상 400Å의 두께와 달리 상대적으로 얇게 증착하여 시드층으로 이용한다.
도 2b에 도시된 바와 같이, 소스/드레인(27)의 도핑 레벨을 유지하기 위해 30초 이내의 짧은 급속열처리(Rapid Thermal Process; RTP)에서 650℃∼750℃로 1차 열처리하여 제 1 C49 상 티타늄실리사이드(29)를 형성한 후 잔류하는 미반응 제 1 티타늄(28)을 제거한다.(S2∼S3)
이 때, 1차 열처리시에는 증착된 제 1 티타늄(28)과 게이트 전극(24) 및 소스/드레인(27)의 실리콘간의 확산에 의해 불안정한 제 1 C49 상 티타늄실리사이드 (29)가 형성되는데, C54 상으로의 상전이가 아직 이루어지지 않았기 때문에 C49 상의 티타늄실리사이드(29)는 30∼60Ω/cm2정도의 높은 저항을 가진다.
도 2c에 도시된 바와 같이, 650℃∼750℃에서 2차로 열처리하게 되면 제 1 C49 상의 티타늄실리사이드(29)는 C54 상의 티타늄실리사이드 예컨대, 얇은 실리사이드시드층(30)으로 상전이된다(S4).
계속해서, 실리사이드시드층(30)상에 300Å두께의 제 2 티타늄(31)을 증착한다(S5).
도 2d에 도시된 바와 같이, 제 2 티타늄(31)을 650℃∼750℃로 3차 열처리한 후 잔류하는 미반응 제 2 티타늄(28)을 제거한다.
이 때, 3차 열처리시에는 증착된 제 2 티타늄(28)과 실리사이드시드층(30)간에 실리사이드반응이 이루어져 C54상인 실리사이드시드층(30)상에 제 2 C49 상의 티타늄실리사이드(32)가 형성된다(S6∼S7).
도 2e에 도시된 바와 같이, 650℃∼750℃에서 4차로 열처리하게 되면 제 2C49 상의 티타늄실리사이드(32)는 안정된 C54 상의 티타늄실리사이드(33)로 상전이된다(S8). 이 때, C54상 티타늄실리사이드(33)는 총 400Å의 두께를 가진다.
상술한 것처럼, 본 발명의 실시예에서는 한번의 공정으로 C49 상의 티타늄실리사이드를 C54상의 티타늄실리사이드로 상전이시키는 것이 아니라, 우선 얇은 실리사이드시드층을 형성한 후, 다시 티타늄을 증착시킨 다음 안정된 C54 상의 티타늄실리사이드로 상전이시키므로써 C54 상의 비율이 큰 티타늄실리사이드막을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 시트저항이 낮은 C54 상으로의 상전이가 촉진되므로 소자의 소스/드레인 영역과 게이트배선의 저항을 낮출 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 제조 방법에 있어서,제 1 티타늄을 형성하는 단계;상기 제 1 티타늄을 1차 열처리하여 제 1 C49 상 티타늄실리사이드를 형성하는 단계;상기 제 1 C49 상 티타늄실리사이드를 2차 열처리하여 실리사이드시드층을 형성하는 단계;상기 실리사이드시드층상에 제 2 티타늄을 형성하는 단계;상기 제 2 티타늄을 3차 열처리하여 상기 실리사이드시드층상에 제 2 C49 상 티타늄실리사이드를 형성하는 단계; 및상기 제 2 C49 상 티타늄실리사이드를 4차 열처리하여 C54 상 티타늄실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 티타늄실리사이드의 형성 방법.
- 제 1 항에 있어서,상기 실리사이드시드층은 C54상의 티타늄실리사이드인 것을 특징으로 하는 티타늄실리사이드의 형성 방법.
- 제 1 항에 있어서,상기 1차 열처리 내지 4차 열처리는 650℃∼750℃에서 이루어지는 것을 특징으로 하는 티타늄실리사이드의 형성 방법.
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