KR100458121B1 - 반도체의 실리사이드 형성방법 - Google Patents

반도체의 실리사이드 형성방법 Download PDF

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Abstract

본 발명은 이중의 코발트막 사이에 티타늄막을 증착하고, 증착된 코발트막 상에 티타늄, 혹은 질화 티타늄 막을 증착한 적층 금속막 구조를 스퍼터링 장비를 이용하여 열처리 과정을 통해 연속적이면서 균일한 코발트 실리사이드를 형성하기 위한 것으로, 이를 위한 작용은 액티브 영역을 형성한 실리콘 기판 상에 다결정 전극의 폴리와 질화막의 스페이서로 이루어진 게이트 구조를 형성하는 단계와, 게이트 구조 전면에 코발트 실리사이드 형성을 위한 티타늄 막을 형성하는 단계와, 형성된 티타늄 막 아래와 위로 코발트 막을 이중으로 증착하는 단계와, 코발트 막 상에 티타늄, 혹은 질화 티타늄 막을 증착하는 단계와, 이중으로 증착된 코발트 막의 중간에 있는 티타늄 막이 CoSi의 결정립 내로 확산되도록 일차 열처리를 수행하며, CoSi 형성 이외의 코발트 막, 티타늄 막, 티타늄, 혹은 질화 티타늄 막을 제거하며, 이차 열처리를 수행하여 저항이 낮고 안정된 코발트 실리사이드 막을 액티브와 폴리에서만 균일하면서 연속적으로 형성하는 단계를 포함한다. 따라서, 미세 소자의 졍선(junction)과 게이트 전극에서의 저항 값을 낮추면서 안정하게 유지해 주며, 누설 전류 특성 또한 개선시켜 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체의 실리사이드 형성방법{METHOD FOR MAKING SILICIDE OF SEMICONDUCTOR}
본 발명은 반도체의 실리사이드 형성방법에 관한 것으로, 특히 이중의 코발트막 사이에 티타늄막을 증착하고, 증착된 코발트막 상에 티타늄, 혹은 질화 티타늄 막을 증착한 적층 금속막 구조를 스퍼터링 장비를 이용하여 열처리 과정을 통해 연속적이면서 균일한 코발트 실리사이드를 형성할 수 있도록 하는 방법에 관한 것이다.
통상적으로, 0.25㎛ 이상의 로직 반도체 소자에서는 상부 금속막과 하부 실리콘을 졍선(junction)과 게이트 전극 상에 선택적으로 반응시켜 접촉 저항을 감소할 수 있도록 게이트 실리사이드를 형성한다.
이러한, 실리사이드 형성 공정은 소자의 고집적화에 따른 설계 한계로 졍선 사이의 거리와 게이트 전극의 폭이 급격히 감소되어 불균일하고 불연속적인 실리사이드를 형성하게 되고 이로 인한 접촉 저항이 증가하며 누설 전류 역시 증가하여 소자의 불량을 유발한다.
이에, 0.18㎛ 이상의 로직 반도체 소자에서는 도 1에 도시된 바와 같이, 코발트 실리사이드 막을 형성하는 방법에 관한 것으로, 도 1a를 참조하면, 액티브(Active) 영역을 형성한 실리콘 기판 상에 다결정 전극의 폴리(poly)와 질화막의 스페이서(spacer)(30)로 구성된 게이트 구조에서 코발트 금속막(10) 상에 티타늄 또는 질화티타늄의 금속막(20)을 증착한다.
이후, 도 1b를 참조하면, 코발트 금속막(10) 하부에 하부 티타늄 막(40)을 증착하면, 도 1c와 같이, 코발트 실리 사이드가 형성된 금속 실리사이드(50)가 덩어리(agglomeration)되어 불연속적이며 불균일한 실리사이드가 형성된다.
즉, 도 1b의 코발트 금속막(10) 하부의 티타늄 막(40)이 질소에 의한 후열처리 과정에서 코발트 금속막(10) 위로 확산하여 산화 방지막인 질화 티타늄막(20)을 형성시킬 경우, 코발트 금속막(10) 하부의 티타늄 막(40) 또한 금속 실리사이드(50) 형성으로 인하여 액티브 영역에 있는 B, P의 도플란트(dopant)와 반응하게 되어 액티브의 전기적 특성을 열화시키게 되는 문제점이 발생하며, 이로 인하여 불균일한 실리사이드 형성은 졍선과 게이트 전극에서의 실리사이드 저항 증가와 누설 전류의 발생으로 소자의 불량을 유발하게 되는 문제점을 갖는다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 이중의 코발트막 사이에 티타늄막을 증착하고, 증착된 코발트막 상에 티타늄, 혹은 질화 티타늄 막을 증착한 적층 금속막 구조를 스퍼터링 장비를 이용하여 열처리 과정을 통해 연속적이면서 균일한 코발트 실리사이드를 형성할 수 있는 반도체의 실리사이드 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위하여 본 발명에서 반도체의 실리사이드 형성방법은 액티브 영역을 형성한 실리콘 기판 상에 다결정 전극의 폴리와 질화막의 스페이서로 이루어진 게이트 구조를 형성하는 단계와, 게이트 구조 전면에 코발트 실리사이드 형성을 위한 티타늄 막을 형성하는 단계와, 형성된 티타늄 막 아래와 위로 코발트 막을 이중으로 증착하는 단계와, 코발트 막 상에 티타늄, 혹은 질화 티타늄 막을 증착하는 단계와, 이중으로 증착된 코발트 막의 중간에 있는 티타늄 막이 CoSi의 결정립 내로 확산되도록 일차 열처리를 수행하며, CoSi 형성 이외의 코발트 막, 티타늄 막, 티타늄, 혹은 질화 티타늄 막을 제거하며, 이차 열처리를 수행하여 저항이 낮고 안정된 코발트 실리사이드 막을 액티브와 폴리에서만 균일하면서 연속적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 코발트 실리사이드 막을 형성하는 과정을 도시한 도면이며,
도 2a 내지 도 2d는 본 발명에 따른 반도체 실리사이드 형성 과정을 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100,300 : 코발트 막 200 : 티타늄 막
400 : 티타늄, 혹은 질화 티타늄 막500 : 코발트 실리사이드 막
600 : 티타늄 원자들 700 : 결정립계
800 : 실리콘 계면
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 2는 본 발명에 따른 반도체 실리사이드 형성 과정을 도시한 도면으로서,도 2a를 참조하면, 액티브(Active) 영역을 형성한 실리콘 기판 상에 다결정 전극의 폴리(poly)와 질화막의 스페이서(spacer)로 구성된 게이트 구조를 도시한다.
다음으로, 도 2b를 참조하면, 게이트 구조 전면에 코발트 실리사이드 형성을 위한 금속막으로 100∼200Å 두께의 티타늄 막(200)을 형성한 후, 티타늄 막(200) 아래와 위로 코발트 막(100, 300)을 100∼200Å 두께로 이중으로 증착(deposition)하며, 코발트 막(300) 상에 티타늄, 혹은 질화 티타늄 막(400)을 증착한다.
이후, 이중으로 증착된 코발트 막(100, 300)의 중간에 있는 티타늄 막(200)이 1차 반응물인 CoSi의 결정립 내로 확산될 수 있도록 550∼650℃의 고온에서 열처리를 수행하며, 과수와 황산의 혼합액에서 반응하지 않는 코발트 막(100, 300), 티타늄 막(200), 티타늄, 혹은 질화 티타늄 막(400)을 제거한다.
그러면, 도 2c와 같이, 고온의 750∼850℃에서 저항이 낮고 안정된 CoSi2 형태의 코발트 실리사이드 막(500)이 액티브와 다결정 게이트의 폴리에서만 균일하면서 연속적으로 형성한다.
한편, 도 2d는 코발트 막(300) 아래와 위로 증착된 티타늄 막(200)과 티타늄, 혹은 질화 티타늄 막(400)을 제거하면서, 액티브와 폴리에만 형성된 연속적이고 균일한 코발트 실리사이드 막(500)을 도시한 도면으로서, 코발트 막(100, 300) 중간의 티타늄 막(200)은 일차 및 이차 열처리 과정으로 인하여, 형성되는 CoSi2 형태의 실리사이드 내 코발트 실리사이드의 결정립계(700)와 실리콘 계면(800)으로 티타늄 원자들(600)이 확산하여 코발트 실리사이드의 덩어리(agglomeration) 방지와 실리콘 계면의 자연 산화막을 제거할 수 있는 것이다.
그러므로, 본 발명은 이중의 코발트막 사이에 티타늄막을 증착하고, 이어서 코발트막 상에 티타늄, 혹은 질화 티타늄 막을 증착한 적층 금속막 구조를 스퍼터링 장비를 이용하여 열처리 과정을 통해 연속적이면서 균일한 코발트 실리사이드를 형성함으로서, 미세 소자의 졍선(junction)과 게이트 전극에서의 저항 값을 낮추면서 안정하게 유지하며, 누설 전류 특성 또한 개선시켜 소자의 수율을 향상시킬 수 있는 효과가 있다.또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위내에 포함되는 모든 사항을 포함한다.

Claims (5)

  1. 반도체의 실리사이드 형성방법으로서,
    액티브 영역을 형성한 실리콘 기판 상에 다결정 전극의 폴리와 질화막의 스페이서로 이루어진 게이트 구조를 형성하는 단계와,
    상기 게이트 구조 전면에 코발트 실리사이드 형성을 위한 티타늄 막을 형성하는 단계와,
    상기 형성된 티타늄 막 아래와 위로 코발트 막을 이중으로 증착하는 단계와,
    상기 코발트 막 상에 티타늄, 혹은 질화 티타늄 막을 증착하는 단계와,
    상기 이중으로 증착된 코발트 막의 중간에 있는 티타늄 막이 CoSi의 결정립 내로 확산되도록 일차 열처리를 수행하며, 상기 CoSi 형성 이외의 상기 코발트 막, 티타늄 막, 티타늄, 혹은 질화 티타늄 막을 제거하며, 이차 열처리를 수행하여 저항이 낮고 안정된 코발트 실리사이드 막을 액티브와 폴리에서만 균일하면서 연속적으로 형성하는 단계
    를 포함하는 반도체의 실리사이드 형성방법.
  2. 제 1 항에 있어서,
    상기 티타늄 막은, 100∼200Å의 두께로 형성하며, 상기 이중으로 증착된 코발트 막은, 100∼200Å의 두께로 증착하는 것을 특징으로 하는 반도체의 실리사이드 형성방법.
  3. 제 1 항에 있어서,
    상기 일차 열처리는, 550∼650℃의 고온에서 수행하는 것을 특징으로 하는 반도체의 실리사이드 형성방법.
  4. 제 1 항에 있어서,
    상기 이차 열처리는, 750∼850℃의 고온에서 수행하는 것을 특징으로 하는 반도체의 실리사이드 형성방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 열처리 과정을 통해 형성된 코발트 실리사이드 막은, CoSi2 형태의 실리사이드 내 코발트 실리사이드의 결정립계와 실리콘 계면으로 티타늄 원자들이 확산하여 코발트 실리사이드의 덩어리(agglomeration) 방지와 실리콘 계면의 자연 산화막을 제거하는 것을 특징으로 하는 반도체의 실리사이드 형성방법.
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