KR100437620B1 - 반도체소자의폴리사이드구조의형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘 게이트 표면에 텅스텐 실리사이드를 형성하는 반도체 소자의 폴리사이드 구조의 형성방법을 개시한다. 개시된 본 발명의 폴리사이드 구조의 형성방법은, 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 게이트 산화막 및 게이트전극 패턴을 형성하는 단계; 상기 게이트 전극의 측벽에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 게이트 전극을 포함한 반도체 기판의 전면 상에 티타늄 질화막과 텅스텐 실리사이드막을 형성하는 단계; 상기 게이트 전극 상부의 티타늄 질화막상에 게이트 전극의 폭 보다 좁은 감광막 마스크 패턴을 형성하는 단계; 및 상기 감광막 마스크 패턴에 의해 노출된 텅스텐 실리사이드막과 그 하부의 티타늄 질화막을 순차적으로 제거하는 단계를 포함한다.
Description
[기술분야]
본 발명은 폴리사이드 구조의 반도체 소자에 관한 것으로서, 특히 폴리실리콘게이트 표면에 텅스텐 실리사이드를 형성하는 반도체 소자의 폴리사이드 구조 및 그의 형성방법애 판한 것이다.
[종래기술]
현재, 반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는 종래 소자에서 대단히 많은 부분들의 축소화가 이루어져야 한다. 이러한 부분들 중 3가나 5가의 불순물 이온을 반도체 기관상에 주입하여 소오스(Source), 드레인(Drain) 영역을 형성시키는 이온주입에 의한 접합 형성공정에서 확산접합층 깊이를 낮추기 위한 공정은 매우 중요하다. 아울러, 상기 이온주입 공정중, 게이트 전극으로 사용되는 폴리실리콘에 불순물 이온이 주입되어 폴리실리콘의 비저항이 낮아지게 된다.
이와 같은 활성영역에서의 전도성의 향상은 금속층과의 오믹 접촉(Ohmic Comtact)을 위하여 소자의 집적도 증가에 따라 필수적으로 수반되어야 하다.
그러나, 상기와 같은 불순물 이온주입만으로는 비저항값의 감소에 그 한계가 있으므로, 소오스와 드레인 영역 및 폴리실리콘 게이트의 위에 Ta, Mo, W, Ti, Co등과 같은 고융점 금속을 증착하여 상기 금속과 실리콘의 화합물인 실리사이드(silicide)를 형성해 주는 방법이 제시되었다.
상기한 실리사이드를 소오스, 게이트 및 드레인 영역에 형성할 때, 소오스, 게이트 및 드레인 영역을 포함한 전면에 금속막을 증착한 다음, 소정 온도로 열처리하여 실리사이드를 형성하고, 상기 소오스, 게이트 및 드레인 영역 이외의 산화막 상에서 반응하지 않고 남은 금속막을 선택적으로 식각하여 소오스, 게이트 및 드레인 영역에만 실리사이드가 남을 수 있도록 하는 자기 정렬 실리사이드(샐리사이드(salicide)) 형성방법이 마스크 작업을 줄일 수 있다는 장점으로 인하여 널리 사용되고 있다.
이러한 셀리사이드 공정으로 형성된 폴리실리콘 위의 실리사이드를 폴리사이드(Polycide)라 하는데, 폴리사이드를 텅스텐 실리사이드로 형성하는 과정에 있어서, WF6의 불소(Fluorine; F)기나 세정시의 가스인 NF3의 불소기 등이 게이트 산화막 내에 침투하여 트랜지스터 특성을 저하시키는 문제점이 발생하게 된다.
따라서, 본 발명은 게이트용 폴리실리콘과 폴리사이드 사이에 불소의 침투를 방지할 수 있는 티타늄 질화막을 형성하여 주므로써, 트랜지스터 특성 저하를 방지할 수 있는 반도체 소자의 폴리사이드 구조 및 그의 제조방법을 제공하는데 그 목적이 있다.
첨부한 도면은 본 발명의 실시 예에 따른 반도체 소자의 폴리사이드 구조 형성과정을 설명하기 위한 공정 흐름도.
*도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 게이트 산화막
3 : 폴리실리콘 4-1 : 산화막
4-2 : 게이트 측벽 산화막 5 :티타늄 질화막
6 : 텅스텐 실리사이드 7 :감광막 마스크 패턴
본 발명에 따르면, 폴리사이드 구조는 폴리실리콘의 게이트 위애 텅스텐 폴리사이드가 형성된 반도체 소자에 있어서, 폴리실리콘 층과 텅스텐 폴리사이드 사이에 티타늄 질화막층을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 폴리사이드 구조의 형성방법은 반도체 기판을 제공하는 단계;
반도체 기판위에 게이트 산화막 및 게이트 전극 패턴을 형성하는 단계; 게이트 전극의 측벽 산화막을 형성하는 단계; 전면에 티타늄 질화막을 형성하는 단계; 텅스텐 실리사이드 막을 증착하는 단계; 게이트 전극 상부의 티타늄 질화막 위에 게이트 전극의 폭보다 좁은 감광막 마스크 패턴을 형성하는 단계; 노출된 텅스텐 실리사이드막과 그 하부의 티타늄 질화막을 순차적으로 제거하는 단계를 포함하는것을 특징으로 한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
첨부한 도면은 본 발명의 실시예에 따른 폴리사이드 구조의 반도체 소자를 형성하는 방법을 설명하는 공정흐름도이다.
(A)에 도시한 것처럼, 반도체 기판(1) 위에 게이트 산화막(2)을 소정 두깨로 증착하고, 상기 게이트 산화막(2)위에 폴리실리콘(3)을 소정 두께로 증착한 다음, 통상의 사진 식각법을 이용하여 게이트 패턴을 형성한다.
다음으로, (B)에 도시한 것처럼, 산화막(4-1)을 소정 두께로 전면에 증착한 다음, 게이트 전극의 표면이 드러날 때까지 이방성 식각하므로써, 게이트 측벽 산화막(4-2)을 형성한다.
그런다음, 전면에 티타늄 질화막(5)과 텅스텐 실리사이드(6)를 전면에 소정 두께로 증착한 다음, 게이트 전극 패턴의 폭보다 작은 감광막 마스크 패턴(7)을 형성한다. 이 후, 노출된 텅스텐 실리사이드(6)와 그 하부의 티타늄 질화막(5)을 순차적으로 식각하여 제거하므로써, (D)와 같은 폴리사이드 구조를 갖는 반도체 소자를 제조하게 된다.
상기와 같은 공정을 통하여 제조된 폴리사이드 구조를 갖는 반도체 소자는 폴리실리콘 층과 텅스텐 폴리사이드 사이에 티타늄 질화막 층을 구비하여 텅스텐 폴리사이드 형성 및 식각시 사용되는 불소기가 트랜지스터로 침투하는 것을 방지하게 된다. 본 발명의 다른 실시예로는 티타늄 질화막(5) 층의 형성후, 텅스텐 폴리사이드(6) 형성전에 400℃이상의 온도에서 열적 어닐링 단계를 더 구비하는 것도 가능하며, 아울러, 티타늄 질화막(5) 층의 형성전 또는 후에 티타늄, 탄탈륨, 코발트로 이루어지는 그룹중 어느 하나의 금속층을 형성하는 단계를 더 구비하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명의 폴리사이드 구조 및 그의 형성방법은 폴리실리콘 층과 텅스텐 폴리사이드 사이에 티타늄 질화막 층을 구비하여 텅스텐 폴리사이드 형성 및 식각시 사용되는 불소기가 트랜지스터로 침투하는 것을 방지하므로써, 트랜지스터의 특성저하를 방지하는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (4)
- 반도체 기판을 제공하는 단계;상기 반도체 기판위에 게이트 산화막 및 게이트 전극 패턴을 형성하는 단계:상기 게이트 전극의 측벽에 측벽산화막을 형성하는 단계;계;상기 게이트 전극 상부의 티타늄 질화막 위애 게이트 전극의 폭보다 좁은 감광막 마스크 패턴을 형성하는 단계; 및상기 감광막 마스크 패턴에 의해 노출된 텅스텐 실리사이드막과 그 하부의 티타늄 질화막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 폴리사이드 구조의 형성방법.
- 제 1 항에 있어서, 상기 티타늄 질화막의 형성후, 상기 텅스텐 폴리사이드 형성전에 4OO℃이상의 온도에서 열적 어닐링 공정을 더 구비하는 것을 특징으로 하는 반도체 소자의 폴리사이드 구조의 형성방법.
- 제 1 항에 있어서, 상기 티타늄 질화막의 형성전 또는 후에 티타늄, 탄탈륨, 코발트로 이루어지는 그룹중 어느 하나의 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 폴리사이드 구조의 형성방법.
- 제 1 항에 있어서, 상기 티타늄 질화막의 형성방법은 화학기상증착법인 것을 특징으로 하는 반도체 소자의 폴리사이드 구조의 형성방법.
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| E902 | Notification of reason for refusal | ||
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