JPH03276753A

JPH03276753A - 半導体装置およびその製造方法

Info

Publication number: JPH03276753A
Application number: JP2078132A
Authority: JP
Inventors: Yoshiaki Hisamune; 義明久宗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-27
Filing date: 1990-03-27
Publication date: 1991-12-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は容量素子にイツトリウム酸化膜が用いられた半
導体装置およびその製造方法に関する。

［従来の技術］半導体装置の高集積化に伴い、容量素子に対し、所定の
蓄積容量を確保しつつ、かつその占有面積（セルサイズ
）を縮小することが要求されている。上記容量素子形成
のための従来の技術の一つとしては、スパッタリングに
より形成したタンタル酸化膜（Ｔａ２ｅｓ）、ハフニウ
ム酸化膜（ＨｆＯ□）、あるいはイツトリウム酸化膜（
Ｙ２Ｏ２）等の高誘電率材料を容量絶縁膜に用いた容量
素子の形成がある（例えば、ＩＥＥＥ　Ｔｒａｎｓ、　
ＥＤ−２９３６８（１９８２）。

Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ
　１８ｔｈ　Ｃｏｎｆｅｒｅｎｃｅｏｎ　５ｏｌｉｄ　
５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａ
ｌｓ　ｐ、２５７ｆ１９８６１．　　ＩＥＥＥ　Ｔｒａ
ｎｓ、　ＥＤＬ−９１８０ｆ１９８８）。

Ａｐｐｌ、　Ｐｈｙｓ、　Ｌｅｔｔ、　５１９１９　ｆ
１９８７）　）。

［発明が解決しようとする課題］上述した従来の容量素子形成技術では、ＴａｚＯｔｔや
ＨｆＯ２を用いた場合、膜のリーク電流が大きく実用上
の使用に耐えないという欠点がある。また、Ｙ２Ｏ３を
用いた場合、リーク電流は小さいもののスパッタリング
法を用いて形成されているため、段差被覆性が悪いとい
う欠点がある。このことは、１６　Ｍｂｉｔ以上のＤＲ
ＡＭ等超大規模集積回路（ＵＬＳＩ）に使用が予想され
る溝型容量素子（トレンチキャパシタ）の形成をきわめ
て困難なものにする。

また、従来提案された容量素子構造Ａｌ／Ｙ２Ｏ３／Ｓ
ｉではＹ２Ｏ３／Ｓｉ界面に誘電率の低い遷移層Ｙ、Ｓ
ｉ、０□が形成され、実効的な蓄積容量が低下してしま
うという欠点がある。

本発明は上記の欠点に鑑み、リーク電流が小さく誘電率
の高いＹ２Ｏ３膜を段差被覆性良く形成し、しかも化学
的に安定な構造をもつ半導体装置およびその製造方法を
提供することを目的とする。

［課題を解決するための手段］本発明の半導体装置は、シリコン基板上に形成された第
１の電極膜と、第１の電極膜上に形成され、表面固定反
応に対するバリアとなるバリア膜と、バリア膜上に形成
されたイツトリウム酸化膜と、イツトリウム酸化膜上に
形成された第２の電極膜とからなる容量素子を有し、本発明の半導体装置の製造方法は、前記半導体装置のイ
ツトリウム酸化膜を形成する際、少くともイツトリウム
化合物を原料とする化学気相成長法を用い、あるいはイ
ツトリウム化合物を原料とする化学気相成長法によりイ
ツトリウム薄膜を形成した後、該イツトリウム薄膜を酸
化する。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の半導体装置の第１の実施例を示す縦断
面図である。

本実施例はメモリセルであり、ＭＯＳ）−ランジスタを
形成するシリコン基板１０１　、　ｎ”拡散層１０２゜
１０３、ゲート酸化膜１０４、ポリシリコン膜１０５（
ゲート電極）と、容量素子を形成するポリシリコン膜１
０６（下部電極）、チタンナイトライド膜１０７（以降
、ＴｉＮ膜１０７と記す）、イツトリウム酸化膜１０８
（以降、Ｙ２Ｏ３膜１０８と紀す）、タングステンシリ
サイド膜１０９（上部電極であり、以降、ＷＳｉ工膜１
ｏ９と記す）とから構成されている。

ＴｉＮ膜１０７はポリシリコン膜１０６とＹ２Ｏ３膜１
０８との表面固定反応に対するバリア膜である。このよ
うな膜としては、導電性膜であるタイクン（ＴｉＷ）　
、タイクンナイトライド（ＴｉＷ：Ｎ）、高融点金属（
Ｍｏ、Ｗ、　Ｔｉ等）、および高融点金属シリサイド（
ＭｏＳｉ２、ＷＳｉ□、ＴｉＳｉ２等）が使用可能であ
る。また、バリア性の高い絶縁膜としてシリコン酸化膜
、シリコン酸化窒化膜等を用いることも可能である。ま
た、本実施例のメモリセルの容量素子は、Ｙ２Ｏ３膜１
０８の膜厚を６ｎｍとした場合、　２４μＦ／ｃｍ２と
高い容量を得ることができた。

第２図は本発明の第２の実施例を示す縦断面図である。

本実施例はダイナミック・ランダム・アクセスメモリ（
以降、ＤＲＡＭと記す）のメモリセルであり、溝型容量
素子を形成するｐ型シリコン基板２０１、シリコン窒化
膜２０２（以降、ＳｉＮ膜２０２と記す）　、　Ｙ２Ｏ
３膜２０３、タングステン膜２０４（以降、Ｗ膜２０４
と記す）、ｎ型ポリシリコン層２０５と、ＭＯ３型トラ
ンジスタを形成するｎ＋型拡散領域２０６．２０？、Ｗ
ＳＩＸ膜２０８　、　シリコン酸化膜２０９とから構成
されている。

本実施例において、容量素子の形成は、はじめにｐ型シ
リコン基板２０１にリアクティブ・イオン・エツチング
により溝を加工する。次に、シランとアンモニアとを原
料としたＣＶＤ法により２ｎｍのＳｉＮ膜２０２、後述
の実施例に示すＣＶＤ法により６ｎｍのＹ２Ｏ３膜２０
３、六弗化タングステンと水素とを原料としたＣＶＤ法
により２０ｎｍのＷ膜２０４を形成した後、シラン還元
のＣＶＤ法によりポリシリコン２０５を埋込む。ポリシ
リコン２０５はリンドープされ、Ｗ膜２０４とともに電
荷蓄積電極として機能する。一方、ｐ型シリコン基板２
０１はその対向電極となる。ここで、ＳｉＮ膜２０２は
下地ｐ型シリコン基板２０１とＹ２Ｏ３膜２０３との界
面同相反応を防ぐためのバリア膜として働く。このバリ
ア膜としては、ＳｉＮ膜の他にシリコン酸化膜、シリコ
ンオキシナイトライド膜、アルミニウム酸化膜等の絶縁
膜を適用することが可能であるが、高誘電率でかつ膜厚
が薄い程望ましい。また、Ｗ膜２０４もｎ型ポリシリコ
ン２０５とＹ２Ｏ３膜２０３との界面同相反応を防ぐバ
リア膜として機能している。また、本実施例では、高誘
電率絶縁膜Ｙ２Ｏ３とシリコンとの境界面に熱的に安定
なバリア膜を界しているので、高温の熱処理に対しても
特性劣化のない容量素子が形成されるという利点がある
。

第３図は本発明の半導体装置の製造方法に用いられるＣ
ＶＤ装置を示す説明図である。

本装置は第１、第２の実施例のもののＹ２Ｏ３膜を形成
する際用いられた。

酸素０２は酸素ガス供給管３０７、バルブ３０９１、流
量計３１０１、オゾン発生器３１１を介して反応ガス導
入管３０５に供給される。窒素Ｎ２は窒素ガス供給管３
０８からバルブ３０９□、流量計３１０２を介して反応
ガス導入管３０５に供給されるとともにバルブ３０９３
、流量計３１０３、エバポレーク３１２を介して反応ガ
ス導入管３０５に供給される。ヒータ３１３はエバポレ
ータ３１２と反応炉３０１との間の導管を加熱する。反
応ガス導入管３０５に供給されたガスは、試料３０２と
サセプタ３０３とを収納し、ヒータ３０４で加熱される
反応炉３０１に導入され、反応ガス排気管３０６から排
出される。

上記装置において、オゾン発生装置３１１は酸素０２を
オゾン０３に変換し、エバポレータ３１２は液体原料で
あるイリメトキシイットリウムＹ　ｆＯｃＨ３１２を収
納しており、窒素ガス供給管３０８からの窒素Ｎ２をキ
ャリアガスとして、イリメトキシイットリウムＹ　ｆＯ
ｃＨ３１２を送出し、ヒータ３１３はイリメトキシイッ
トリウムＹ（ＯＣＨ３）２が配管内で析出することを防
止している。

ＣＶＤ装置の反応炉３０１の中の、ヒータ３０４により
加熱された試料３０２には、オゾンｏ３とＹ　（０（：
Ｈ３１、、の反応によりＹ２Ｏ３膜が形成された。この
場合、成膜温度は７００℃、圧力５　Ｔｏｒｒの条件下
で、５０人／ｍｉｎの成長速度で膜形成が行われた。

上記形成工程では、原料であるイツトリウム化合物にト
リメトキシイツトリウムＹ（ＯＣＨ３）ｚを用いたが、
その他に表１および表２に示した原料を用いてもよい。

表１表２表１、表２に示した原料を用いた方法について述べる。

（１）表１および表２に示した原料ガスの１つと酸素ま
たは一酸化二窒素（Ｎ２０１　とのＣＶＤにより、成膜
温度７００℃程度でＹ２Ｏ３膜が形成できる。

（２）表１に示した原料ガスのみのＣＶＤにより、成膜
温度７００℃程度でＹ２Ｏ３膜が形成できる。

（３）表２に示した原料ガスのみ、または表２に示した
原料ガスと水素等還元性ガスとのＣＶＤにより、成膜温
度６００℃程度でイツトリウム膜を形成した後、酸素雰
囲気中で８００℃程度の熱処理（酸化）を行うことによ
り、Ｙ２Ｏ３膜を形成でき　０る。

また、（１）〜（３）の成膜時に紫外光を照射すること
により、成膜反応を促進させ、より高品質な成膜を行う
ことが可能である。

［発明の効果］以上説明したように本発明は、第１の電極膜上に、バリ
ア層となる導電性または絶縁性薄膜、イツトリウム酸化
膜、第２の電極膜が順次積層された構造の容量素子を形
成することにより、化学的に安定な高容量素子を実現で
きる効果があり、さらに、イツトリウム酸化膜の形成な
ＣＶＤにより形成することにより、段差被覆性の良い膜
形成ができる効果もある。

【図面の簡単な説明】

第１図は本発明の半導体装置の第１の実施例を示す縦断
面図、第２図は本発明の第２の実施例を示す縦断面図、
第３図は本発明の半導体装置の製造方法に用いられるＣ
ＶＤ装置を示す説明図である。１０１・・・シリコン基板、１・・・ｎ＋拡散層、・・・ｎ′″拡散層、 −・・ゲート酸化膜、・・・ポリシリコン膜（ゲート電極）、・・・ポリシリ
コン膜（下部電極）、・・・チタンナイトライド膜（ＴｉＮ膜）、・・・イツ
トリウム−酸化膜（Ｙ２Ｏ２膜）、・・・タングステン
シリサイド膜（ＷＳｉ。膜）・−・ｐ型シリコン基板、・・−シリコン窒化膜、・・・イツトリウム酸化膜、・・・タングステン膜、・・・ｎ型ポリシリコン層、・・・ｎ＋拡散層、・・・ｎ４拡散層、 −・・タングステンシリサイド膜、・・・シリコン酸化膜、・・・反応炉、・・・試料、・・・サセプタ２３０４・・・ヒータ、３０５・・・反応ガス導入管、３０６・・・反応ガス排気管、３０７・・・酸素ガス供給管、３０８・・・窒素ガス供給管、３０９、、３０９２．３０９３・・・バルブ、３１０、
、３１０２．３１０゜・・・流量計、３１１・・・オゾ
ン発生器、３１２・・・エバポレータ、３１３・・・ヒータ。

Claims

【特許請求の範囲】１、シリコン基板上に形成された第１の電極膜と、第１の電極膜上に形成され、表面固定反応に対するバリ
アとなるバリア膜と、バリア膜上に形成されたイットリウム酸化膜と、イットリウム酸化膜上に形成された第２の電極膜とから
なる容量素子を有する半導体装置。２、前記半導体装置のイットリウム酸化膜を形成する際
、少くともイットリウム化合物を原料とする化学気相成
長法を用いる前記半導体装置の製造方法。３、前記半導体装置のイットリウム酸化膜を形成する際
、イットリウム化合物を原料とする化学気相成長法によ
りイットリウム薄膜を形成した後、該イットリウム薄膜
を酸化することにより形成する前記半導体装置の製造方
法。