JPH11163282A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11163282A JPH11163282A JP9326682A JP32668297A JPH11163282A JP H11163282 A JPH11163282 A JP H11163282A JP 9326682 A JP9326682 A JP 9326682A JP 32668297 A JP32668297 A JP 32668297A JP H11163282 A JPH11163282 A JP H11163282A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- insulating film
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）等の超ＬＳＩの酸化タンタル膜の容量素子
部の容量値を増加し、リーク電流特性を改善する。 【解決手段】粗面ポリシリコン膜からなる容量下部電極
２表面上へ、薄膜のＷ膜４を化学気相成長法により選択
的に形成し、次いで容量絶縁膜（酸化タンタル膜１１）
を形成後、この容量絶縁膜を緻密化処理し、容量上部電
極３を形成する。
（ＤＲＡＭ）等の超ＬＳＩの酸化タンタル膜の容量素子
部の容量値を増加し、リーク電流特性を改善する。 【解決手段】粗面ポリシリコン膜からなる容量下部電極
２表面上へ、薄膜のＷ膜４を化学気相成長法により選択
的に形成し、次いで容量絶縁膜（酸化タンタル膜１１）
を形成後、この容量絶縁膜を緻密化処理し、容量上部電
極３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）等の超ＬＳＩ用いられる容量素子部
を形成方法を含むに半導体装置の製造方法に関してい
る。
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）等の超ＬＳＩ用いられる容量素子部
を形成方法を含むに半導体装置の製造方法に関してい
る。
【０００２】
【従来の技術】２５６ＭｂｉｔＤＲＡＭ以降の超ＬＳＩ
メモリデバイスの容量素子部においては、単位面積当た
りの容量値を大きくできる高誘電率容量絶縁膜の採用が
検討されている。
メモリデバイスの容量素子部においては、単位面積当た
りの容量値を大きくできる高誘電率容量絶縁膜の採用が
検討されている。
【０００３】この高誘電率容量絶縁膜の形成方法として
は、化学気相成長法が優れたステップカバレッジ特性を
有する膜が形成できるため、多くの研究がなされてい
る。例えば、特開平４−１６２５２７号公報には、酸化
タンタルの容量絶縁膜のプラズマ化学反応による化学気
相成長法の技術が開示されている。
は、化学気相成長法が優れたステップカバレッジ特性を
有する膜が形成できるため、多くの研究がなされてい
る。例えば、特開平４−１６２５２７号公報には、酸化
タンタルの容量絶縁膜のプラズマ化学反応による化学気
相成長法の技術が開示されている。
【０００４】図８は、酸化タンタル容量絶縁膜をプラズ
マ化学反応による化学気相成長法で成膜したＤＲＡＭセ
ルの形成例であり、ビット線５６を含むトランジスタを
被覆する層間絶縁膜４８に設けられたコンタクト孔５７
を通してトランジスタに結合するスタックトタイブの容
量素子の製造方法を工程順に示した断面図である。
マ化学反応による化学気相成長法で成膜したＤＲＡＭセ
ルの形成例であり、ビット線５６を含むトランジスタを
被覆する層間絶縁膜４８に設けられたコンタクト孔５７
を通してトランジスタに結合するスタックトタイブの容
量素子の製造方法を工程順に示した断面図である。
【０００５】まず、下部電極ポリシリコン膜からなる容
量下部電極２上に、タングステン膜（以下、Ｗ膜とい
う）４をスパッタ法などにより形成する（図８
（ａ））。一般的に、Ｗ膜厚は、ウェハ面内に均一性良
く形成させるため、１００ｎｍ以上の成膜を行ってい
る。その後、有機原料であるペンタエトキシタンタル
（Ｔａ（ＯＣ2 H 5）5 ） ガスを用いた減圧化学気相成
長法により酸化タンタル膜１１を形成後、この膜のリー
ク電流特性を改善させるために酸素雰囲気中で熱処理を
行う（図８（ｂ））。続いて、Ｗ膜等により容量上部電
極３を形成し（図８（ｃ））、容量素子部が形成され
る。
量下部電極２上に、タングステン膜（以下、Ｗ膜とい
う）４をスパッタ法などにより形成する（図８
（ａ））。一般的に、Ｗ膜厚は、ウェハ面内に均一性良
く形成させるため、１００ｎｍ以上の成膜を行ってい
る。その後、有機原料であるペンタエトキシタンタル
（Ｔａ（ＯＣ2 H 5）5 ） ガスを用いた減圧化学気相成
長法により酸化タンタル膜１１を形成後、この膜のリー
ク電流特性を改善させるために酸素雰囲気中で熱処理を
行う（図８（ｂ））。続いて、Ｗ膜等により容量上部電
極３を形成し（図８（ｃ））、容量素子部が形成され
る。
【０００６】
【発明が解決しようとする課題】上述した従来の超ＬＳ
Ｉメモリデバイスの容量素子部の構造においては、容量
素子部のリンドープポリシリコン膜は、表面がほとんど
平坦状態のものが用いられているため容量素子部の表面
積が小さく容量値を大きくできない問題があった。
Ｉメモリデバイスの容量素子部の構造においては、容量
素子部のリンドープポリシリコン膜は、表面がほとんど
平坦状態のものが用いられているため容量素子部の表面
積が小さく容量値を大きくできない問題があった。
【０００７】このポリシリコン膜表面を粗面（ＨＳＧ：
hemispherical grain ）化し、表面積を２倍程度に増加
させる技術が開発され、実用化されつつある。例えば特
開平８−１３９２８８号公報には、容量素子部の下部電
極であるポリシリコンあるいはアモルファスシリコン表
面を高融点金属のハロゲンガスとを反応させて、高融点
金属あるいは高融点金属のシリサイドで置換し、次いで
高融点金属のハロゲンガスをシランガスあるいは水素で
還元することにより粗な結晶粒を下部電極表面に選択的
に堆積させた後、容量絶縁膜を形成する技術が開示され
ている。
hemispherical grain ）化し、表面積を２倍程度に増加
させる技術が開発され、実用化されつつある。例えば特
開平８−１３９２８８号公報には、容量素子部の下部電
極であるポリシリコンあるいはアモルファスシリコン表
面を高融点金属のハロゲンガスとを反応させて、高融点
金属あるいは高融点金属のシリサイドで置換し、次いで
高融点金属のハロゲンガスをシランガスあるいは水素で
還元することにより粗な結晶粒を下部電極表面に選択的
に堆積させた後、容量絶縁膜を形成する技術が開示され
ている。
【０００８】この技術においては、ポリシリコン等の下
部電極表面は高融点金属で置換される際に粗面化し、そ
の上に形成した容量絶縁膜の表面積をある程度増加させ
ることが可能であるが、安定した形状の粗面化表面を形
成することができないために、容量絶縁膜の容量値が安
定せず、また下部電極部の形成において、多数の追加工
程が必要であり加工費増大の問題があった。
部電極表面は高融点金属で置換される際に粗面化し、そ
の上に形成した容量絶縁膜の表面積をある程度増加させ
ることが可能であるが、安定した形状の粗面化表面を形
成することができないために、容量絶縁膜の容量値が安
定せず、また下部電極部の形成において、多数の追加工
程が必要であり加工費増大の問題があった。
【０００９】本発明は、上記の従来の容量素子部の形成
技術における問題点を解決した半導体装置の製造方法を
提供することを目的とする。
技術における問題点を解決した半導体装置の製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）等の超ＬＳ
Ｉの半導体装置の製造方法において、前記半導体装置の
容量素子部の形成工程が、アモルファスシリコン上に粗
面ポリシリコン膜を成膜した下部電極を形成する工程
と、下部電極表面上へ薄膜のＷ膜を化学気相成長法によ
り選択的に形成後、容量絶縁膜を形成させる工程と、こ
の容量絶縁膜を緻密化処理させる工程と、前記容量絶縁
膜上に金属元素からなる上部電極を形成する工程とから
構成されることを特徴とする。
イナミック・ランダム・アクセス・メモリ）等の超ＬＳ
Ｉの半導体装置の製造方法において、前記半導体装置の
容量素子部の形成工程が、アモルファスシリコン上に粗
面ポリシリコン膜を成膜した下部電極を形成する工程
と、下部電極表面上へ薄膜のＷ膜を化学気相成長法によ
り選択的に形成後、容量絶縁膜を形成させる工程と、こ
の容量絶縁膜を緻密化処理させる工程と、前記容量絶縁
膜上に金属元素からなる上部電極を形成する工程とから
構成されることを特徴とする。
【００１１】前記のＷ膜の好ましい膜厚は５〜５０ｎｍ
であり、また前記容量絶縁膜としては、酸化タンタル、
酸化チタン、酸化ニオブ、酸化ハフニウムまたは酸化イ
ットリウムからなる高誘電体膜を使用できる。
であり、また前記容量絶縁膜としては、酸化タンタル、
酸化チタン、酸化ニオブ、酸化ハフニウムまたは酸化イ
ットリウムからなる高誘電体膜を使用できる。
【００１２】前記容量絶縁膜の形成方法として、有機原
料を用いた化学気相成長法が使用でき、この容量絶縁膜
の緻密化処理としては、酸素（０2）ガス，亜酸化窒素
（Ｎ2０）ガスあるいは水分（Ｈ2０ ）を含んだ酸素ガ
ス、またはこれら数種類の混合ガスである酸化ガスを用
いたプラズマ処理を適用できる。
料を用いた化学気相成長法が使用でき、この容量絶縁膜
の緻密化処理としては、酸素（０2）ガス，亜酸化窒素
（Ｎ2０）ガスあるいは水分（Ｈ2０ ）を含んだ酸素ガ
ス、またはこれら数種類の混合ガスである酸化ガスを用
いたプラズマ処理を適用できる。
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１４】図１は本発明の実施の形態の半導体装置の
製造方法で製造されたＤＲＡＭの一部の断面図である。
Ｐ型シリコン基体４１にＮウェル４２が形成され、そこ
に第１のＰウェル４３が形成されている。また第１のＰ
ウェル４３とＮ+ 型分離領域４５を介したＰ型シリコン
基体の部分に第２のＰウェル４３が形成されてシリコン
基板を構成する。このシリコン基板の主面のフィールド
酸化膜４６で絶縁分離された活性化領域に各素子が形成
されている。
製造方法で製造されたＤＲＡＭの一部の断面図である。
Ｐ型シリコン基体４１にＮウェル４２が形成され、そこ
に第１のＰウェル４３が形成されている。また第１のＰ
ウェル４３とＮ+ 型分離領域４５を介したＰ型シリコン
基体の部分に第２のＰウェル４３が形成されてシリコン
基板を構成する。このシリコン基板の主面のフィールド
酸化膜４６で絶縁分離された活性化領域に各素子が形成
されている。
【００１５】第１のＰウェル４３には多数のメモリセル
のそれぞれのトランジスタが構成されているが、図１で
は一対のメモリセルのみ図示している。すなわち一対の
メモリセルのトランジスタ５０のソース、ドレインとな
るＮ型領域５１が形成され、ゲート絶縁膜５２を介して
ポリシリコン膜５３およびシリサイド膜５４からなるゲ
ート電極５５が形成され、全体が第１の層間絶縁膜４７
で被覆される。
のそれぞれのトランジスタが構成されているが、図１で
は一対のメモリセルのみ図示している。すなわち一対の
メモリセルのトランジスタ５０のソース、ドレインとな
るＮ型領域５１が形成され、ゲート絶縁膜５２を介して
ポリシリコン膜５３およびシリサイド膜５４からなるゲ
ート電極５５が形成され、全体が第１の層間絶縁膜４７
で被覆される。
【００１６】この第１の眉間絶縁膜４７に設けられたコ
ンタクト孔５８を通してビット線５６が一対のメモリセ
ルのそれぞれのトランジスタに共通なソース、ドレイン
の一方となるＮ型領域５１に接続されている。このビッ
ト線を被覆して第２の層間絶縁膜４８が形成され、その
上に点線で囲んだ本発明の一対の容量素子部７０が構成
されている。すなわちこのスタック型の容量素子は、容
量下部電極２、容量誘電体膜としての酸化タンタル膜１
１および容量上部電極３から構成され、一対の容量下部
電極２は第１および第２の層間絶縁膜４７、４８に設け
られたコンタクト孔５７を通してそれぞれのトランジス
タのソース、ドレインの他方となるＮ型領域５１に接続
されている。
ンタクト孔５８を通してビット線５６が一対のメモリセ
ルのそれぞれのトランジスタに共通なソース、ドレイン
の一方となるＮ型領域５１に接続されている。このビッ
ト線を被覆して第２の層間絶縁膜４８が形成され、その
上に点線で囲んだ本発明の一対の容量素子部７０が構成
されている。すなわちこのスタック型の容量素子は、容
量下部電極２、容量誘電体膜としての酸化タンタル膜１
１および容量上部電極３から構成され、一対の容量下部
電極２は第１および第２の層間絶縁膜４７、４８に設け
られたコンタクト孔５７を通してそれぞれのトランジス
タのソース、ドレインの他方となるＮ型領域５１に接続
されている。
【００１７】また、容量上部電極３は一対のメモリセル
のそれぞれの容量素子に共通に連続的に形成され第２の
層間絶縁膜４８上を延ばして、容量上部電極の取り出し
部３’において第３の層間絶縁膜４９に設けられてコン
タクト孔６７を通して接地電位等の固定電位となってい
るアルミ電極７１と電気的接続されている。なお、この
アルミ電極７１の下部およびコンタクト孔６７の内壁お
よび容量上部電極の取り出し部３’に接する底面には窒
化チタン膜７２が形成され、コンタクト孔６７はＷ膜７
３により充填されている。
のそれぞれの容量素子に共通に連続的に形成され第２の
層間絶縁膜４８上を延ばして、容量上部電極の取り出し
部３’において第３の層間絶縁膜４９に設けられてコン
タクト孔６７を通して接地電位等の固定電位となってい
るアルミ電極７１と電気的接続されている。なお、この
アルミ電極７１の下部およびコンタクト孔６７の内壁お
よび容量上部電極の取り出し部３’に接する底面には窒
化チタン膜７２が形成され、コンタクト孔６７はＷ膜７
３により充填されている。
【００１８】一方、記憶装置の周辺回路のトランジスタ
６０は、Ｐウエル４３表面に設けられたＮ型のソース・
ドレイン領域５１と、Ｐウエル４３表面上に設けられた
ゲート絶縁膜５２と、ゲート絶縁膜５２を介してＰウエ
ル４３表面上に設けられたポリシリコン膜５３およびシ
リサイド膜５４が積層してなるゲート電極５５とから構
成されている。Ｎ型のソース・ドレイン領域５１の一方
に、層間絶縁膜４７，４８，４９を通して設けられたコ
ンタクト孔６８を介して、アルミ電極７１が接続されて
いる。このコンタクト孔６８も、上記コンタクト孔６７
よ同様に側面および底面は窒化チタン膜７２に覆われ、
タングステン膜７３により充填されている。同様に、周
辺回路のトランジスタ６０のゲート電極５５は、コンタ
クト孔を介してアルミ電極７１に接地されている。
６０は、Ｐウエル４３表面に設けられたＮ型のソース・
ドレイン領域５１と、Ｐウエル４３表面上に設けられた
ゲート絶縁膜５２と、ゲート絶縁膜５２を介してＰウエ
ル４３表面上に設けられたポリシリコン膜５３およびシ
リサイド膜５４が積層してなるゲート電極５５とから構
成されている。Ｎ型のソース・ドレイン領域５１の一方
に、層間絶縁膜４７，４８，４９を通して設けられたコ
ンタクト孔６８を介して、アルミ電極７１が接続されて
いる。このコンタクト孔６８も、上記コンタクト孔６７
よ同様に側面および底面は窒化チタン膜７２に覆われ、
タングステン膜７３により充填されている。同様に、周
辺回路のトランジスタ６０のゲート電極５５は、コンタ
クト孔を介してアルミ電極７１に接地されている。
【００１９】次に本発明の実施の形態の半導体装置の製
造方法について詳細に説明する。図２は、本発明の実施
の形態の半導体装置の製造方法の工程を説明するための
容量素子部の断面図であり、図１の点線で囲まれた容量
素子部７０を示している。
造方法について詳細に説明する。図２は、本発明の実施
の形態の半導体装置の製造方法の工程を説明するための
容量素子部の断面図であり、図１の点線で囲まれた容量
素子部７０を示している。
【００２０】まず、容量下部電極２であるリンドープア
モルファスシリコンを化学気相成長法により堆積、通常
のリソグラフィ／エッチング技術によりパターンニング
する（図２（ａ））。次に、ジシラン（Ｓｉ２Ｈ６）ガ
スを用いた分子照射により、アモルファスシリコン上に
粗面のポリシリコン膜２ａを形成する。形成条件とし
て、ジシラン流量１〜５０ｓｃｃｍ、圧力０．１〜１０
ｍＴｏｒｒで行い、形成条件により粗面ポリシリコンの
グレインサイズは１０〜１００ｎｍ、粗面度は粗なもの
から密と容量増加率を１．５倍〜２．３倍程度までコン
トロールできる。さらに、ドーピングしたリンの活性化
のため、窒素雰囲気中での高温熱処理を行う。
モルファスシリコンを化学気相成長法により堆積、通常
のリソグラフィ／エッチング技術によりパターンニング
する（図２（ａ））。次に、ジシラン（Ｓｉ２Ｈ６）ガ
スを用いた分子照射により、アモルファスシリコン上に
粗面のポリシリコン膜２ａを形成する。形成条件とし
て、ジシラン流量１〜５０ｓｃｃｍ、圧力０．１〜１０
ｍＴｏｒｒで行い、形成条件により粗面ポリシリコンの
グレインサイズは１０〜１００ｎｍ、粗面度は粗なもの
から密と容量増加率を１．５倍〜２．３倍程度までコン
トロールできる。さらに、ドーピングしたリンの活性化
のため、窒素雰囲気中での高温熱処理を行う。
【００２１】さらに、ポリシリコン膜２ａ表面の自然酸
化膜を希釈フッ酸により除去した後、Ｗ膜４を化学気相
成長法によりこのポリシリコン膜２ａ上へ選択的に形成
する（図２（ｂ））。このＷ膜４形成は、六フッ化タン
グステンガス（ＷＦ6 ）およびアルゴンガスを用いて、
ＷＦ6 ／Ａｒ分圧０．０１〜１．０Ｔｏｒｒ、温度２０
０〜５００℃の条件で行い、膜厚５〜５０ｎｍのＷ膜４
を形成する。
化膜を希釈フッ酸により除去した後、Ｗ膜４を化学気相
成長法によりこのポリシリコン膜２ａ上へ選択的に形成
する（図２（ｂ））。このＷ膜４形成は、六フッ化タン
グステンガス（ＷＦ6 ）およびアルゴンガスを用いて、
ＷＦ6 ／Ａｒ分圧０．０１〜１．０Ｔｏｒｒ、温度２０
０〜５００℃の条件で行い、膜厚５〜５０ｎｍのＷ膜４
を形成する。
【００２２】次に、この容量下部電極２上へ酸化タンタ
ル膜１１を化学気相成長法により堆積する（図２
（ｃ））。酸化タンタル膜１１は、図３に示すような装
置を用いて形成する。
ル膜１１を化学気相成長法により堆積する（図２
（ｃ））。酸化タンタル膜１１は、図３に示すような装
置を用いて形成する。
【００２３】酸化タンタル膜１１形成のためのガス原料
としては有機系のペンタエトキシタンタルを用いられ
る。この原料をヒータ１４により気化室１５で気化さ
せ、キャリアガスアルゴンの導入管２３によりバルブ２
２ｃを通して送られてきたキャリアガスであるアルゴン
ガスによりバルブ２２ｄを通して、半導体ウェハ１８を
搭載した基板ホルダ１７を載置した反応炉１９へ導入す
る。同時に、酸素ガスの導入管１２により酸化ガスがバ
ルブ２２ｂを通して反応炉１９へ導入される。ヒータ１
６により反応炉１９内は熱せられており、導入された有
機タンタルガスおよび酸化ガスが化学気相反応を起こ
し、半導体ウェハ１８上で酸化タンタル膜が形成され
る。
としては有機系のペンタエトキシタンタルを用いられ
る。この原料をヒータ１４により気化室１５で気化さ
せ、キャリアガスアルゴンの導入管２３によりバルブ２
２ｃを通して送られてきたキャリアガスであるアルゴン
ガスによりバルブ２２ｄを通して、半導体ウェハ１８を
搭載した基板ホルダ１７を載置した反応炉１９へ導入す
る。同時に、酸素ガスの導入管１２により酸化ガスがバ
ルブ２２ｂを通して反応炉１９へ導入される。ヒータ１
６により反応炉１９内は熱せられており、導入された有
機タンタルガスおよび酸化ガスが化学気相反応を起こ
し、半導体ウェハ１８上で酸化タンタル膜が形成され
る。
【００２４】酸化タンタル膜の成長条件として、有機タ
ンタル原料の気化室１５の加熱温度は３０〜２００℃、
ヒータ１６による反応炉１９内の温度は３００〜６００
℃、キャリアガスであるアルゴンガスの流量は１０〜１
０００ＳＣＣＭ、酸素ガスの流量は０．１〜２０ＳＬ
Ｍ、圧力は０．１〜１０Ｔｏｒｒで行うのが適してい
る。反応炉１９にはアルゴンガスをバルブ２２ａを通し
て導入するための他の導入管が接続され、また、排気口
２１を有する真空ポンプ２０が接続されている。
ンタル原料の気化室１５の加熱温度は３０〜２００℃、
ヒータ１６による反応炉１９内の温度は３００〜６００
℃、キャリアガスであるアルゴンガスの流量は１０〜１
０００ＳＣＣＭ、酸素ガスの流量は０．１〜２０ＳＬ
Ｍ、圧力は０．１〜１０Ｔｏｒｒで行うのが適してい
る。反応炉１９にはアルゴンガスをバルブ２２ａを通し
て導入するための他の導入管が接続され、また、排気口
２１を有する真空ポンプ２０が接続されている。
【００２５】本実施の形態では、容量絶縁膜として酸化
タンタル膜を例にしたが、酸化チタン膜，酸化ニオブ
膜，酸化ハフニウム膜，酸化イットリウム膜あるいはこ
れら数種類の容量絶縁膜からなる高誘電体膜を用いた場
合でも同様な本発明の効果が得られる。
タンタル膜を例にしたが、酸化チタン膜，酸化ニオブ
膜，酸化ハフニウム膜，酸化イットリウム膜あるいはこ
れら数種類の容量絶縁膜からなる高誘電体膜を用いた場
合でも同様な本発明の効果が得られる。
【００２６】続いて、この酸化タンタル膜の緻密化処理
として、酸化ガスを用いたプラズマ処理を行う。酸化プ
ラズマ処理条件として、温度は２００〜６００℃、雰囲
気ガスとして、酵素（０2 ）ガス、亜酸化窒素（Ｎ2０
）ガスあるいは水分（ Ｈ2０）を含んだ酸素ガス、ま
たはこれら数種類の混合ガス雰囲気中で行う。水分を含
んだ酸素ガスを使用する場合の水分添加量は、１〜１０
００ｐｐｍが適当であるが、もっとも好ましい水分添加
量は３０〜３００ｐｐｍである。水分添加したボンベ
（４７リットル）を用いた場合、水分添加量と充填圧力
に反比例の関係があり、水分添加量が３０ｐｐｍ以下で
は本発明の効果はなく、また水分添加量３００ｐｐｍで
約３０ｋｇ／ｃｍ2 の圧力が得られるが、これ以上の水
分添加量になると充填圧力は低下し実用的ではなくなる
ため、上限を３００ｐｐｍとした。続いて、容量上部電
極９として、窒化チタンを形成する（図２（ｄ））。
として、酸化ガスを用いたプラズマ処理を行う。酸化プ
ラズマ処理条件として、温度は２００〜６００℃、雰囲
気ガスとして、酵素（０2 ）ガス、亜酸化窒素（Ｎ2０
）ガスあるいは水分（ Ｈ2０）を含んだ酸素ガス、ま
たはこれら数種類の混合ガス雰囲気中で行う。水分を含
んだ酸素ガスを使用する場合の水分添加量は、１〜１０
００ｐｐｍが適当であるが、もっとも好ましい水分添加
量は３０〜３００ｐｐｍである。水分添加したボンベ
（４７リットル）を用いた場合、水分添加量と充填圧力
に反比例の関係があり、水分添加量が３０ｐｐｍ以下で
は本発明の効果はなく、また水分添加量３００ｐｐｍで
約３０ｋｇ／ｃｍ2 の圧力が得られるが、これ以上の水
分添加量になると充填圧力は低下し実用的ではなくなる
ため、上限を３００ｐｐｍとした。続いて、容量上部電
極９として、窒化チタンを形成する（図２（ｄ））。
【００２７】本実施の形態においては、上部電極とし
て、窒化チタン単層を用いたが、タングステン、モリブ
デン、チタンなどの高融点金属、あるいはこれら高融点
金属の窒化膜、あるいはこれら高融点金属のシリサイド
膜膜、あるいはこれら高融点金属の多層膜を用いた場合
でも同様な効果が得られる。
て、窒化チタン単層を用いたが、タングステン、モリブ
デン、チタンなどの高融点金属、あるいはこれら高融点
金属の窒化膜、あるいはこれら高融点金属のシリサイド
膜膜、あるいはこれら高融点金属の多層膜を用いた場合
でも同様な効果が得られる。
【００２８】本実施の形態の半導体装置の製造方法で製
造された半導体装置の容量素子部のＷ膜厚に対する単位
面積当たり（０．１ｍｍ2 ）の容量値を図４に示す。図
４から、Ｗ膜厚が増加するのに伴い、容量値は減少して
おり、１００ｎｍ以上では粗面化した面積増加分の効果
が得られないことがわかった。一方、Ｗ膜厚が５ｎｍ以
下の場合、Ｗ膜を通して粗面ポリシリコン膜からのシリ
コンと酸化タンタル膜が反応するため、容量値が著しく
低下してしまう。結果として、Ｗ膜の膜厚を５ｎｍから
５０ｎｍで適用することによる本発明の効果が得られ
る。
造された半導体装置の容量素子部のＷ膜厚に対する単位
面積当たり（０．１ｍｍ2 ）の容量値を図４に示す。図
４から、Ｗ膜厚が増加するのに伴い、容量値は減少して
おり、１００ｎｍ以上では粗面化した面積増加分の効果
が得られないことがわかった。一方、Ｗ膜厚が５ｎｍ以
下の場合、Ｗ膜を通して粗面ポリシリコン膜からのシリ
コンと酸化タンタル膜が反応するため、容量値が著しく
低下してしまう。結果として、Ｗ膜の膜厚を５ｎｍから
５０ｎｍで適用することによる本発明の効果が得られ
る。
【００２９】また、この半導体装置の容量素子部の酸素
プラズマアニール温度に対する１０×-8Ａ／ｃｍ2 のリ
ーク電流密度における電圧値をプロットした結果を図５
に示す。図５に示すように、電圧値は酸化プラズマ処理
温度の増加により、正および負とも増加している。これ
は、酸化タンタル膜中に含まれる水分やカーボンが、処
理温度の増加に伴い外方拡散し、さらに酸化タンタル膜
中の酸素空孔が酵素プラズマ処理によるイオンボンバー
ドにより埋められ、膜が緻密化されるためと考えられ
る。
プラズマアニール温度に対する１０×-8Ａ／ｃｍ2 のリ
ーク電流密度における電圧値をプロットした結果を図５
に示す。図５に示すように、電圧値は酸化プラズマ処理
温度の増加により、正および負とも増加している。これ
は、酸化タンタル膜中に含まれる水分やカーボンが、処
理温度の増加に伴い外方拡散し、さらに酸化タンタル膜
中の酸素空孔が酵素プラズマ処理によるイオンボンバー
ドにより埋められ、膜が緻密化されるためと考えられ
る。
【００３０】この粗面シリコン上へ金属下部電極を形成
する技術は１ＧビットＤＲＡＭ（セルサイズ０．２４μ
ｍ2 ）の容量素子部へ適用した結果を図６に示す。ここ
では、Ｗ膜は５０ｎｍ形成した場合を用いた。この結果
において、横軸は容量素子部のスタック高さ、縦軸は容
量値を示しており、また、ＳｉＯ２膜換算膜厚１．６ｎ
ｍの容量絶縁膜を適用した場合を示している。
する技術は１ＧビットＤＲＡＭ（セルサイズ０．２４μ
ｍ2 ）の容量素子部へ適用した結果を図６に示す。ここ
では、Ｗ膜は５０ｎｍ形成した場合を用いた。この結果
において、横軸は容量素子部のスタック高さ、縦軸は容
量値を示しており、また、ＳｉＯ２膜換算膜厚１．６ｎ
ｍの容量絶縁膜を適用した場合を示している。
【００３１】図６から、ＨＳＧ表面を用いた場合、粗面
表面でない（ｎｏ−ＨＳＧ）場合と比較して約１．４倍
の面積増加が得られ、粗面表面を用いることにより、ス
タック高さ０．６μｍ程度で８０ｆＦの容量値が得られ
ている。
表面でない（ｎｏ−ＨＳＧ）場合と比較して約１．４倍
の面積増加が得られ、粗面表面を用いることにより、ス
タック高さ０．６μｍ程度で８０ｆＦの容量値が得られ
ている。
【００３２】次に、本実施の形態で形成した容量素子部
のリーク電流の測定結果を図７に示す。ここで、実線は
粗面表面でない（ｎｏ−ＨＳＧ）場合の特性、一点鎖線
はＨＳＧ表面を用いた場合の特性である。図７からリー
ク電流特性は粗面表面の利用の有無にかかわらず、ほと
んど一致した結果が得られ、１０×-8Ａ／ｃｍ２のリー
ク電流密度における電圧値は正（＋）で約０．８Ｖおよ
び負（−）で約１．７Ｖであった。この特性は、１Ｇビ
ットＤＲＡＭの内部電源電圧（Ｖｃｃ／２＝０．７５
Ｖ）へ十分適用可能な結果であると考えられる。
のリーク電流の測定結果を図７に示す。ここで、実線は
粗面表面でない（ｎｏ−ＨＳＧ）場合の特性、一点鎖線
はＨＳＧ表面を用いた場合の特性である。図７からリー
ク電流特性は粗面表面の利用の有無にかかわらず、ほと
んど一致した結果が得られ、１０×-8Ａ／ｃｍ２のリー
ク電流密度における電圧値は正（＋）で約０．８Ｖおよ
び負（−）で約１．７Ｖであった。この特性は、１Ｇビ
ットＤＲＡＭの内部電源電圧（Ｖｃｃ／２＝０．７５
Ｖ）へ十分適用可能な結果であると考えられる。
【００３３】
【発明の効果】以上説明したように、本発明により、Ｄ
ＲＡＭ等の超ＬＳＩに用いられる容量素子部を、粗面ポ
リシリコン膜からなる下部電極表面上へ薄膜のＷ膜を化
学気相成長法により形成し、次いで容量絶縁膜を形成さ
せた後、この容量絶縁膜を緻密化処理し、上部電極を形
成して形成することにより従来技術と比較して、粗面ポ
リシリコンによる表面積増加分を維持したまま、リーク
電流特性の優れた容量素子が形成できる効果が得られ
る。
ＲＡＭ等の超ＬＳＩに用いられる容量素子部を、粗面ポ
リシリコン膜からなる下部電極表面上へ薄膜のＷ膜を化
学気相成長法により形成し、次いで容量絶縁膜を形成さ
せた後、この容量絶縁膜を緻密化処理し、上部電極を形
成して形成することにより従来技術と比較して、粗面ポ
リシリコンによる表面積増加分を維持したまま、リーク
電流特性の優れた容量素子が形成できる効果が得られ
る。
【図１】本発明の実施の形態の半導体装置の製造方法で
製造されたＤＲＡＭの一部の断面図である。
製造されたＤＲＡＭの一部の断面図である。
【図２】本発明の実施の形態の半導体装置の製造方法の
工程を説明するための容量素子部の断面図である。
工程を説明するための容量素子部の断面図である。
【図３】本発明の実施の形態における酸化タンタル膜の
形成に用いた装置を模式的に示した構造図である。
形成に用いた装置を模式的に示した構造図である。
【図４】本発明に基づき形成した容量素子部のＷ膜厚に
対する単位面積当たりの容量値を示した図である。
対する単位面積当たりの容量値を示した図である。
【図５】本発明に基づき形成した容量素子の酸素プラズ
マアニール温度に対する１０-8Ａ／ｃｍ2のリーク電流
密度における電圧値をプロッ トした結果である。
マアニール温度に対する１０-8Ａ／ｃｍ2のリーク電流
密度における電圧値をプロッ トした結果である。
【図６】本発明に基づき形成した１ＧビットＤＲＡＭ容
量素子の容量値（セル面積０．２４μｍ2）を示した図
である。
量素子の容量値（セル面積０．２４μｍ2）を示した図
である。
【図７】本発明に基づき形成した容量素子のリーク電流
特性を示した図である。
特性を示した図である。
【図８】従来技術の製造方法を工程順に示した断面図で
ある。
ある。
２ 容量下部電極 ２ａ ポリシリコン膜 ３ 容量上部電極 ３’ 容量上部電極の取り出し部 ４，７３ Ｗ膜 １１ 酸化タンタル膜 １２ 酸素ガスの導入管 １４ ヒータ １５ 気化室 １６ ヒータ １７ 基板ホルダ １８ 半導体ウェハ １９ 反応炉 ２０ 真空ポンプ ２１ 排気口 ２２ａ，２２ｂ，２２ｃ，２２ｄ バルブ ２３ キャリアガスアルゴンの導入管 ４１ Ｐ型シリコン基板 ４２ Ｎウエル ４３ Ｐウエル ４５ Ｎ+型分離領域 ４６ フィールド酸化膜 ４７，４８，４９ 層間絶縁膜 ５０ メモリセルのトランジスタ ５１ Ｎ型のソース・ドレイン領域 ５２ ゲート絶縁膜 ５３ ポリシリコン膜 ５４ シリサイド膜 ５５ ゲート電極 ５６ ビット線 ５７，５８，６７，６８ コンタクト孔 ６０ 周辺回路のトランジスタ ７０ 容量素子部 ７１ アルミ電極 ７２ 窒化チタン膜
Claims (8)
- 【請求項１】 ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）等の超ＬＳＩの半導体装置の製造方法
において、前記半導体装置の容量素子部の形成工程が、
アモルファスシリコン上に粗面のポリシリコン膜を成膜
した下部電極を形成する工程と、前記下部電極表面上へ
薄膜のタングステン（Ｗ）膜を化学気相成長法により選
択的に形成後、前記タングステン（Ｗ）膜上に容量絶縁
膜を形成する工程と、該容量絶縁膜を緻密化処理させる
工程と、該容量絶縁膜上に上部電極を形成する工程とか
ら構成されることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記のタングステン（Ｗ）膜の膜厚が５
ｎｍ乃至５０ｎｍである請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記容量絶縁膜が酸化タンタル、酸化チ
タン、酸化ニオブ、酸化ハフニウムまたは酸化イットリ
ウムからなる高誘電体膜である請求項１または２記載の
半導体装置の製造方法。 - 【請求項４】 前記容量絶縁膜の形成方法として、有機
原料を用いた化学気相成長法を使用した請求項１，２ま
たは３記載の半導体装置の製造方法。 - 【請求項５】 前記容量絶縁膜の緻密化処理が酸化ガス
を用いたプラズマ処理である請求項１，２，３または４
記載の半導体装置の製造方法。 - 【請求項６】 前記容量絶縁膜の緻密化処理の温度が２
００℃乃至６００℃である請求項５記載の半導体装置の
製造方法。 - 【請求項７】 前記酸化ガスとして、酸素（０2）ガ
ス，亜酸化窒素（Ｎ2０）ガスあるいは水分（Ｈ2０ ）
を含んだ酸素ガス、またはこれら数種類の混合ガスを使
用した請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記水分を含んだ酸素ガスの水分添加量
が３０〜３００ｐｐｍである請求項７記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326682A JPH11163282A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326682A JPH11163282A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163282A true JPH11163282A (ja) | 1999-06-18 |
Family
ID=18190488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326682A Pending JPH11163282A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163282A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036031A (ja) * | 1999-06-25 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| KR100398580B1 (ko) * | 2001-02-22 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| KR100858880B1 (ko) * | 2002-07-05 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
-
1997
- 1997-11-27 JP JP9326682A patent/JPH11163282A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036031A (ja) * | 1999-06-25 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
| JP4486735B2 (ja) * | 1999-06-25 | 2010-06-23 | 株式会社ハイニックスセミコンダクター | 半導体メモリ素子のキャパシタの製造方法 |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| KR100398580B1 (ko) * | 2001-02-22 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| KR100858880B1 (ko) * | 2002-07-05 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2636755B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2786071B2 (ja) | 半導体装置の製造方法 | |
| US5786248A (en) | Semiconductor processing method of forming a tantalum oxide containing capacitor | |
| JP2679599B2 (ja) | 半導体装置の製造方法 | |
| JP4314413B2 (ja) | Ｔａ▲下２▼Ｏ▲下５▼誘電体層の製造方法 | |
| KR100207444B1 (ko) | 반도체 장치의 고유전막/전극 및 그 제조방법 | |
| US6475855B1 (en) | Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry | |
| US5279985A (en) | Semiconductor device and method of fabrication thereof | |
| JP2754191B2 (ja) | 半導体デバイスのキャパシタ構造及びその製造方法 | |
| JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JPH07161931A (ja) | 半導体装置の製造方法 | |
| JPH1117153A (ja) | 半導体素子のキャパシタ形成方法 | |
| JP3487407B2 (ja) | コンデンサの製造方法 | |
| US20040228068A1 (en) | Capacitor and memory structure and method | |
| JP4035626B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP2778451B2 (ja) | 半導体装置の製造方法 | |
| US6197653B1 (en) | Capacitor and memory structure and method | |
| JP3112073B2 (ja) | 半導体装置の製造方法 | |
| JPH11163282A (ja) | 半導体装置の製造方法 | |
| JP4063570B2 (ja) | 半導体素子のキャパシタ形成方法 | |
| JP3196700B2 (ja) | 半導体装置の製造方法 | |
| KR100504434B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| US6348708B1 (en) | Semiconductor device utilizing a rugged tungsten film | |
| KR100670703B1 (ko) | 반도체메모리장치의 캐패시터 및 그 제조 방법 | |
| KR100327574B1 (ko) | 반도체장치의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |