JP2679599B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims description 31
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 31
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 16
- 239000012298 atmosphere Substances 0.000 claims description 13
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000001272 nitrous oxide Substances 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 238000000280 densification Methods 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 239000002994 raw material Substances 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 description 25
- 239000007789 gas Substances 0.000 description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- HSXKFDGTKKAEHL-UHFFFAOYSA-N tantalum(v) ethoxide Chemical compound [Ta+5].CC[O-].CC[O-].CC[O-].CC[O-].CC[O-] HSXKFDGTKKAEHL-UHFFFAOYSA-N 0.000 description 3
- 238000009834 vaporization Methods 0.000 description 3
- 230000008016 vaporization Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- AUOAQYMBESBNJR-UHFFFAOYSA-N phosphanylidynetantalum Chemical compound [Ta]#P AUOAQYMBESBNJR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Computer Hardware Design (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に酸化タンタル膜を容量絶縁膜として用いるＤ
ＲＡＭの容量素子の形成方法に関する。
関し、特に酸化タンタル膜を容量絶縁膜として用いるＤ
ＲＡＭの容量素子の形成方法に関する。
【０００２】
【従来の技術】２５６ＭビットＤＲＡＭ以降の超ＬＳＩ
メモリデバイスの容量素子においては、単位面積当りの
容量値を大きくできる高誘電率を有した容量絶縁膜の採
用が検討されている。このような容量絶縁膜の中で、化
学気相成長法（ＣＶＤ法）による酸化タンタル膜は、比
誘電率εr が２５〜３０と大きく、優れたステップカバ
レッジ特性を有しており、さらに成膜方法が高誘電率を
有した他の絶縁膜と比較して極めて容易であることなど
から、多くの研究がなされている。
メモリデバイスの容量素子においては、単位面積当りの
容量値を大きくできる高誘電率を有した容量絶縁膜の採
用が検討されている。このような容量絶縁膜の中で、化
学気相成長法（ＣＶＤ法）による酸化タンタル膜は、比
誘電率εr が２５〜３０と大きく、優れたステップカバ
レッジ特性を有しており、さらに成膜方法が高誘電率を
有した他の絶縁膜と比較して極めて容易であることなど
から、多くの研究がなされている。
【０００３】ＤＲＡＭのセルの容量素子の製造工程の断
面図である図５を参照すると、容量絶縁膜として酸化タ
ンタル膜を用いた従来のＤＲＡＭのスタック型の容量素
子の製造方法は、以下のようになっている。
面図である図５を参照すると、容量絶縁膜として酸化タ
ンタル膜を用いた従来のＤＲＡＭのスタック型の容量素
子の製造方法は、以下のようになっている。
【０００４】まず、以下の構造を形成する。Ｐ型シリコ
ン基板表面にトランジスタを形成する。このトランジス
タを層間絶縁膜４７により覆う。層間絶縁膜４７にトラ
ンジスタのＮ型のソース，ドレイン領域の一方に達する
コンタクト孔５８を形成する。コンタクト孔５８を介し
てこのＮ型のソース，ドレイン領域に接続されるビット
線５６を、層間絶縁膜４７表面上に形成する。層間絶縁
膜４８を形成して、このビット線５６を含めて層間絶縁
膜４７表面上を覆う。
ン基板表面にトランジスタを形成する。このトランジス
タを層間絶縁膜４７により覆う。層間絶縁膜４７にトラ
ンジスタのＮ型のソース，ドレイン領域の一方に達する
コンタクト孔５８を形成する。コンタクト孔５８を介し
てこのＮ型のソース，ドレイン領域に接続されるビット
線５６を、層間絶縁膜４７表面上に形成する。層間絶縁
膜４８を形成して、このビット線５６を含めて層間絶縁
膜４７表面上を覆う。
【０００５】このような構造のもとで、まず、層間絶縁
膜４８，４７を貫通して上記トランジスタのソース，ド
レイン領域の他方に達するコンタクト孔５７が形成され
る。全面に燐がドープされた多結晶シリコン膜が形成さ
れ、この多結晶シリコン膜がパターニングされて容量下
部電極２が形成される。次に、有機原料であるペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）ガスと酸素と
を用いた減圧気相成長法により、容量下部電極２表面上
を含めた層間絶縁膜４８表面上に酸化タンタル膜１１が
形成される〔図５（ａ）〕。次に、この酸化タンタル膜
１１のリーク電流特性を改善するために酸素雰囲気での
高温熱処理が行なわれ、酸化タンタル膜１１が酸化タン
タル膜１１Ｂになる〔図５（ｂ）〕。この熱処理温度
は、一般的に７００〜９００℃である。続いて、容量上
部電極３が形成される〔図５（ｃ）〕。この上部電極３
としては、窒化チタン膜，タングステン膜あるいは多結
晶シリコン膜等が用いられる。
膜４８，４７を貫通して上記トランジスタのソース，ド
レイン領域の他方に達するコンタクト孔５７が形成され
る。全面に燐がドープされた多結晶シリコン膜が形成さ
れ、この多結晶シリコン膜がパターニングされて容量下
部電極２が形成される。次に、有機原料であるペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）ガスと酸素と
を用いた減圧気相成長法により、容量下部電極２表面上
を含めた層間絶縁膜４８表面上に酸化タンタル膜１１が
形成される〔図５（ａ）〕。次に、この酸化タンタル膜
１１のリーク電流特性を改善するために酸素雰囲気での
高温熱処理が行なわれ、酸化タンタル膜１１が酸化タン
タル膜１１Ｂになる〔図５（ｂ）〕。この熱処理温度
は、一般的に７００〜９００℃である。続いて、容量上
部電極３が形成される〔図５（ｃ）〕。この上部電極３
としては、窒化チタン膜，タングステン膜あるいは多結
晶シリコン膜等が用いられる。
【０００６】
【発明が解決しようとする課題】上述した容量素子にお
いては、以下に述べる問題点がある。従来の容量素子形
成工程において、容量下部電極２を構成する多結晶シリ
コン膜表面上に酸化タンタル膜１１を形成し、リーク電
流特性改善のために、酸素雰囲気での高温熱処理を施す
ことにより、酸化タンタル膜１１を酸化タンタル膜１１
Ｂにしている。このように形成された容量絶縁膜を有す
る容量素子では、酸化シリコン膜換算膜厚（比誘電率ε
r ＝３．９）にして約３ｎｍ（ＣS ＝１１．５ｆＦ／μ
ｍ2 ）の容量値しか得られない。これは、この酸素雰囲
気での高温熱処理により、酸化タンタル膜１１Ｂと容量
下部電極２との界面に約２ｎｍ程度の厚めの酸化シリコ
ン膜が形成されるためである。この（約２ｎｍ程度の酸
化シリコン膜と酸化タンタル膜１１Ｂとが積層された）
容量絶縁膜を２５６ＭビットＤＲＡＭなどの容量素子へ
適用した場合、十分な容量値は得られない。
いては、以下に述べる問題点がある。従来の容量素子形
成工程において、容量下部電極２を構成する多結晶シリ
コン膜表面上に酸化タンタル膜１１を形成し、リーク電
流特性改善のために、酸素雰囲気での高温熱処理を施す
ことにより、酸化タンタル膜１１を酸化タンタル膜１１
Ｂにしている。このように形成された容量絶縁膜を有す
る容量素子では、酸化シリコン膜換算膜厚（比誘電率ε
r ＝３．９）にして約３ｎｍ（ＣS ＝１１．５ｆＦ／μ
ｍ2 ）の容量値しか得られない。これは、この酸素雰囲
気での高温熱処理により、酸化タンタル膜１１Ｂと容量
下部電極２との界面に約２ｎｍ程度の厚めの酸化シリコ
ン膜が形成されるためである。この（約２ｎｍ程度の酸
化シリコン膜と酸化タンタル膜１１Ｂとが積層された）
容量絶縁膜を２５６ＭビットＤＲＡＭなどの容量素子へ
適用した場合、十分な容量値は得られない。
【０００７】また、従来技術で形成される容量素子のリ
ーク電流特性では、リーク電流密度Ｊが１０-8Ａ／ｃｍ
2 となる電圧は約０．７Ｖと小さく、実デバイスに十分
適用できる特性を有していない。さらに、この容量素子
を形成した後、イオン注入の活性化や層間絶縁膜のリフ
ローなどの高温熱処理を行なうと、よりリーク電流特性
が劣化してしまうという問題点がある。
ーク電流特性では、リーク電流密度Ｊが１０-8Ａ／ｃｍ
2 となる電圧は約０．７Ｖと小さく、実デバイスに十分
適用できる特性を有していない。さらに、この容量素子
を形成した後、イオン注入の活性化や層間絶縁膜のリフ
ローなどの高温熱処理を行なうと、よりリーク電流特性
が劣化してしまうという問題点がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、容量下部電極をなす多結晶シリコン膜の表面
の自然酸化膜を除去し、ランプアニールを用いた急速加
熱による第１の窒化処理によりこの多結晶シリコン膜表
面を窒化し、酸化タンタル膜を形成する工程と、上記酸
化タンタル膜の表面を直接に覆い，窒化チタン膜もしく
は窒化タングステン膜からなる導電性窒化膜を成膜し、
この導電性窒化膜に対して第２の窒化処理を行なう工程
と、少なくとも上記導電性窒化膜を含んでなる導電体膜
により、容量上部電極を形成する工程とを有する。
造方法は、容量下部電極をなす多結晶シリコン膜の表面
の自然酸化膜を除去し、ランプアニールを用いた急速加
熱による第１の窒化処理によりこの多結晶シリコン膜表
面を窒化し、酸化タンタル膜を形成する工程と、上記酸
化タンタル膜の表面を直接に覆い，窒化チタン膜もしく
は窒化タングステン膜からなる導電性窒化膜を成膜し、
この導電性窒化膜に対して第２の窒化処理を行なう工程
と、少なくとも上記導電性窒化膜を含んでなる導電体膜
により、容量上部電極を形成する工程とを有する。
【０００９】好ましくは、酸化タンタル膜の形成方法
が、有機系のタンタル原料を用いた化学気相成長法であ
る。また、酸化タンタル膜の緻密化処理が、電気炉によ
る加熱，ランプ加熱を用いた急熱加熱，およびプラズマ
処理による加熱の少なくとも１つを用いた酸素雰囲気も
しくは亜酸化窒素雰囲気での処理である。さらにまた、
上記第２の窒化処理が、アンモニア雰囲気，窒素雰囲気
あるいは亜酸化窒素雰囲気でのプラズマ処理である。
が、有機系のタンタル原料を用いた化学気相成長法であ
る。また、酸化タンタル膜の緻密化処理が、電気炉によ
る加熱，ランプ加熱を用いた急熱加熱，およびプラズマ
処理による加熱の少なくとも１つを用いた酸素雰囲気も
しくは亜酸化窒素雰囲気での処理である。さらにまた、
上記第２の窒化処理が、アンモニア雰囲気，窒素雰囲気
あるいは亜酸化窒素雰囲気でのプラズマ処理である。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の実施例の説明に先だって、まず、本発明の
実施例が適用される半導体装置について説明する。
る。本発明の実施例の説明に先だって、まず、本発明の
実施例が適用される半導体装置について説明する。
【００１１】半導体装置の断面模式図である図１を参照
すると、本発明の一実施例が適用されるＤＲＡＭは、以
下のような構造になっている。
すると、本発明の一実施例が適用されるＤＲＡＭは、以
下のような構造になっている。
【００１２】Ｐ型シリコン基板４１表面にはＮウェル４
２が形成され、Ｎウェル４２表面には第１のＰウェル４
３ａが形成され、Ｎウェル４２周辺の表面にはＮ型分離
領域４５が形成されている。Ｎウェル４２を除いたＰ型
シリコン基板４１表面には第２のＰウェル４３ｂが形成
されている。Ｐウェル４３ａとＰウェル４３ｂとは、上
記Ｎ型分離領域４５とこの表面上に設けられたフィール
ド酸化膜４６とにより素子分離されている。
２が形成され、Ｎウェル４２表面には第１のＰウェル４
３ａが形成され、Ｎウェル４２周辺の表面にはＮ型分離
領域４５が形成されている。Ｎウェル４２を除いたＰ型
シリコン基板４１表面には第２のＰウェル４３ｂが形成
されている。Ｐウェル４３ａとＰウェル４３ｂとは、上
記Ｎ型分離領域４５とこの表面上に設けられたフィール
ド酸化膜４６とにより素子分離されている。
【００１３】第１のＰウェル４３ａ表面上には、フィー
ルド酸化膜４６により素子分離された活性領域にメモリ
セルを構成するそれぞれのトランジスタ５０が形成され
ている。図４では、一対のメモリセルのみを図示してあ
る。それぞれのトランジスタ５０は、Ｐウェル４３ａ表
面に設けられたＮ型のソース・ドレイン領域５１ａ，５
１ｂと、Ｐウェル４３ａ表面上に設けられたゲート絶縁
膜５２と、ゲート絶縁膜５２を介してＰウェル４３ａ表
面上に設けられた多結晶シリコン膜５３およびシリサイ
ド膜５４が積層してなるゲート電極５５とから構成され
ている。これらのトランジスタ５０は、第１の層間絶縁
膜４７により覆われている。この層間絶縁膜４７には、
一対のトランジスタ５０が共有する（一方の）ソース・
ドレイン領域５１ａに達するコンタクト孔５８が設けら
れている。層間絶縁膜４７表面上に設けられたビット線
５６は、このコンタクト孔５８を介して、上記ソース・
ドレイン領域５１ａに接続されている。
ルド酸化膜４６により素子分離された活性領域にメモリ
セルを構成するそれぞれのトランジスタ５０が形成され
ている。図４では、一対のメモリセルのみを図示してあ
る。それぞれのトランジスタ５０は、Ｐウェル４３ａ表
面に設けられたＮ型のソース・ドレイン領域５１ａ，５
１ｂと、Ｐウェル４３ａ表面上に設けられたゲート絶縁
膜５２と、ゲート絶縁膜５２を介してＰウェル４３ａ表
面上に設けられた多結晶シリコン膜５３およびシリサイ
ド膜５４が積層してなるゲート電極５５とから構成され
ている。これらのトランジスタ５０は、第１の層間絶縁
膜４７により覆われている。この層間絶縁膜４７には、
一対のトランジスタ５０が共有する（一方の）ソース・
ドレイン領域５１ａに達するコンタクト孔５８が設けら
れている。層間絶縁膜４７表面上に設けられたビット線
５６は、このコンタクト孔５８を介して、上記ソース・
ドレイン領域５１ａに接続されている。
【００１４】このビット線５６は第２の層間絶縁膜４８
により覆われている。この層間絶縁膜４８の上には、
（点線で囲んだ）容量素子部７０が設けられている。す
なわち、本実施例によるスタック型の容量素子は、容量
下部電極２Ａと、容量絶縁膜としての酸化タンタル膜１
１Ａと、容量上部電極３Ａとから構成されている。層間
絶縁膜４８，４７を貫通して一対のトランジスタ５０の
それぞれの（他方の）Ｎ型のソース・ドレイン領域５１
ｂに達するコンタクト孔５７を介して、一対の容量下部
電極２Ａは、それぞれのソース・ドレイン領域５１ｂに
接続されている。また、上記容量上部電極３Ａは、一対
のメモリセルのそれぞれの容量素子に共通して連続的に
形成されている。この容量上部電極３Ａは第２の層間絶
縁膜４８表面上に延在し、上層配線と接続するための取
り出し部分となる容量上部電極３Ａａが設けられてい
る。
により覆われている。この層間絶縁膜４８の上には、
（点線で囲んだ）容量素子部７０が設けられている。す
なわち、本実施例によるスタック型の容量素子は、容量
下部電極２Ａと、容量絶縁膜としての酸化タンタル膜１
１Ａと、容量上部電極３Ａとから構成されている。層間
絶縁膜４８，４７を貫通して一対のトランジスタ５０の
それぞれの（他方の）Ｎ型のソース・ドレイン領域５１
ｂに達するコンタクト孔５７を介して、一対の容量下部
電極２Ａは、それぞれのソース・ドレイン領域５１ｂに
接続されている。また、上記容量上部電極３Ａは、一対
のメモリセルのそれぞれの容量素子に共通して連続的に
形成されている。この容量上部電極３Ａは第２の層間絶
縁膜４８表面上に延在し、上層配線と接続するための取
り出し部分となる容量上部電極３Ａａが設けられてい
る。
【００１５】上記容量素子部７０は、第３の層間絶縁膜
４９により覆われている。層間絶縁膜４９に設けられた
コンタクト孔６７を介して、層間絶縁膜４９表面上に設
けられた複数のアルミ電極７１のうちの１つのアルミ電
極７１ａは、上記容量上部電極３Ａａに接続されてい
る。このアルミ電極７１ａは接地電位等の固定電位にな
っている。コンタクト孔６７の側面および底面は窒化チ
タン膜７２に覆われ、コンタクト孔６７はタングステン
膜７３により充填されている。また、アルミ電極７１等
の底面にも窒化チタン膜７２が設けられている。
４９により覆われている。層間絶縁膜４９に設けられた
コンタクト孔６７を介して、層間絶縁膜４９表面上に設
けられた複数のアルミ電極７１のうちの１つのアルミ電
極７１ａは、上記容量上部電極３Ａａに接続されてい
る。このアルミ電極７１ａは接地電位等の固定電位にな
っている。コンタクト孔６７の側面および底面は窒化チ
タン膜７２に覆われ、コンタクト孔６７はタングステン
膜７３により充填されている。また、アルミ電極７１等
の底面にも窒化チタン膜７２が設けられている。
【００１６】一方、記憶装置の周辺回路を構成するトラ
ンジスタ６０は、Ｐウェル４３ｂ表面に設けられたＮ型
のソース・ドレイン領域５１と、Ｐウェル４３ｂ表面上
に設けられたゲート絶縁膜５２と、ゲート絶縁膜５２を
介してＰウェル４３ｂ表面上に設けられた多結晶シリコ
ン膜５３およびシリサイド膜５４が積層してなるゲート
電極５５とから構成されている。ソース・ドレイン領域
５１の一方に、層間絶縁膜４９，４８，４７を通して設
けられたコンタクト孔６８を介して、アルミ電極７１ｂ
が接続されている。このコンタクト孔６８も、上記コン
タクト孔６７と同様に、側面および底面は窒化チタン膜
７２に覆われ、タングステン膜７３により充填されてい
る。同様に、周辺回路の他のトランジスタ６０のゲート
電極５５は、コンタクト孔を介してアルミ電極７１ｃに
接続されている。
ンジスタ６０は、Ｐウェル４３ｂ表面に設けられたＮ型
のソース・ドレイン領域５１と、Ｐウェル４３ｂ表面上
に設けられたゲート絶縁膜５２と、ゲート絶縁膜５２を
介してＰウェル４３ｂ表面上に設けられた多結晶シリコ
ン膜５３およびシリサイド膜５４が積層してなるゲート
電極５５とから構成されている。ソース・ドレイン領域
５１の一方に、層間絶縁膜４９，４８，４７を通して設
けられたコンタクト孔６８を介して、アルミ電極７１ｂ
が接続されている。このコンタクト孔６８も、上記コン
タクト孔６７と同様に、側面および底面は窒化チタン膜
７２に覆われ、タングステン膜７３により充填されてい
る。同様に、周辺回路の他のトランジスタ６０のゲート
電極５５は、コンタクト孔を介してアルミ電極７１ｃに
接続されている。
【００１７】次に、本発明の一実施例について説明す
る。
る。
【００１８】半導体装置の製造工程の断面図であり，図
１の容量素子部７０の部分拡大断面図である図２と、化
学気相成長装置の断面模式図である図３とを参照する
と、本発明の一実施例は、以下のようになっている。
１の容量素子部７０の部分拡大断面図である図２と、化
学気相成長装置の断面模式図である図３とを参照する
と、本発明の一実施例は、以下のようになっている。
【００１９】まず、第２の層間絶縁膜４８を形成し、層
間絶縁膜４８，４７を貫通するコンタクト孔５７を形成
する。その後、化学気相成長（ＣＶＤ）法により多結晶
シリコン膜を堆積し、この多結晶シリコン膜に燐をドー
プした後、パターニングを行ない容量下部電極２を形成
する〔図２（ａ）〕。なお、コンタクト孔５７内を充填
する材料としては、容量下部電極２を形成するために形
成された燐がドープされた多結晶シリコン膜でもよい
が、予じめ別途形成するＮ型の多結晶シリコン膜，もし
くはタングステン膜等でもよい。
間絶縁膜４８，４７を貫通するコンタクト孔５７を形成
する。その後、化学気相成長（ＣＶＤ）法により多結晶
シリコン膜を堆積し、この多結晶シリコン膜に燐をドー
プした後、パターニングを行ない容量下部電極２を形成
する〔図２（ａ）〕。なお、コンタクト孔５７内を充填
する材料としては、容量下部電極２を形成するために形
成された燐がドープされた多結晶シリコン膜でもよい
が、予じめ別途形成するＮ型の多結晶シリコン膜，もし
くはタングステン膜等でもよい。
【００２０】次に、この容量下部電極２表面の自然酸化
膜を希釈弗酸により除去した後、ランプアニールを用い
た急速熱窒化（ＲＴＮ）処理を行ない、容量下部電極２
を構成する多結晶シリコン表面を窒化してその表面に窒
化シリコン膜（ＳｉＮX ）（図示せず）を形成し、容量
下部電極２を容量下部電極２Ａに変換する〔図２
（ｂ）〕。上記ＲＴＮ処理としてはアンモニア（Ｎ
Ｈ3 ）ガス中での処理が好ましく、ＲＴＮ温度としては
８００〜１１００℃で行なうのが適している。また、自
然酸化膜の除去には、無水弗酸を用いてもよい。
膜を希釈弗酸により除去した後、ランプアニールを用い
た急速熱窒化（ＲＴＮ）処理を行ない、容量下部電極２
を構成する多結晶シリコン表面を窒化してその表面に窒
化シリコン膜（ＳｉＮX ）（図示せず）を形成し、容量
下部電極２を容量下部電極２Ａに変換する〔図２
（ｂ）〕。上記ＲＴＮ処理としてはアンモニア（Ｎ
Ｈ3 ）ガス中での処理が好ましく、ＲＴＮ温度としては
８００〜１１００℃で行なうのが適している。また、自
然酸化膜の除去には、無水弗酸を用いてもよい。
【００２１】次に、この容量下部電極２Ａ表面上を含め
た層間絶縁膜４８表面上に、酸化タンタル膜（図示せ
ず）をＣＶＤ法により堆積する。これの形成には、図３
に示す減圧化学気相成長（ＬＰＣＶＤ）装置を使用す
る。原料ガスとしては、ペンタエトキシタンタル（Ｔａ
（ＯＣ2 Ｈ5 ）5 ）ガスと酸素とを用いる。ペンタエト
キシタンタルガスは、ペンタエトキシタンタルがヒータ
１４により気化室１５内で気化され、キャリアガスアル
ゴンの導入管２３によりバルブ２２ｃを通して送られて
きたキャリアガスであるアルゴンガスにより、バブル２
２ｄを通して、半導体ウェハ１８を搭載した基板ホルダ
１７を載置した反応炉１９へ導入される。同時に、酸素
ガスが、酸素ガスの導入管１２からバルブ２２ｂを通し
て反応炉１９へ導入される。反応室１９はヒータ１６に
より熱せられており、導入された有機タンタルガスと酸
素ガスとが化学気相反応を起し、半導体ウェハ１８表面
に酸化タンタル膜が堆積する。成長条件としては、気化
室１５の加熱温度が３０〜２００℃，キャリアガスとし
てのアルゴンガスの流量が１０〜１０００ｓｃｃｍ，酸
素ガスの流量が０．１〜２０ＳＬＭ，圧力が１．３×１
０2 〜１．３×１０4 Ｐａで行なうのが適している。こ
の反応室１９には、上記導入管１２，２３の他にアルゴ
ンガスの導入管１３が接続され、バルブ２２ａを介して
アルゴンガスが導入される。また、この反応室には、排
気口２１を有する真空ポンプ２０が接続されている。
た層間絶縁膜４８表面上に、酸化タンタル膜（図示せ
ず）をＣＶＤ法により堆積する。これの形成には、図３
に示す減圧化学気相成長（ＬＰＣＶＤ）装置を使用す
る。原料ガスとしては、ペンタエトキシタンタル（Ｔａ
（ＯＣ2 Ｈ5 ）5 ）ガスと酸素とを用いる。ペンタエト
キシタンタルガスは、ペンタエトキシタンタルがヒータ
１４により気化室１５内で気化され、キャリアガスアル
ゴンの導入管２３によりバルブ２２ｃを通して送られて
きたキャリアガスであるアルゴンガスにより、バブル２
２ｄを通して、半導体ウェハ１８を搭載した基板ホルダ
１７を載置した反応炉１９へ導入される。同時に、酸素
ガスが、酸素ガスの導入管１２からバルブ２２ｂを通し
て反応炉１９へ導入される。反応室１９はヒータ１６に
より熱せられており、導入された有機タンタルガスと酸
素ガスとが化学気相反応を起し、半導体ウェハ１８表面
に酸化タンタル膜が堆積する。成長条件としては、気化
室１５の加熱温度が３０〜２００℃，キャリアガスとし
てのアルゴンガスの流量が１０〜１０００ｓｃｃｍ，酸
素ガスの流量が０．１〜２０ＳＬＭ，圧力が１．３×１
０2 〜１．３×１０4 Ｐａで行なうのが適している。こ
の反応室１９には、上記導入管１２，２３の他にアルゴ
ンガスの導入管１３が接続され、バルブ２２ａを介して
アルゴンガスが導入される。また、この反応室には、排
気口２１を有する真空ポンプ２０が接続されている。
【００２２】上記酸化タンタンル膜が堆積された後、こ
の酸化タンタル膜が緻密化処理されて酸化タンタル膜１
１Ａが形成される〔図２（ｃ）〕。この処理は、電気炉
による加熱，ランプ加熱を用いた急熱加熱，およびプラ
ズマ処理による加熱の少なくとも１つを用いた酸素雰囲
気もしくは亜酸化窒素（Ｎ2 Ｏ）雰囲気での処理であ
る。
の酸化タンタル膜が緻密化処理されて酸化タンタル膜１
１Ａが形成される〔図２（ｃ）〕。この処理は、電気炉
による加熱，ランプ加熱を用いた急熱加熱，およびプラ
ズマ処理による加熱の少なくとも１つを用いた酸素雰囲
気もしくは亜酸化窒素（Ｎ2 Ｏ）雰囲気での処理であ
る。
【００２３】続いて、全面に窒化チタン膜（図示せず）
を堆積し、この窒化チタン膜（および酸化タンタル膜１
１Ａ）をパターニングする。さらに、窒化処理が行なわ
れ、窒化チタン膜からなる容量上部電極３Ａが形成され
る〔図２（ｄ）〕。この窒化処理は、アンモニアガスを
用いたプラズマ処理である。この条件は、温度が室温〜
６００℃，圧力が１．３×１０2 〜１．３×１０4 Ｐ
ａ，パワーが５０〜５００Ｗあるのが適している。ガス
としては、アンモニアガスの他に窒素ガスあるいは亜酸
化窒素（Ｎ2 Ｏ）ガスを用いてもよい。
を堆積し、この窒化チタン膜（および酸化タンタル膜１
１Ａ）をパターニングする。さらに、窒化処理が行なわ
れ、窒化チタン膜からなる容量上部電極３Ａが形成され
る〔図２（ｄ）〕。この窒化処理は、アンモニアガスを
用いたプラズマ処理である。この条件は、温度が室温〜
６００℃，圧力が１．３×１０2 〜１．３×１０4 Ｐ
ａ，パワーが５０〜５００Ｗあるのが適している。ガス
としては、アンモニアガスの他に窒素ガスあるいは亜酸
化窒素（Ｎ2 Ｏ）ガスを用いてもよい。
【００２４】なお、本実施例では容量上部電極３Ａとし
て窒化チタン膜を用いたが、本発明はこれに限定される
ものではなく、窒化チタン膜を最下層にした積層膜，窒
化タングステン膜あるいは窒化タングステン膜を最下層
にした積層膜等でもよい。
て窒化チタン膜を用いたが、本発明はこれに限定される
ものではなく、窒化チタン膜を最下層にした積層膜，窒
化タングステン膜あるいは窒化タングステン膜を最下層
にした積層膜等でもよい。
【００２５】その後、第３の層間絶縁膜４９の堆積およ
びリフロー、コンタクト孔６７，６８等の形成およびコ
ンタクト燐拡散層の形成、アルミ電極７１，７１ａ，７
１ｂ，７１ｃ等の形成（図１参照）が行なわれ、ＤＲＡ
Ｍが完成する。容量素子部７０が形成された後の高温熱
処理としては、層間絶縁膜４９のリフロー，コンタクト
孔６８底面へのコンタクト燐拡散層の形成のための活性
化処理等があり、７００〜８５０℃程度である。
びリフロー、コンタクト孔６７，６８等の形成およびコ
ンタクト燐拡散層の形成、アルミ電極７１，７１ａ，７
１ｂ，７１ｃ等の形成（図１参照）が行なわれ、ＤＲＡ
Ｍが完成する。容量素子部７０が形成された後の高温熱
処理としては、層間絶縁膜４９のリフロー，コンタクト
孔６８底面へのコンタクト燐拡散層の形成のための活性
化処理等があり、７００〜８５０℃程度である。
【００２６】上記一実施例の採用により得られた容量素
子の容量値は、酸化シリコン膜換算膜厚にして約２．５
ｎｍ程度（ＣS ＝１３．８ｆＦ／μｍ2 ）であり、従来
技術により形成された容量素子の容量値より大きな値と
なる。これは、容量下部電極２Ａをなす多結晶シリコン
膜の表面がＲＴＮ処理により窒化され、酸化タンタル膜
１１Ａを形成するための緻密化処理（酸化処理）におい
て、多結晶シリコン膜表面の酸化を抑制するためであ
る。なお、この緻密化処理は、酸化タンタル膜のリーク
電気特性を向上される目的で行なわれる。
子の容量値は、酸化シリコン膜換算膜厚にして約２．５
ｎｍ程度（ＣS ＝１３．８ｆＦ／μｍ2 ）であり、従来
技術により形成された容量素子の容量値より大きな値と
なる。これは、容量下部電極２Ａをなす多結晶シリコン
膜の表面がＲＴＮ処理により窒化され、酸化タンタル膜
１１Ａを形成するための緻密化処理（酸化処理）におい
て、多結晶シリコン膜表面の酸化を抑制するためであ
る。なお、この緻密化処理は、酸化タンタル膜のリーク
電気特性を向上される目的で行なわれる。
【００２７】リーク電流特性のグラフである図４を参照
すると、上記一実施例の採用により得られた容量素子の
リーク電流特性は、以下のようになっている。ここで、
本実施例の効果を明かにするために、従来技術（ここで
は、容量上部電極３を窒化チタン膜で形成した）により
得られた容量素子のリーク電流特性も示してある。ま
た、両容量素子について、（リフロー，活性化処理等
の）高温熱処理の前後でのリーク電流特性も示してあ
る。
すると、上記一実施例の採用により得られた容量素子の
リーク電流特性は、以下のようになっている。ここで、
本実施例の効果を明かにするために、従来技術（ここで
は、容量上部電極３を窒化チタン膜で形成した）により
得られた容量素子のリーク電流特性も示してある。ま
た、両容量素子について、（リフロー，活性化処理等
の）高温熱処理の前後でのリーク電流特性も示してあ
る。
【００２８】まず、高温熱処理前では、従来技術により
形成したものと比較して、本実施例により形成した容量
素子のリーク電流特性のほうが、良好な結果が得られて
いる。これは、容量下部電極表面の自然酸化膜の有無に
関係する。自然酸化膜の膜質は電気絶縁膜としては不十
分と考えられているが、本実施例においてはこの自然酸
化膜を除去した後ＲＴＮ処理を行なって容量下部電極２
Ａ表面に電気絶縁膜として良質な窒化シリコン膜を形成
しているためである。
形成したものと比較して、本実施例により形成した容量
素子のリーク電流特性のほうが、良好な結果が得られて
いる。これは、容量下部電極表面の自然酸化膜の有無に
関係する。自然酸化膜の膜質は電気絶縁膜としては不十
分と考えられているが、本実施例においてはこの自然酸
化膜を除去した後ＲＴＮ処理を行なって容量下部電極２
Ａ表面に電気絶縁膜として良質な窒化シリコン膜を形成
しているためである。
【００２９】さらに、高温熱処理後では、次のようにな
っている。従来技術により形成した容量素子のリーク電
流特性は、熱処理温度の上昇とともに、劣化している。
これは、（容量上部電極３を構成する）窒化チタン膜と
酸化タンタル膜１１とがこの熱処理により反応するため
である。一方、本実施例による容量素子のリーク電流特
性は、熱処理を施しても際だった劣化は見られない。こ
れは、窒化チタン膜を窒化処理して容量上部電極３Ａを
形成するため、ストイキオメトリな窒化チタン膜により
この容量上部電極３Ａが構成されることになり、高温熱
処理における（容量上部電極３Ａを構成する）窒化チタ
ン膜と酸化タンタル膜１１Ａとの反応が抑制できるため
と考えられる。
っている。従来技術により形成した容量素子のリーク電
流特性は、熱処理温度の上昇とともに、劣化している。
これは、（容量上部電極３を構成する）窒化チタン膜と
酸化タンタル膜１１とがこの熱処理により反応するため
である。一方、本実施例による容量素子のリーク電流特
性は、熱処理を施しても際だった劣化は見られない。こ
れは、窒化チタン膜を窒化処理して容量上部電極３Ａを
形成するため、ストイキオメトリな窒化チタン膜により
この容量上部電極３Ａが構成されることになり、高温熱
処理における（容量上部電極３Ａを構成する）窒化チタ
ン膜と酸化タンタル膜１１Ａとの反応が抑制できるため
と考えられる。
【００３０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、ＤＲＡＭの容量素子の容量値の低
減とリーク電流特性の劣化とが抑制される。
の製造方法によると、ＤＲＡＭの容量素子の容量値の低
減とリーク電流特性の劣化とが抑制される。
【図１】本発明を適用するＤＲＡＭの素子構造を示す断
面模式図である。
面模式図である。
【図２】本発明の一実施例の製造工程の断面図であり、
図１における容量素子部７０の部分の部分拡大断面図で
ある。
図１における容量素子部７０の部分の部分拡大断面図で
ある。
【図３】上記一実施例に使用するＣＶＤ装置の断面模式
図である。
図である。
【図４】上記一実施例の効果を説明するための図であ
り、容量素子のリーク電流特性を示すグラフである。
り、容量素子のリーク電流特性を示すグラフである。
【図５】従来の半導体装置の製造工程の断面図である。
２，２Ａ 容量下部電極 ３，３Ａ，３Ａａ 容量上部電極 １１，１１Ａ，１１Ｂ 酸化タンタル膜 １２，１３，２３ 導入管 １４，１６ ヒータ １５ 気化室 １７ 基板ホルダ １８ 半導体ウェハ １９ 反応室 ２０ 真空ポンプ ２１ 排気口 ２２ａ〜２２ｄ バルブ ４１ Ｐ型シリコン基板 ４２ Ｎウェル ４３ａ，４３ｂ Ｐウェル ４５ Ｎ型分離領域 ４６ フィールド酸化膜 ４７，４８，４９ 層間絶縁膜 ５０，６０ トランジスタ ５１，５１ａ，５１ｂ Ｎ型のソース・ドレイン領域 ５２ ゲート絶縁膜 ５３ 多結晶シリコン膜 ５４ シリサイド膜 ５５ ゲート電極 ５６ ビット線 ５７，５８，６７，６８ コンタクト孔 ７０ 容量素子部 ７１，７１ａ〜７１ｃ アルミ電極 ７２ 窒化チタン膜 ７３ タングステン膜
Claims (4)
- 【請求項１】 容量下部電極をなす多結晶シリコン膜の
表面の自然酸化膜を除去し、ランプアニールを用いた急
速加熱による第１の窒化処理により該多結晶シリコン膜
表面を窒化し、酸化タンタル膜を形成する工程と、 前記酸化タンタル膜を緻密化処理する工程と、前記酸化タンタル膜の表面を直接に覆い，窒化チタン膜
もしくは窒化タングステン膜からなる導電性窒化膜を成
膜し、該導電性窒化膜に対して第２の窒化処理を行なう
工程と、 少なくとも前記導電性窒化膜を含んでなる導電体膜によ
り、容量上部電極を形成する工程と を有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記酸化タンタル膜の形成方法が、有機
系のタンタル原料を用いた化学気相成長法であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記酸化タンタル膜の緻密化処理が、電
気炉による加熱，ランプ加熱を用いた急熱加熱，および
プラズマ処理による加熱の少なくとも１つを用いた酸素
雰囲気もしくは亜酸化窒素雰囲気での処理であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第２の窒化処理が、アンモニア雰囲
気，窒素雰囲気あるいは亜酸化窒素雰囲気でのプラズマ
処理であることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302472A JP2679599B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
| US08/353,204 US5508221A (en) | 1993-12-02 | 1994-12-01 | Method for forming capacitor element of DRAM |
| KR1019940032519A KR0173331B1 (ko) | 1993-12-02 | 1994-12-02 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302472A JP2679599B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161827A JPH07161827A (ja) | 1995-06-23 |
| JP2679599B2 true JP2679599B2 (ja) | 1997-11-19 |
Family
ID=17909365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5302472A Expired - Fee Related JP2679599B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5508221A (ja) |
| JP (1) | JP2679599B2 (ja) |
| KR (1) | KR0173331B1 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499207A (en) * | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
| JP2643870B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR0165484B1 (ko) * | 1995-11-28 | 1999-02-01 | 김광호 | 탄탈륨산화막 증착 형성방법 및 그 장치 |
| KR100207467B1 (ko) * | 1996-02-29 | 1999-07-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| US5930584A (en) * | 1996-04-10 | 1999-07-27 | United Microelectronics Corp. | Process for fabricating low leakage current electrode for LPCVD titanium oxide films |
| KR100230395B1 (ko) * | 1996-12-17 | 1999-11-15 | 윤종용 | 반도체 커패시터의 제조방법 |
| KR19980053082A (ko) * | 1996-12-26 | 1998-09-25 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| KR19980060588A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 캐패시터 제조방법 |
| US6096597A (en) * | 1997-01-31 | 2000-08-01 | Texas Instruments Incorporated | Method for fabricating an integrated circuit structure |
| JPH10247723A (ja) * | 1997-03-04 | 1998-09-14 | Oki Electric Ind Co Ltd | 半導体装置のキャパシタの製造方法 |
| DE19825736C2 (de) * | 1997-06-11 | 2003-09-18 | Hyundai Electronics Ind | Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung |
| US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
| TW370723B (en) * | 1997-11-27 | 1999-09-21 | United Microelectronics Corp | Method for reducing current leakage of high capacitivity materials |
| US6174811B1 (en) | 1998-12-02 | 2001-01-16 | Applied Materials, Inc. | Integrated deposition process for copper metallization |
| US6191443B1 (en) * | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6730559B2 (en) * | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
| US6284663B1 (en) * | 1998-04-15 | 2001-09-04 | Agere Systems Guardian Corp. | Method for making field effect devices and capacitors with thin film dielectrics and resulting devices |
| GB2337361B (en) * | 1998-05-06 | 2000-03-29 | United Microelectronics Corp | Method of etching tantalum oxide layer |
| US6090656A (en) | 1998-05-08 | 2000-07-18 | Lsi Logic | Linear capacitor and process for making same |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100215338B1 (ko) * | 1991-03-06 | 1999-08-16 | 가나이 쓰도무 | 반도체 장치의 제조방법 |
| JP2722873B2 (ja) * | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH05243524A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-02 JP JP5302472A patent/JP2679599B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-01 US US08/353,204 patent/US5508221A/en not_active Expired - Fee Related
- 1994-12-02 KR KR1019940032519A patent/KR0173331B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161827A (ja) | 1995-06-23 |
| KR0173331B1 (ko) | 1999-02-01 |
| KR950021655A (ko) | 1995-07-26 |
| US5508221A (en) | 1996-04-16 |
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