KR100215338B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR100215338B1
KR100215338B1 KR1019920003660A KR920003660A KR100215338B1 KR 100215338 B1 KR100215338 B1 KR 100215338B1 KR 1019920003660 A KR1019920003660 A KR 1019920003660A KR 920003660 A KR920003660 A KR 920003660A KR 100215338 B1 KR100215338 B1 KR 100215338B1
Authority
KR
South Korea
Prior art keywords
film
metal
tantalum
tungsten
electrode
Prior art date
Application number
KR1019920003660A
Other languages
English (en)
Other versions
KR920018939A (ko
Inventor
스즈키마사유키
하루타료오
신리키히로시
나카타마사유키
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP32273591A external-priority patent/JP3149231B2/ja
Application filed by 가나이 쓰도무, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가나이 쓰도무
Publication of KR920018939A publication Critical patent/KR920018939A/ko
Application granted granted Critical
Publication of KR100215338B1 publication Critical patent/KR100215338B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Abstract

반도체기판 상에 탄탈과 텅스텐으로 된 제 1전극을 형성하는 공정; 제 1의 전극상에 산화탄탈의 유전체막을 퇴적시키는 공정; 제 1의 전극 및 산화탄탈의 유전체막을 산화시키는 공정; 유전체막상에 제 2의 전극을 형성하는 공정으로 된 반도체장치의 제조방법

Description

반도체장치의 제조방법
제 1도는 본 발명의 실시예 1의 반도체장치의 요부단면도,
제 2도는 상기 반도체장치를 제조공정 마다에 나타내는 요부단면도,
제 3도는 상기 반도체장치를 제조공정 마다에 나타내는 요부단면도,
제 4도는 상기 반도체장치를 제조공정 마다에 나타내는 요부단면도,
제 5도는 전하축적용 절연막 형성시의 수증기와 수소의 분압비를 나타내는 도면,
제 6도는 전하축적용 절연막 형성시의 수증기와 수소의 분압비를 나타내는 도면,
제 7도는 본 발명의 실시예 3의 반도체 장치의 요부단면도,
제 8도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 9도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 10도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 11도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 12는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 13도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 14도는 상기 제 7도의 요부를 확대하여, 공정마다에 나타내는 요부단면도,
제 15도는 본 발명의 실시예 4의 반도체 장치를 나타내고, 상기 제 7도의 요부에 상당하는 영역을 확대하여, 공정의 일부로 나타내는 요부단면도,
제 16도는 상기 제 15도의 요부를 확대하여, 공정의 일부로 나타내는 요부단면도,
제 17도는 본 발명의 실시예 5의 반도체장치의 요부단면도,
제 18도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 19도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 20도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 21도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 22도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 23도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 24도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도,
제 25도는 상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도이다.
본 발명은 반도체장치에 관한, 특히 용량소자를 가지는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
반도체장치, 특히, 선택용 MISFET와 용량소자와를 직렬로 접속한 DRAM(Dyanic Random Access Memory)의 메모리셀을 가지는 반도체장치에 있어서는, 집적도를 향상시키기 위해서, 메모리셀의 치수가 감소되어 왔다. 이것에 따라서, 용량소자의 치수가 감소되었다. 그러나, 예를 들면 α선에 의한 소프트에러에 대해서 신뢰성을 보장하기 위해서는 용량소자의 축적전하량을 소정치 이하로 할 수 없다. 그래서 메모리셀의 치수를 축소함과 동시에 소프트에러에 대한 신뢰성을 향상시키기 위해서는 스택트(stacked)구조의 용량소자가 사용되고 있다.
상기 용량소자는 하부전극 이 하부전극상에 전하축적용 절연막을 통해서 설치된 상부전극의 각각으로 구성되어 있다. 상기 하부전극은, 예를들면 다결정 규소막으로 구성되어 있다.
이 하부전극은, 상기 선택용 MISFET의 소스영역 또는 드레인영역에 접속되어 있다. 상기 전하축적용 절연막은, 예를들면, 상기 하부전극을 구성하는 다결정 규소막을 열산화 하는 것에 의해 형성된 산화규소막으로 구성되어 있다. 또는 상기 다결정 규소막상에 형성된 질화규소막 및 이 질화규소막을 열산화 하는 것에 의해, 상기 질소규소막 상에 형성된 산화규소막의 각각으로 된 적층막으로 구성되어 있다.
상기 상부전극은, 예를들면, 다결정 규소막으로 구성되어 있다.
그러나, 또 메모리셀의 치수의 축소를 도모하는데는, 예를들면, 상기 전하축적용 절연막의 유전율을 크게, 단위면적당의 축적전하량을 크게, 용량소자의 치수를 축소할 필요가 있다. 그래서, 상기 산화규소막과 질화규소막으로 바꾸어서, 이들의 산화규소막과 질화규소막 보다도 유전율이 큰 금속산화막, 예를들면, 산화탄탈(Ta2O5) 막으로 전하축적용 절연막을 구성하는 방법이 제안되어 있다. 상기 산화탄탈막은 예를들면, CVD법으로 형성된다. 이 종류의 기술에 관해서는 예를들면 VLSI 기술심포지움(1990년), IEEE의 13-14페이지에 기재되어 있다.
또, 상기 산화탄탈막은, 예를들면, 전자빔 증착법 또는 고주파 스퍼터링법으로 탄탈막을 형성하여, 이후, 이 탄탈막을 산화하는 것에 의해 형성된다. 이 종류의 기술에 관해서는 American Institute of Pysics, Journal of Applied Physics, 54(11)(1983) 6502-6508 페이지에 기재되어 있다.
그러나 상기 전자빔 증착법 또는 고주파 스퍼터링법으로 탄탈막을 형성후, 열산화해서 산화탄탈막을 형성하는 방법에는, 탄탈막의 형성시에 표면에 凹凸이 형성되어 버리기 때문에, 열산화로 형성된 산화탄탈막의 막두께에 편차가 생긴다. 막두께에 편차가 생기는 경우에는 산화탄탈막의 절연내압이 저하해 버림으로서, 반도체장치의 신뢰성이 저하한다고 하는 문제가 있다.
그래서, 반응성 스퍼터링법으로 산화탄탈막을 형성후에, 재산화를 행하는 방법이 제안되어 있다. 재산화를 행하는 것에 의해, 산화 탄탈막의 막두께가 얇은 영역에 있어서, 이 산화탄탈막의 하지(下地)의 규소가 열산화되어 산화규소막이 형성된다. 이 방법에 의하면, 산화탄탈막의 막두께의 얇은 부분의 절연내압은 재산화 공정으로 형성된 산화규소막에 의해 향상되므로서, 전하축적용 절연막의 절연내압을 향상할 수 있다. 이것에 의해, 반도체장치의 신뢰성을 향상할 수 있다. 이 종류의 기술에 관해서는, 예를들면 응용물리학회, 응용물리, 58, 11(1989) 제 1622 내지 1628페이지에 기재되어 있다.
그러나, 본 발명자는, 상기 종래기술을 검토한 결과, 이하와 같은 문제점을 발견했다. 산화탄탈막을 CVD법으로 형성하는 경우에는, 하지의 규소(다결정규소막)가 산화탄탈과 반응해서 산화탄탈을 환원해 버린다. 이 규소에 의한 산화탄탈의 환원반응을 방지하기 위해서는, 하지의 규소상에 산화규소막을 형성한 후, 이 산화규소막상에 산화탄탈막을 형성하지 않으면 안된다. 따라서, 전하축적용 절연막은, 산화규소막과 산화탄탈막의 적층막으로 구성되어 있다.
또, 상기 전자빔 증착법 또는 고주파 스퍼터링법으로 탄탈막을 형성한 후, 열산화로 산화탄탈막을 형성하는 경우에는, 산화탄탈막을 형성하기 위한 열산화공정으로, 산화탄탈막과 하지의 규소와의 계면에, 산화규소막이 형성되어 버린다. 따라서, 전하축적용 절연막은 산화규소막과 산화탄탈막의 적층막으로 구성되어 있다.
또, 상기 반응성 스퍼터링법으로 산화탄탈막을 형성하여, 재산화하는 방법에서도, 같은 모양으로 전하축적용 절연막은 산화규소막과 산화탄탈막과의 적층막으로 구성된다.
이와같이, 규소상에 CVD법, 전자빔 증착법, 스퍼터링법으로 산화탄탈막을 형성하는 경우에는, 전하측적용 절연막은 산화규소막과 산화탄탈막의 적층막으로 구성되어서, 전하축적용 절연막의 유전율이 산화탄탈막의 단층막의 유전율 보다도 저하해 버린다 하는 문제가 있다.
본 발명의 목적은 용량소자를 가지는 반도체장치의 제조방법에 있어서, 고집적화를 도모하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은, 상기 반도체장치의 제조방법에 있어서, 신뢰성을 향상하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은, 상기 반도체장치의 제조방법에 있어서, 고유전율의 전하축적용 절연막을 형성하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명확하게 된다.
본 출원에 있어서 개시된 발명중, 대표적인 것의 개요를 간단하게 설명하면, 이하와 같다.
(1) 반도체 기판상에 설치된 하부전극상에 전하축적용 절연막을 통해서 상부전극을 설치한 용량소자를 가지는 반도체장치의 제조방법에 있어서, 산화조건이 각각 다른 적어도 2종류의 금속으로 된 금속막을 형성하는 공정과, 상기 적어도 2종류의 금속 중 제 1의 금속을 선택적으로 산화하여, 산화되지 않는 제 2의 금속의 표면 또는 금속막의 표면에 상기 제 1의 금속의 산화막을 형성하여 전하축적용 절연막을 형성함과 동시에 상기 금속막으로 하부전극을 형성하는 공정과, 이 전하축적용 절연막상에 상부전극을 형성하는 공정들을 구비한다.
(2) 제 1의 전극상에 전하축적용 절연막을 통해서 제 2의 전극을 설치한 용량소자를 가지는 반도체장치의 제조방법에 있어서, 산화조건이 각각 다른 적어도 2종류의 금속으로 된 금속막으로 제 1의 전극을 형성하는 공정과, 이 금속막상에 제 1의 금속의 산화막을 퇴적하여 전하축적용 절연막을 형성하는 공정과, 상기 제 1의 금속의 산화막을 산화하는 공정과, 상기 전하축적용 절연막상에 제 2의 전극을 형성하는 공정들을 구비한다.
(3) 상기 제 1의 금속을 선택적으로 산화하는 기체는, 수소와 수증기의 혼합기체이다.
(4) 상기 제 1의 금속은 Ⅳb족 또는 Ⅴb족 원소의 어느 하나 또는 2종 이상이 조합되어 있고, 상기 제 2의 금속은 Mo혹은 W 또는 Mo과 W이다.
(5) 상기 규소막상에 내산화성막을 형성한 후, 상기 금속막을 형성한다.
(6) 상기 내산화성막은, TiN, Ti-W합금, TiSi2, NiSi, CoSi2의 어느 하나이다.
상술한 수단(1),(3) 또는 (4)에 의하면, 제 1의 금속(Ⅳa족 또는 Ⅴa족 원소의 어느 하나 또는 2종 이상의 조합)과 제 2의 금속(Mo 혹은 W 또는 Mo와 W)로 된 금속막에서 선택적으로 제 1의 금속의 산화막을 형성하는 것에 의해, 이 제 1의 금속의 산화막의 하지(下地)인 제 2의 금속이 배리어측으로 해서 가능하므로서, 하부전극을 구성하는 규소와 제 1의 금속의 산화막과의 사이에서 환원반응은 야기하지 않는다. 따라서, 2종류의 금속으로 된 금속막상에 산화규소막을 형성할 필요가 없으므로서, 제 1의 금속의 산화막의 단층막으로 전하축적용 절연막을 형성할 수 있다.
또, 상기 2종류의 금속으로 된 금속막과 제 1의 금속의 산화막과의 계면에는 규소는 존재하지 않으므로서, 제 1의 금속의 산화막과 금속막과의 계면에 산화규소막이 형성되는 것이 없다. 따라서, 전하축적용 절연막을 제 1의 금속의 산화막의 단층막으로 형성할 수 있다. 또, 제 1의 금속을 선택적으로 산화한 경우, 이 제 1의 금속의 산화물이 2종류의 금속으로 된 금속막의 표면에 석출한다. 이 석출된 제 1의 금속의 산화막은 일정의 막두께로 성장이 멈춘다. 이 현상은 일종의 입계편석(粒界偏析)과 같은 것으로 생각된다. 따라서, 금속막을 충분히 산화시켜도, 제 1의 금속의 산화막만이 선택적으로 형성된다.
이와같이, 전하축적용 절연막을, 제 1의 금속의 산화막의 단층막으로 형성할 수 있으므로서, 산화규소막의 단층막 또는 산화규소막과 제 1의 금속의 산화막과의 적층막으로 전하축적용 절연막을 형성한 경우보다도, 유전율이 크게 된다. 이것에 의해, 반도체장치의 제조방법에 있어서, 고유전율의 유전체막이 형성된다. 또, 전하축적용 절연막의 단위 면적당의 축적전하량은 크게 되므로서, 용량 소자의 치수를 축소하여, 반도체장치의 고집적화를 도모할 수 있다.
또, 상기의 수단(2)에 의하면, 2종류의 금속으로 된 금속막상에 퇴적된 제 1의 금속의 산화막의 막두께에 편차가 있는 경우에도, 산화를 행하는 것에 의해, 제 1의 금속의 산화막의 막두께가 얇은 영역에 있어서, 하지의 금속막 중의 금속이 선택적으로 산화되어서 제 1의 금속의 산화막이 형성된다. 이 산화로 형성된 제 1의 금속의 산화막에 의해, 막두께가 얇은 영역의 제 1의 금속의 산화막의 막두께는 두꺼워지게 되므로서, 제 1의 금속막 산화막의 막두께의 편차를 저감할 수 있다. 이것에 의해, 전하축적용 절연막의 절연 내압은 향상되므로서, 반도체장치의 신뢰성을 향상할 수 있다.
상술의 수단(5) 또는 (6)에 의하면 2종류의 금속으로 된 금속막을 산화하는 공정, 또는 제 1의 금속의 산화막을 산화하는 공정에 있어서, 하부전극을 구성하는 규소의 산화를 방지할 수 있고, 또, 금속막과 규소와의 반응을 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 이용해서 구체적으로 설명한다.
또한, 실시예를 설명하기 위한 전도면에서, 동일 기능을 가지는 것은, 동일 부호를 부착하여, 그의 반복설명은 생략한다.
본 발명의 실시예 1의 반도체장치를 제 1도(요부단면도)를 이용해서 설명한다.
제 1도에 나타난 바와같이, 본 실시예 1의 반도체장치는 선택용 MISFET Qs와 스택트(stacked) 구조의 용량소자(C)와를 직렬회로로 한 메모리셀을 가지는 DRAM이다.
상기 반도체장치는 p-형 반도체기판(1)으로 구성되어 있다. 이 p-형 반도체기판(1)은, 예를들면, 단결정 규소로 구성되어 있다. 이 p-형 반도체기판(1)의 주면부에는, p-형 웰 영역(2)이 설치되어 있다. 이 p-형 웰 영역(2)의 비활성영역의 주면부에는 소자간 분리 절연막(4)이 설치되어 있다. 또 이 소자간 분리 절연막(4)의 아래에는 채널 스톱퍼 영역을 구성하는 p-형 반도체영역(3)이 설치되어 있다. 각 소자간은 주로 이들의 소자간 분리 절연막(4) 및 p-형 반도체영역(3)으로 구성된 분리 영역에 의해 절연 분리 되어 있다.
상기 선택용 MISFETQs는 상기 p-형 웰 영역(2)의 활성영역의 주면부에 설치되어 있다. 이 선택용 MISFETQs는 주로 게이트 절연막(5), 게이트 전극(6), 한쌍의 n형 반도체영역(7)으로 각각 구성되어 있다.
상기 게이트 절연막(5)은, 상기 p-형 웰 영역(2)의 주면에 설치되어 있다. 이 게이트 전극(5)은 예를들면, 산화규소막으로 구성되어 있다.
상기 게이트 전극(6)은, 상기 게이트 절연막(5)상에 설치되어 있다. 이 게이트 전극(6)은 예를들면, 다결정 규소막으로 구성되어 있다. 이 게이트 전극(6)의 상부에는 절연막(9)이 설치되어 있다.
이 절연막(9)는, 예를들면, 산화규소막으로 구성되어 있다. 또, 이 게이트 전극(6)의 측벽부에는 사이드 월 스패이셔(10)가 설치되어 있다. 이 사이드 월 스패이셔(10)는 예를들면, 산화규소막으로 구성되어 있다.
상기 한쌍의 n형 반도체영역(7)은 상기 p-형 웰 영역(2)의 주면부에서, 상기 게이트 전극(6)의 측부에 설치되어 있다. 이 한쌍의 n형 반도체영역(7)은 소스영역 및 드레인 영역을 구성한다.
상기 용량소자(C)는 하부전극(13), 이 하부전극(13)상에 전하축적용 절연막(14) 및 그 위에 설치된 상부전극(15)의 각각으로 구성되어 있다. 이 용량소자(C)는 상기 선택용 MISFETQs의 게이트 전극(6)상을 포함하는 영역에 설치되어 있다.
상기 하부전극(13)은, 상기 선택용 MISFETQs의 한쌍의 n형 반도체영역(7)의 한쪽에 접속되어 있다. 이 하부전극(13)은, 예를들면 하층측에서 다결정 규소막(11)과 탄탈을 함유하는 텅스텐막(이하, 탄탈, 텅스텐막이라 한다)(12)을 적층한 적층막으로 구성되어 있다. 본 발명에서는, 이 금속막은 Ⅳa족 원소 또는 Ⅴa족 원소로 된 금속과 Ⅵa족 원소로 된 금속막이면 좋으나, 본 실시예(1)에서는 탄탈과 텅스텐으로 된 금속막을 예로 설명한다.
상기 탄탈, 텅스텐막(12)의 탄탈함유량은, 예를들면 50atm%정도이다.
이 탄탈, 텅스텐막(12)은 예를들면 합금 타켓트를 이용한 스퍼터링법으로 형성된다. 이 탄탈, 턴스텐막(12)의 막두께는 예를들면 50nm정도이다. 또한, 이 탄탈, 텅스텐막(12)를 구성하는 탄탈과 텅스텐은 화합물이 아니고 혼합물이고, 그 조성비는 특별히 한정되지 않는다.
상기 전하축적용 절연막(14)은 예를들면, 산화탄탈막으로 구성되어 있다. 산화탄탈막의 유전율은 산화규소막의 6배 정도이고, 산화규소막과 질화규소막 또는 이들의 적층막 보다 크다. 예를들면 종래의 전하축적용 절연막을 구성하는 산화규소막의 막두께가 2~3nm 정도의 경우, 본 실시예의 저하축적용 절연막(14)은 18~24nm 정도의 막두께로 구성하면 좋다.
또, 다시 전하축적용 절연막(14)의 막두께를 엷게 하는 것에 의해, 용량 소자(C)의 단위 면적당의 축적전하량은 크게 된다. 따라서, 동일 전하축적량을 확보하기 위한 용량소자의 치수를 축소할 수 있으므로서, 반도체장치의 고집적화를 도모할 수 있다.
상기 상부전극(15)은 예를들면, 텅스텐막으로 구성되어 있다. 이 텅스텐막의 막두께는 100nm정도이다.
상기 상부전극(15)상에는 층간절연막(17)이 설치되어 있다. 이 층간절연막(17)은 예를들면, 산화규소막상에 BPSG(Boron Phospho Silicate Glass)막을 설치한 적층막으로 구성되어 있다.
이 층간절연막(17)상에는 데이터선(18)이 설치되어 있다. 이 데이터선(18)은 예를들면, 텅스텐막으로 구성되어 있다. 이 데이터선(18)은 상기 층간 절연막(17)에 설치된 접속공을 통해서, 상기 선택용 MISFETQs의 한쌍의 n형 반도체영역(7)의 다른 쪽에 접속되어 있다. 또 이 데이터선(18)의 상층에는 도시되지 않는 표면 보호막이 설치되어 있다.
다음에, 본 실시예 1의 반도체장치의 제조방법을 제 2도~제 4도(공정 마다에 나타내는 요부 단면도)를 이용해서 설명한다.
우선, p-형 반도체기판(1)의 주면부에 p-형 웰 영역(2), 채널 스톱퍼 영역을 구성하는 p+형 반도체영역(3), 소자간 분리 절연막(4)로 각각 형성된다.
다음에, 상기 p-형 웰 영역(2)의 주면부를 열산화하여, 선택용 MISFETQs의 게이트 절연막(5)을 형성한다. 그후, 이 게이트 절연막(5)위에 다경절 규소막을 형성한다. 다음에 상기 다결정 규소막을 포토리소그래피 기술 및 에칭 기술로 패턴닝하여, 제 2도에 나타난 바와같이 선택용 MISFETQs의 게이트 전극(6)을 형성한다. 그후, 산화규소막을 형성하여 포토리소그래피 기술 및 에칭기술로 패턴닝하여, 상기 게이트 전극(6) 상에 절연막(9)을 형성한다. 또, 게이트 전극(6)과 절연막(9)의 패턴닝을 1회의 공정으로 행하여도 좋다.
다음에, 상기 게이트 전극(6)에 대해서 자기정합적으로 상기 p-형 웰 영역(2)의 주면부에 n형 불순물(As 또는 p)을 이온주입법으로 도입하여, 한쌍의 n형 반도체영역(7)을 형성한다.
다음에, 산화규소막을 퇴적한다. 그후 이 산화규소막을 퇴적한 막 두께에 상당하는 분, 이방성 에칭으로 에칭하여, 상기 게이트 전극(6) 및 절연막(9)의 측벽부에 사이드 월 스페이셔(10)를 형성한다.
다음에, 예를들면 CVD법으로, 다결정규소막(11)을 퇴적한다. 이후, 이 다결정 규소막(11)을 포토리소그래피 기술 및 에칭기술로 패턴닝한다.
다음에 50atm% 정도의 탄탈을 포함한 탄탈, 텅스텐막(12)을, 예를들면 합금타케트를 이용한 스퍼터링법으로 형성한다. 이 탄탈, 텅스텐막(12)은 예를들면, 500nm 정도의 막두께로 형성된다. 이후, 이 탄탈, 텅스텐막(12)을 제 3도에 나타난 바와같이 포토리소그래피 기술 및 에칭기술로 패턴닝한다. 이 공정을 행하는 것에 의해 다결정 규소막(11)과 탄탈, 텅스텐막(12)의 적층막으로 된 하부전극(13)이 형성된다.
다음에 700℃ 정도의 온도로 30분 정도의 열처리를 행한다. 이 열처리시의 기체는 예를들면 30% 정도의 수증기와 수소의 혼합기체이고, 압력은 1기압 정도이다. 이 열처리 공정에서는 상기 수증기와 수소가스와의 분압이 중요하고, 특히 전압(全壓)을 규정할 필요가 없다. 이 열처리를 행하는 것에 의해 상기 탄탈 텅스텐막(12)중에 포함되어 있는 탄탈이 산화되어 이 탄탈, 텅스텐막(12)의 표면에 제 4도에 나타난 바와같이 산화 탄탈막(14)이 형성된다. 결국, 탄탈, 텅스텐막(12)중의 텅스텐은 산화되지 않고, 탄탈만산화된다.
또한, 이 탄탈, 텅스텐막(12) 중의 탄탈을 선택적으로 산화하는 것에 의해, 일부의 산화탄탈이 탄탈, 텅스텐막(12)의 표면에 석출함과 동시에, 나머지부의 산화탄탈은 탄탈, 텅스텐막(12)중에 잔존하기 때문에 탄탈, 텅스텐막(12)은 텅스텐과 산화탄탈로 구성되도록 된다. 이 열처리로 형성된 산화탄탈막(12)은 용량소자(C)의 전하축적용 절연막(14)을 구성한다. 이 산화탄탈막(14)의 형성시에는 수증기가 산화제, 수소가스가 환원제로 된다. 여기에서 상기의 선택적인 산화는 수증기와 수소와의 분압비가 제 5 도(전하축적용 절연막 형성시의 수증기와 수소의 분압비를 나타내는 도면)에 나타내는 곡선(A, B)으로 둘러싸여진 영역내에서 가능하다. 곡선 A보다 분압비가 큰 영역에서는 탄탈, 텅스텐막 모두 산화되어, 산화탄탈과 산화텅스텐이 동시에 형성된다.
곡선 B보다 분압비가 적은 영역에서는 탄탈도 텅스텐도 산화되지 않는다.
결국 곡선(A, B)으로 둘러싸인 영역내에서는 탄탈만이 선택적으로 산화되어 텅스텐은 산화되지 않고, 산화탄탈과 텅스텐이 형성된다. 또한, 동 제 5도의 사선을 그은 영역에서는 산화탄탈막의 선택산화를 보다 효과적으로 행할 수 있다. 또한 동 제 5도에 나타난 조건은, 전압(全壓)이 1기압의 경우이나, 상술한 바와같이 전압(全壓)은 특별히 규정될 필요는 없다.
제 5도에 있어서, 사선부분의 열처리온도는 450℃에서 850℃이다. 이 범위는 산화속도의 제어성으로 특정되어 있다. 결국, 고온이 지나치면 산화속도가 빨라 막두께의 제어가 어렵다. 또 저온이라 해도 산화속도가 늦어져 작업속도가 나쁘다.
또한, 분압비는 수증기와 수소의 유량제어가 용이한 범위로해서 하한의 -3을 설정했다. 또, 탄탈, 텅스텐막(12)와 n형 반도체영역(7)의 주면사이에는 상기 다결정 규소막(11)이 개재해 있으므로서, 산화탄탈막(14)을 형성하기 위한 산화공정에 있어서, 탄탈, 텅스텐막(12)에서 다결정 규소막(11)을 통해서 텅스텐 또는 탄탈이 침입해서 n형 반도체영역(7)의 주면부에 전이가 발생하는 것을 저감할 수 있다.
다음에, 상기 전하축적용 절연막(14) 상에, 예를들면, 스퍼터링법으로 100nm 정도의 막두께로 텅스텐막을 형성한다. 그후, 이 텅스텐막을 포토리소그래피 기술 및 에칭기술로 패턴닝하여, 용량소자(C)의 상부전극(15)을 형성한다.
다음에, 상기 상부전극(15)상에 산화규소막, BPSG막의 각각을 순차형성하여, 층간절연막(17)을 형성한다. 이후, 이 층간 절연막(17)을 구성하는 BPSG 막에는 리플로워 처리가 시행된다.
다음에 상기 층간절연막(17)에 데이터선(18)을 접속하는 접속공을 형성한다. 이후 텅스텐막을 형성하여, 이 텅스텐막을 포토리소그래피 기술 및 에칭기술로 패턴닝하여, 상기 제 1도에 나타난 바와같이 데이터선(18)을 형성한다. 이후, 도시되지 않는 표면 보호막을 형성하는 것에 의해, 본 실시예 1의 반도체장치가 완성된다.
이상, 설명한 바와 같이 본 실시예 1의 제조방법에 의하면, 탄탈과 텅스텐으로 된 탄탈, 텅스텐막(12)에서 전하축적용 절연막(14)를 구성하는 산화탄탈막을 선택적으로 형성하는 것에 의해, 상기 탄탈, 텅스텐막(12)이 배리어 층으로 해서 가능하므로서, 하부전극(13)을 구성하는 다결정 규소막(11)과 전하축적용 절연막(14)을 구성하는 산화탄탈막과의 사이에서 환원반응은 일어나지 않는다. 따라서, 다결정 규소막(11)상에 산화규소막을 형성할 필요는 없으므로서, 산화탄탈막의 단층막으로 전하축적용 절연막(14)을 형성할 수 있다.
또, 상기 탄탈, 텅스텐막(12)과 산화탄탈막과의 계면에는 규소는 존재하지 않으므로, 탄탈, 텅스텐막(12)과 산화탄탈막과의 계면에 산화규소막이 형성되어 있지 않다. 따라서, 전하축적용 절연막(14)을 산화탄탈막의 단층막으로 형성할 수 있다.
또, 탄탈, 텅스텐막(12)중의 탄탈을 선택적으로 산화한 경우, 산화탄탈막이 탄탈, 텅스텐막(12)의 표면에 석출한다.
이 석출된 산화탄탈막은, 일정의 막두께로 성장이 멈추어 진다.
이 현상은, 일종의 입계편석과 같은 것으로 생각된다. 따라서, 탄탈, 텅스텐막(12)을 충분하게 산화시켜도 산화탄탈막만이 선택적으로 형성된다.
이와같이 전하축적용 절연막(14)을 산화탄탈막의 단층막으로 구성할 수 있으므로서, 산화규소막의 단층막 혹은 산화규소막과 질화규소막의 적층막 또는 산화규소막과 산화탄탈막의 적층막으로 전하축적용 절연막(14)을 구성한 경우 보다도, 전하축적용 절연막(14)의 유전율은 크게 된다. 이것에 의해 반도체장치의 제조방법에 있어서, 고유전율의 유전체막을 형성할 수 있다. 따라서, 전하축적용 절연막(14)의 단위 면적당의 축적전하량은 크게 되므로서, 용량소자(C)의 치수를 축소하여, 반도체장치의 고집적화를 도모할 수 있다.
또한, 본 실시예 1에서는, 산화탄탈막을 탄탈, 텅스텐막(12)에서 형성한 예를 나타내나, 탄탈을 포함하는 몰리브덴막(탄탈, 몰리브덴막)에서 산화탄탈막을 형성할 수도 있다. 이 경우에는, 산화탄탈막을 형성하는 선택적인 산화는 수증기와 수소와의 분압비가, 제 6도(전하축적용 절연막 형성시의 수증기와 수소와 분압비를 나타내는 도면)에 나타내는 곡선(C, D)으로 둘러싸인 영역내에서 가능하다. 곡선(C)보다 분압비가 큰 영역에서는 탄탈과 몰리브덴 모두 산화되어, 산화탄탈과 산화몰리브덴이 동시에 형성된다.
곡선(D)보다 분압비가 적은 영역에서는 탄탈도 몰리브덴도 산화되지 않는다. 결국, 곡선(C, D)으로 둘러싸인 영역내에서는 탄탈만이 선택적으로 산화되어, 몰리브덴은 산화되지 않고, 산화탄탈과 몰리브덴이 형성된다.
또한, 동 제 6도의 사선을 그은 영역에서는 산화탄탈막의 선택산화를 보다 효과적으로 행할 수 있다.
또, 제 6도에 나타난 조건은 전압이 1기압의 경우이나, 전술한 바와같이, 전압은 특히 규정되는 필요가 없다. 제 6도에 있어서, 사선부분의 열처리 온도는 450℃에서 850℃이다. 이 범위는 산화속도의 제어성으로 특정되어 있다.
결국, 고온이 지나치면 산화속도가 빨라서 막두께의 제어가 어렵다. 또, 저온이 지나치면 산화속도가 늦고, 작업속도가 나쁘다. 또한 분압비는 수증기와 수소의 유량제어가 용이한 범위로 해서 상한을 3, 하한을 -3으로 설정했다.
또한, 상기 탄탈, 텅스텐막(12)중의 탄탈은 산화제에 대해서 스톱퍼로서 기능한다. 따라서, 산화제가 다결정 규소막(11)에 다달아, 탄탈, 텅스텐막(12)과 다결정 규소막(11)과의 계면에 산화규소막이 형성되어서, 도통불량이 발생하는 것을 저감할 수 있다.
또, 탄탈, 텅스텐막(12)중의 탄탈의 함유량은 산화로 형성되는 산화탄탈막의 막두께가 확보할 수 있고, 또 산화제의 스톱퍼로서 기능하는 정도로 있으면 좋다. 다음에 본 발명의 실시예 2의 반도체장치의 제조방법을 설명한다.
본 실시예 2의 반도체장치의 제조방법은 상기 실시예 1의 반도체장치의 제조방법에 있어서, 상기 탄탈, 텅스텐막(12)상에 예를들면, CVD법으로 산화탄탈막(14)를 형성하여, 그후 이 산화탄탈막(14)을 실시예 1로 나타내는 조건으로 산화하는 것이다.
상기 탄탈, 텅스텐막(12)으로 바꾸어서 탄탈막을 형성하여, 이 탄탈막상에 산화탄탈막(14)을 형성하는 경우에는 산화공정으로 형성된 산화탄탈막의 막두께의 제어가 어렵다. 또, 상기 탄탈, 텅스텐막(12)으로 바꾸어 텅스텐막을 형성하여, 이 텅스텐막 상에 산화탄탈막(14)을 형성후 산화된 경우에는, 산화탄탈막(14)과 텅스텐막과의 계면에는 금속산화물은 형성되지 않는다. 여기에서, 본 실시예 2의 제조방법에서는 상술한 바와 같이 산화공정으로 산화된 금속인 탄탈을 함유하는 탄탈, 텅스텐막(12)을 형성하여 이 탄탈, 텅스텐막(12)상에 산화탄탈막(14)을 형성하여 산화를 행하고 있다. 상기 산화탄탈막(14)은 예를들면 420℃ 정도의 온도, 79.99Pa 정도의 압력으로 500sccm(Standard Cubic Centimeter per Minute:기체 표준상태의 유량)정도의 산소 및 500sccm 정도의 질소를 캐리어 가스로해서 펜타에톡시탄탈(Ta(OC2H5)5을 거품화하는 것에 의해 형성된다. 이 산화탄탈막(14)은 상기 실시예 1과 마찬가지로 예를들면, 18~24nm 정도 또는 이 이하의 막두게로 형성된다.
이상 설명된 바와같이, 본 실시예 2의 반도체장치의 제조방법에 의하면, 상기 탄탈, 텅스텐막(12)상에 퇴적된 산화탄탈막(14)의 막두께에 편차가 있는 경우에도 산화를 행하는 것에 의해 산화탄탈막(14)의 막두께가 얇은 영역(Weak Spot)에 있어서, 하지의 탄탈, 텅스텐막(12)중의 탄탈이 산화되어 산화탄탈막이 탄탈, 텅스텐막(12)의 표면에 석출한다.
이때, 탄탈, 텅스텐막(12)과 산화탄탈막(14)의 계면에서 소비되는 양의 탄탈이 탄탈, 텅스텐막(12)중에서 확산해서 탄탈, 텅스텐막(12)과 산화탄탈막(14)과의 계면에 확산해 오므로서, 형성되는 산화텅스텐막(14)의 막두께의 제어를 용이하게 행할 수 있다.
이 산화로 형성된 산화탄탈막에 의해서 막두께가 얇은 영역의 산화탄탈막(14)의 막두께는 두껍데 된다. 또한, 탄탈, 텅스텐막(12)의 표면에 석출하는 산화탄탈막은, 일정의 막두께로 성장이 멈춘다. 따라서 탄탈, 텅스텐막(12)상에 형성된 산화탄탈막(14)을 충분히 산화시킬 수 있어, 산화탄탈막(14)의 막두께의 편차를 저감할 수 있다.
이것에 의해 전하축적용 절연막의 절연내압이 향상되므로서, 반도체장치의 신뢰성을 향상할 수가 있다.
또한, 본 실시예 2의 탄탈, 텅스텐막(12) 대신에, 상기 실시예 1로 설명된 탄탈,몰리브덴막을 이용할 수도 있다. 그 경우의 산화조건도 상기 실시예 1로 설명한 것도 마찬가지이다.
다음에, 본 발명의 실시예 3의 반도체장치의 구성을 제 7도(요부 단면도)를 이용해서 설명한다. 제 7도에 나타난 바와같이 본 실시예 3의 반도체장치는 상기 실시예 1과 마찬가지로 선택용 MISFETQs와 스택트구조의 용량소자(C)를 직렬접속한 메모리셀을 가지는 DRAM이다. 이 메모리셀은, 1비트의 정보를 기억한다. 또한 제 7도에서는 주변회로는 도시되지 않고, 또 설명도 생략한다. 상기 반도체장치는 p-형 반도체기판(50)으로 구성되어 있다. 이 p-형 반도체기판(50)은 예를들면 단결정 규소로 구성되어 있다.
상기 선택용 MISFETQs는 제 7도에 나타난 바와같이, 소자분리 영역으로 주위가 규정되어 에워싸인 활성영역내에 있어서, p형 반도체영역(55)의 주면으로 구성된다. 이 선택용 MISFETQs는 채널형성영역(p형 반도체영역)(55), 게이트 절연막(57), 게이트 전극(58), 소스영역 및 드레인 영역으로서 사용되는 한쌍의 n형 반도체영역(61)을 주체로 구성된다.
상기 소자분리 영역은 소자간 분리 절연막(필드 절연막)(54) 및 이 소자간 분리 절연막(54)하의 p+형 반도체영역(p형 채널 스톱퍼 영역에 상당한다)(53)을 주체로 구성된다.
이 소자 분리영역으로서 사용되는 p+형 반도체영역(53), 상기 선택용 MISFETQs의 채널 형성영역으로서 사용되는 p형 반도체영역(55)의 각각은, p-형 반도체기판(50)의 주면부에 설치되어 있다. 상기 p형 반도체영역(55)는 특히 메모리셀이 배치되어 있는 영역에 있어서, p-형 웰 영역(51), p-형 웰 영역(51)의 주면부에 설치되어져 있다. 이 p-형 웰 영역(51)은 상기 p-형 반도체기판(50)의 어느 쪽인가에 입사된 α선으로 발생하는 소수 캐리어에 대해서 포텐셜 배리어를 구성한다.
상기 선택용 MISFETQs의 게이트 절연막(57)은, 상기 p형 반도체영역(55)의 주면에 설치되어 있다. 이 게이트 절연막(57)은, 예를들면 산화규소막으로 구성되어 있다. 상기 게이트전극(58)은, 상기 게이트절연막(57)상에 설치되어 있다.
이 게이트전극(58)은 예를들면 다결정 규소막으로 구성되어 있다. 이 다결정 규소막은 제조 프로세스에서 제 1층째의 게이트재 형성 공정으로 형성된다. 이 다결정 규소막은 CVD법으로 퇴적된다. 또, 이 다결정 규소막에는 그 퇴적중 혹은 그 퇴적후에 저항치를 저감하는 불순물 예를들면 n형 불순물이 도입된다. 이 게이트 전극(58)은, 그 게이트 폭 방향에 있어서, 워드선(WL)(58)에 일체로 구성되어 전기적으로 접속된다(결국, 동일도 전층으로 형성된다). 또, 선택용 MISFETQs의 동작속도를 높히는 목적으로 상기 게이트전극(58)을 고융점 금속막, 고융점 금속규화막 중의 어느 하나의 단층막, 혹은 다결정 규소막상에 고융점 금속막, 고융점 금속규화막 중의 어느 하나를 적층한 적층막으로 형성하여도 좋다.
상기 게이트 전극(58)의 상면상에는 절연막(59)이 설치되어 있다. 또, 이 게이트 전극(58)의 측면(측벽)에는 절연성의 사이드 월 스패이셔(측벽절연막)(62)가 설치되어 있다. 같은 모양으로 워드선(58)의 상면상에는 절연막(59), 측면에는 사이드 월 스패이셔(62) 각각이 설치되어 있다. 이들의 절연막(59) 사이드 월 스패이셔(62)는, 어느쪽도 게이트 전극(58)의 일부분 혹은 워드선(58)의 일부분의 표면을 피복한 절연막으로 해서 설치되어 있다. 이들의 절연막(59) 및 사이드 윌 스패이셔(62)는 게이트 전극(58)의 전체(상면 및 측면) 혹은 워드선(58)의 전체표면을 피복하는 절연막을 구성한다. 이들의 절연막(59), 사이드 월 스패이셔(62)는 어느쪽도 게이트 전극(58) 혹은 워드선(58)에 대해서 자기 정합으로 형성된다. 이들의 절연막(59), 사이드 월 스패이셔(62)의 각각은 예를들면 CVD법으로 퇴적된 산화규소막으로 구성되어 있다.
상기 소스영역, 드레인 영역의 어느 쪽으로 해서 사용되는 n형 반도체영역(61)은 상기 p형 반도체영역(55)의 주면부에 설치되어 있다. 이 n형 반도체영역(61)은 상기 게이트전극(58)의 측부에 대해서 자기정합으로 형성된다. 이 n형 반도체영역(61)은 도시되지 않은 주변회로의 n채널 MISFETQn의 소스영역 혹은 드레인 영역을 구성하는 낮은 불순물 농도의 n형 반도체영역과 동일의 제조공정에서 형성된다(동일 도전층에 상당한다).
상기 n채널 MISFETQn은 LDD 구조가 채용되어 낮은 불순물 농도의 n형 반도체영역은, n채널 MISFETQn의 LDD부로서 사용된다. 따라서 선택용 MISFETQs는 낮은 불순물 농도의 n형 반도체영역(61)로 적어도 드레인 영역이 구성되므로서 실질적으로 LDD구조로 된다. 또한, 제 7도에서는 도시되지 않으나, 선택용 MISFETQs의 소스영역 드레인 영역의 어디인가에는 용량소자(C)의 하부전극을 구성하는 다결정 규소막(56)으로부터 n형 불순물이 확산된다. 이 결과 낮은 불순물 농도의 n형 반도체영역(61) 및 확산된 높은 불순물 농도의 n+형 반도체영역이 형성된다.
상기 용량소자(C)는, 동 제 7도에 나타난 바와같이, 선택용 MISFETQs의 상부에서 하부전극, 전하축적용 절연막(69), 상부전극(70)의 각각을 순차적 층한 소위 스택트 구조로 구성되어 있다.
상기 하부전극은, 하층측에서 다결정 규소막(66), 질화티탄막(67), 탄탈을 함유하는 텅스텐막(탄탈, 텅스텐막)(68)을 적층한 적층막으로 구성되어 있다. 이와같이 구성된 하부전극은 중앙부분이 선택용 MISFETQs의 다른 쪽의 n형 반도체영역(61)에 전기적으로 접속되어 주변부분이 선택용 MISFETQs의 게이트전극(58)상 및 이 게이트전극(58)에 접속되는 워드선(58)에 인접하여 연재(延在)하는 다른 워드선(58)상으로 길게 늘려지게 된다.
이 하부전극은 층간 절연막(64)에 형성된 접속공을 통해서, 게이트전극(58)과 다른 워드선(58)과의 사이에서 규정된 영역에서 다른쪽의 n형 반도체영역(61)에 접속되어 있다.
이 하부전극과 게이트전극(58)과의 사이에는, 적어도 게이트전극(58)의 표면을 피복하는 절연막(59) 및 사이드 월 스패이셔(62)를 통해서 절연되고 있다. 상기 하부전극은, 이 절연막(59) 및 사이드 월 스패이셔(62)의 표면에 따라서 게이트전극(58)에 대해서 자기정합으로 다른쪽의 n형 반도체영역(61)에 접속된다. 상기 다결정규소막(66)의 막두께는, 예를들면 200nm정도이다.
이 다결정 규소막은 CVD법으로 퇴적된다. 이 다결정 규소막(66)에는 그 퇴적중 혹은 그의 퇴적후에 저항치를 저감하는 불순물 예를들면 n형 불순물이 도입된다.
상기 질화티탄막(67)은 상기 다결정 규소막(66)의 표면을 덮도록 설치되어 있다. 이 질화티탄막(67)의 막두께는 예를들면 100~200nm 정도이다.
이 질화티탄막(67)은 예를들면, 스파터링법으로 형성된다. 이 질화티탄막(67)은 후술하나, 상기 다결정 규소막(66)의 산화를 저감하는 내산화성 막으로 기능한다.
상기 탄탈, 텅스텐막(68)의 탄탈함유량은, 예를들면 50atm% 정도이다.
이 탄탈, 텅스텐막(68)은 예를들면, 합금 타케트를 이용한 스퍼터링법으로 형성된다. 이 탄탈,턴스텐막(68)의 막두께는 예를들면, 50nm정도이다.
하부전극은 그의 측면의 주위를 전하축적영역으로 해서, 전하축적량을 증가하는 것을 목적으로 해서, 예를들면 적층막의 합계의 막두께로 900nm 정도의 두꺼운 막두께로 구성되어 있다. 또, 하부전극은 게이트전극(58) 및 절연막(59)의 합계의 막두께, 워드선(58) 및 절연막(59)의 합계의 막두께의 각각에 상당하는 단차형상이 중앙부분에 형성되므로서, 이 단차 형상을 이용해서 높이 방향으로 전하축적량을 증가할 수 있다.
이와같이 구성된 하부전극은, 메모리셀에 기억된 정보를 축적하는 축적노드 영역에 상당하여, 메모리셀 마다에 배치되어, 인접하는 다른 메모리셀에 대해서 독립으로 형성된다.
상기 전하축적용 절연막(69)은, 상기 탄탈, 텅스텐막(68)의 상면 및 측면에 따라서 설치되어 있다. 이 전하축적용 절연막(69)은, 예를들면, 산화탄탈막으로 구성되어 있다. 산화탄탈막의 유전율은, 산화규소막의 6배 정도이고, 산화규소막과 질화규소막 또는 이들의 적층막 보다 유전율이 크다. 이 산화탄탈막의 막두께는 예를들면 18~24nm 정도 또는 이 이하이다. 따라서 동일 축적전하량을 확보하기 위한 용량소자(C)의 치수를 축소할 수 있으므로서, 반도체장치의 고집적화를 도모할 수 있다.
상기 상부전극(70)은, 하부전극의 상면상 및 측면상에 전하축적용 절연막(69)을 통해서 설치되어 있다. 이 상부전극(70)은 이 메모리셀의 용량소자(C) 및 그 주위에 인접해서 배치되는 다른 메모리셀의 용량소자(C)의 상부전극(70)과 일체로 구성되고 또 전기적으로 접속되어, 메모리셀 어레이에 배치되어 복수개의 메모리셀에 공통의 플레이트 전극으로서 구성된다. 이 상부전극(70)은, 예를들면 텅스텐막으로 구성되어있다. 이 텅스텐막은 예를들면 스퍼터링법으로 형성된다. 메모리셀에서는 적어도 3층의 도전층이 사용되므로서, 단차 형상이 크게 된다. 그래서, 단차 형상을 완화하기 위해서 이 텅스텐막은 예를들면 100nm 정도의 얇은 막두께로 구성되어 있다.
이와같이 구성된 메모리셀에서는 동 제 7도에 나타난 바와같이, 상기 선택용 MISFETQs의 한쪽의 n형 반도체영역(61)에, 상보성 비트선(BL)(75)이 전기적으로 접속되어 있다. 이 상보성 비트선(75)은 층간절연막(72)의 표면상에 연재하여, 이 층간절연막(72)에 형성된 접속공(비트선 콘택트 홀)을 통해서, 한쪽의 n형 반도체영역(61)에 접속되어 있다.
상기 층간 절연막(72)은, 산화규소막 및 그 상부에 적층된 BPSG막으로 구성되어 있다. 상기 산화규소막은 예를들면, CVD 법으로 형성된다.
상기 BPSG막은 예를들면, CVD법으로 형성된다.
상기 상보성 비트선(75)은, 예를들면 다결정규소막(73) 및 그 위에 적층한 고융점 금속규화막(74)의 적층막으로 구성되어 있다. 이 다결정 규소막(73)은 예를들면 CVD법으로 퇴적한다. 이 다결정 규소막(73)에는 그 퇴적 중에 혹은 그 퇴적후에 저항치를 저감하는 불순물 예를들면 n형 불순물이 도입된다. 상기 고융점 금속규화막(74)은, 예를들면, 스퍼터링법 혹은 CVD법으로 퇴적된 텅스텐 실리사이드막으로 구성되어 있다. 상기 상보성 비트선(75) 상에는 층간절연막(78)을 개재시켜서 데이터선(DL)(79)이 설치되어 있다.
상기 층간 절연막(78)은, 하층의 산화규소막(76) 및 그의 상부에 적층된 BPSG막(77)로 구성된다. 상기 산화규소막(76)은, 예를들면, CVD법으로 최적된다. 상기 BPSG막(77)은 예를들면, CVD법으로 퇴적된다.
상기 데이터선(79)는, 제조 프로세스에서 제 1층째의 배선재 형성공정으로 형성된다. 이 데이터선(79)은 예를들면, 고융점 금속막의 적층막으로 구성되어 있다. 하층의 고융점 금속막은, 예를들면 텅스텐막으로 구성되어 있다. 이 텅스텐막은 예를들면, 스퍼터링법으로 형성된다. 상층의 고융점 금속막은 예를들면, CVD법으로 퇴적된 텅스텐막으로 구성되어 있다.
상기 데이터선(79) 상에는 층간 절연막(80)을 개재시켜서 샨트(분로)용 워드선(WL)(84)이 설치되어 있다.
상기 층간 절연막(80)은, 3층의 산화규소막으로 구성되어 있다. 이 층간절연막(80)을 구성하는 하층의 산화규소막은, 예를들면, TEOS(Tertra Ethoxyl Ortho Silane: 테트라 에톡시 오쏘 실란) 가스를 원료로 하는 프라즈마 CVD법으로 형성되어 있다.
상기 층간절연막(80)을 구성하는 가운데층의 산화규소막은, 예를들면 SOG(Spin On Glass)막으로 구성되어 있다. 상기 층간절연막(80)을 구성하는 상층의 산화규소막은, 하층의 산화규소막과 같은 모양으로 TEOS 가스를 원료로 하는 플라즈마 CVD 법으로 형성된다.
상기 샨트용 워드선(84)은, 제조 프로세스에 있어서 제 2층째의 배선재 형성공정으로 형성된다. 이 샨트용 워드선(84)은, 예를들면 티탄,텅스텐막(81), 알루미늄 합금막(82), 티탄, 텅스텐막(83)의 각각을 순차 적층한 3층 구조로 구성되었다.
상기 티탄, 텅스텐막(81,83)은, 예를들면 스퍼터링법으로 퇴적된다.
상기 알루미늄합금판(82)은 규소와 구리를 함유하고 있다. 이 알루미늄 합금막(82)은, 예를들면 스퍼터링법으로 퇴적된다.
상기 샨트용 워드선(84)은, 메모리셀 어레이(메모리셀 매트)의 단부, 메모리셀 어레이 사이의 어딘가의 영역에 있어서, 하층의 워드선(58)에 접속된다. 이 샨트용 워드선(84), 워드선(58)의 각각은, 데이터선(79)과 동일 도전층으로 구성되어 중간 도전층, 상보성 비트선(75)과 동일 도전층으로 형성되는 중간 도전층의 각각을 개재해서 접속된다.
상기 샨트용 워드선(84)상에는, 최종 보호막(87)이 설치되어 있다. 이 최종 보호막(87)은, 예를들면 산화규소막(85), 질화규소막(86) 및 도시되지 않은 수지막의 각각을 순차적층한 3층 구조로 구성된다.
상기 산화규소막(85)은, 저온도로 형성가능한 TEOS 가스를 원료로 하는 플라즈마 CVD법으로 퇴적된다. 상기 질화규소막(86)은, 예를들면 플라즈마 CVD법으로 퇴적된다. 상기 도시되어 있지 않은 수지막은 예를들면 회전 도포법으로 도포되어 경화된 폴리마이드계 수지막으로 구성되어 있다.
다음에 상기 반도체장치의 제조방법은 제 8도~제 14도(상기 제 7도의 요부를 확대해서, 공정 마다에 나타내는 요부 단면도)를 이용해서 설명한다.
또한, 주변회로의 도면 및 설명은 생략한다.
우선, 단결정 규소로 된 p-형 반도체기판(50)을 준비한다. 이후 이 p-형 반도체기판(50)의 주면부에 p-형 웰 영역(51)을 형성한다.
다음에, 주지의 선택적인 열산화 기술을 사용해서, 상기 p-형 웰 영역(51)의 비활성영역(소자분리 영역)의 주면에, 소자간 분리 절연막(54)을 형성한다.
이 소자간 분리절연막(54)을 형성하는 공정과 거의 동일 제조공정에 있어서, 소자간 분리 절연막(54)하이며, 상기 p-형 웰 영역(51)의 주면부에, p+형 반도체영역(53)이 형성된다. 이 p-형 반도체영역(53)은, 채널 스톱퍼 영역을 구성하여, 상기 p-형 웰 영역(51)에 비해서 약간 불순물 농도가 높게 설정된다.
다음에 상기 p-형 웰 영역(51)의 내부에, p형 반도체영역(55)을 형성한다. 이 p형 반도체영역(55)은 상기 p-형 웰 영역(51)에 비해 약간 불순물 농도가 높게 형성된다. 이 p형 반도체영역(55)은, 소자간 분리 절연막(54)하의 p형 반도체영역(55)에 비해서 p-형 웰 영역(51)의 주면에서 깊은 위치에 형성되어, 포텐셜 배리어로서 형성된다.
다음에, 상기 p-형 웰 영역(51)의 주면부의 활성영역에 MISFET의 문턱 전압조정용의 불순물을 도입한다. 그리고, 그후, 상기 p-형 웰 영역(51)의 활성영역의 주면을 열산화하여, 게이트 절연막(57)을 형성한다.
다음에 상기 게이트 절연막(57)상에, 예를들면 CVD법으로 다결정 규소를 퇴적한다. 이 다결정 규소막은, 제 1층째의 게이트재형성공정으로 형성된다.
이 다결정 규소막 및 이후의 공정으로 형성된 다결정 규소막에는, n형 불순물, 예를들면 P가 도입된다. 이후 이 다결정 규소막상에 절연막(59), 예를들면 산화규소막을 CVD법으로 퇴적한다.
다음에, 상기 다결정 규소막과 절연막(59)의 적층막은, 포토리소그래피기술 및 에칭 기술로 패터닝하여, 게이트 전극(58)을 형성한다. 이 게이트전극(58)을 형성하는 공정과 동일 제조공정에 있어서, 비활성영역(소자간 분리 절연막(54)상)에 워드선(58)이 형성됨과 동시에 절연막(59)을 형성하는 공정과 동일 제조공정에 있어서, 워드선(58)의 상면을 피복하는 절연막(59)이 형성된다.
다음에, 상기 p형 반도체 영역(55)의 주면부에, n형 불순물 예를들면 p를 이온주입법으로 도입하여 선택용 MISFETQs의 소스영역과 드레인 영역을 구성하는 n형 반도체영역(61)을 형성한다. 이 n형 불순물의 도입때에는, 게이트전극(58) 및 절연막(59)(혹은 이들을 패턴닝 할때의 포토레지스트막)이 불순물 도입용 마스크의 주체로서 사용된다. 이 n형 반도체영역(61)을 형성하는 것에 의해 실질적으로 선택용 MISFETQs은 완성한다.
다음에 선택용 MISFETQs의 게이트전극(58)(워드선(58)도 포함) 및 절연막(59)의 측면에 제 8도에 나타난 바와 같이, 사이드 월 스패이셔(10)를 형성한다. 이 사이드 월 스패이셔(10)는 예를들면 CVD법으로 산화규소막을 퇴적하여 이 퇴적된 막두께에 상당하는 만큼, 산화규소막으로 RIE등의 이방성 에칭을 시행하는 것에 의해 형성된다. 이 사이드 월 스패이셔(10)는, 게이트전극(58)(및 워드선(58))에 대해서 자기정합으로 형성된다. 또, 이 사이드 월 스패이셔(10)를 형성하는 공정에 의해, 미리 형성된 절연막(59)(게이트전극(58), 워드선(58)의 각각의 상면에 피복한다)과 함께, 게이트전극(58), 워드선(58)의 표면(상면 및 측면)을 전부 피복하는 절연막이 완성된다.
다음에, 층간 절연막(64)을 형성한다. 이 층간 절연막(64)은, 예를들면 CVD법으로 퇴적된 산화규소막으로 형성되어, 150~250nm정도의 막두께로 형성된다.
이 층간 절연막(64)은, 선택용 MISFETQs의 다른쪽의 n형 반도체영역(61)과 용량소자(C)의 하부 전극과의 사이를 접속하는 접속공을 형성하는 목적으로 형성된다. 또, 층간 절연막(64)은, 선택용 MISFETQs의 게이트 전극(58)(및 워드선(58))과 용량소자(C)의 하부전극과의 사이의 절연을 목적으로 해서 형성된다.
또, 층간절연막(64)은, 용량소자(C)의 전하축적용 절연막(69), 상부전극(70)의 각각을 패턴닝할때의 에칭 스톱퍼 층으로서도 사용된다.
다음에, 상기 선택용 MISFETQs의 다른쪽의 n형 반도체영역(61)상의 층간절연막(64)을 제거하여, 이 다른쪽의 n형 반도체영역(61)의 표면을 노출시키는 접속공을 형성한다. 이 접속공은 상기 선택용 MISFETQs의 게이트전극(58)상, 인접하는 메모리셀에 접속되는 워드선(58)상에 개구단이 중첩되어 형성된다.
다음에 예를들면 CVD법으로 다결정 규소막(66)을 퇴적한다. 이 다결정 규소막(66)은, 예를들면 200nm 정도의 막두께로 형성된다. 이후, 이 다결정 규소막(66)은 제 9도에 나타난 바와같이, 포토리소그래피 기술 및 에칭기술로 패턴닝한다.
이 다결정 규소막(66)은, 상기 층간절연막(64)에 형성된 접속공을 통해서 선택용 MISFETQs의 다른쪽의 n형 반도체영역(61)에 접속된다.
다음에, 질화티탄막(67)을 예를들면 스퍼터링법으로 퇴적한다. 이 질화티탄막(67)은, 예를들면 100nm 정도의 막두께로 형성된다. 이후, 이 질화티탄막(67)을, 제 10도에 나타난 바와같이 포토리소그래피기술 및 에칭기술로 패턴닝한다.
다음에, 탄탈, 텅스텐막(68)을, 예를들면 합금타케트를 이용한 스퍼터링법으로 형성한다. 이 탄탈, 텅스텐막(68)은 50atm%정도의 탄탈을 함유하고 있다. 이 탄탈, 텅스텐막(68)은 500nm정도의 막두께로 형성된다. 이후, 이 탄탈, 텅스텐막(68)을 제 1도에 나타난 바와같이 포토리소그래피 기술 및 에칭기술로 패턴닝한다.
다음에 제 12도에 나타난 바와같이, 전하축적용 절연막(69)을 형성한다. 이 전하축적용 절연막(69)은, 예를들면 420℃ 정도의 온도, 49.99Pa 정도의 압력으로, 500sccm 정도의 산소 및 500sccm 정도의 질소를 캐리어 가스로 해서, 펜타에톡시 탄탈을 거품화하여, 산화탄탈막을 형성하는 것에 의해 형성된다. 이 산화탄탈막은 상기 실시예 2와 마찬가지로 예를들면 18-24nm 정도 또는 이 이하의 막두께로 형성된다.
다음에, 700℃ 정도의 온도로 30분 정도의 열처리를 행한다. 이 열처리시의 기체는 예를들면 1기압, 30% 정도의 수증기와 수소가스의 혼합기체이다.
이때의 분압은, 상기 실시예 1의 제 5도에 나타난 바대로 설정하면 좋다. 이 열처리를 행하는 것에 의해, 상기 신화탄탈막(69)의 막두께에 편차가 있는 경우에도, 산화탄탈막(69)의 막두께가 얇은 영역(weak point)에 있어서, 하지의 탄탈, 텅스텐막(68) 중의 탄탈이 산화되어, 탄탈, 텅스텐막(68)의 표면에 산화탄탈막이 석출한다. 이때, 탄탈, 텅스텐막(68)과 산화탄탈막과의 계면에서 소비되는 양의 탄탈이 탄탈, 텅스텐막(68)중에서 확산해서 탄탈, 텅스텐막(68)과 산화탄탈막과의 계면에 확산해 오므로서 형성되는 산화탄탈막의 막두께의 제어를 용이하게 행할 수 있다.
결국, 탄탈, 텅스텐막(68)의 표면에 석출해온 산화탄탈막은, 일정의 막두께로 성정이 멈춘다. 이것에 의해, 이 열처리로 형성된 산화탄탈막에 의해, 막두께가 얇은 영역의 산화탄탈막의 막두께는 두껍게 되어서, 산화탄탈막의 막두께의 편차를 저감할 수 있다. 이것에 의해 전하축적용 절연막(69)의 절연내압은 향상되므로서, 반도체장치의 신뢰성을 향상할 수 있다.
또, 상기 탄탈, 텅스텐막(68)과 다결정 규소막(66)과의 사이에 형성된 질화티탄막(67)은, 상기 산화탄탈막 퇴적후의 열처리공정에 있어서, 내산화성 막으로서 기능한다.
따라서, 이 열처리 공정에 있어서, 상기 다결정 규소막(66)의 산화를 더욱 저감할 수 있다. 또 탄탈, 텅스텐막(68)과 다결정 규소막(66)의 반응을 저감할 수 있다. 또 탄탈, 텅스텐막(68)과 n형 반도체영역(61)의 주면의 사이에는 상기 다결정 규소막(66) 및 질화티탄막(67)이 개재하고 있으므로, 산화티탄막 퇴적후의 열처리 공정에 있어서, 탄탈, 텅스텐막(68)으로부터 다결정 규소막(66)을 통해서 텅스텐 또는 탄탈이 침입해서 n형 반도체영역(61)의 주면부에 전위가 발생하는 것을 저감할 수 있다.
다음에 상부전극(70)을 형성한다. 이 상부전극(70)은, 예를들면 스퍼터링법으로 텅스텐막을 퇴적하는 것에 의해 형성된다. 이 텅스텐막은 예를들면 100nm 정도의 막두께로 형성된다. 이후, 이 텅스텐막을 포토리소그래피기술 및 에칭기술로 패턴닝하여 제 13도에 나타난 바와같이, 용량소자(C)의 상부전극(17)을 형성한다. 이 상부전극(70)을 형성하는 공정에 의해, 스택트구조의 용량소자(C)가 완성하여, 이 용량소자(C)의 완성에 의해 메모리셀이 완성된다.
다음에, 층간절연막(72)을 형성한다. 이 층간절연막(72)은, CVD법으로 산화규소막을 퇴적후, CVD법으로 BPSG막을 퇴적해서 형성된다.
상층의 BPSG막에는 그 퇴적후에 리플로우 처리가 시행되어 표면이 평탄화된다. 다음에, 상기 층간절연막(72)에 접속공을 형성한다. 이 접속공은 선택용 MISFETQs의 한쪽의 n형 반도체영역(61)의 표면을 노출하도록 형성된다. 이 공정에서 접속공형성 영역의 전하축적용 절연막(69)은 제거된다.
다음에 상기 층간절연막(72)상에 제 14도에 나타난 바와같이, 상보성 비트선(75)을 형성한다. 이 상보성 비트선(75)은, 상기 층간절연막(72)의 접속공을 통해서 메모리셀로 접속된다. 이 상보성 비트선(75)은 제 4층째의 게이트재 형성공정으로 형성된다.
이 상보성 비트선(75)은 CVD법으로 다결정 규소막(73)을 퇴적후, 스퍼터링법 또는 CVD법으로 텅스텐막(74)을 퇴적하고, 이 적층막을 포토리소그래피기술 및 에칭기술로 패턴닝하는 것에 의해 형성된다.
다음에, 층간절연막(78)을 형성한다. 이 층간절연막(78)은, CVD법으로 산화규소막(76)을 퇴적후, CVD법으로 BPSG막(77)을 퇴적하는 것에 의해 형성된다. 이 BPSG막(77)에는 막 퇴적후에 리플로우 처리가 시행된다. 다음에 상기 층간 절연막(78)상에 데이터선(79)을 형성한다.
이 데이터선(79)은, 제 1층째의 배선재 형성공정으로 형성된다. 이 데이터선(79)는 고융점 금속막의 적층막을 포토리소그래피기술 및 에칭기술로 패턴닝하는 것에 의해 형성된다. 상기 고융점 금속의 적층막은, 예를들면 스퍼터링법으로 텅스텐막을 퇴적후, CVD법으로 텅스텐막을 퇴적하여 형성된다.
다음에, 층간절연막(80)을 형성한다. 이 층각절연막(80)은 3층의 산화규소막으로 형성된다. 하층 및 상층의 산화규소막은, 예를들면 TEOS 가스를 원료로 하는 플라즈마 CVD법으로 형성된다. 가운데 층의 산화규소막은, 예를들면 SOG막으로 형성된다. 다음에 샨트용 워드선(84)을 형성한다. 샨트용 워드선(84)는 제 2층째의 배선재 형성공정으로 형성된다.
이 샨트용 워드선(84)은, 예를들면 스퍼터링법으로 티탄,텅스텐막(81), 알루미늄 합금막(82), 티탄,텅스텐막(83)의 각각을 퇴적후 이들의 적층막을 포토리소그래피기술 및 에칭기술로 패턴닝하는 것에 의해 형성된다.
다음에, 최종 보호막(87)을 형성하는 것에 의해, 상기 제 7도에 나타난 본 실시예 3의 반도체장치가 완성된다. 상기 최종 보호막(87)은, 예를들면, TEOS 가스를 원료로 하는 플라즈마 CVD법으로 산화규소막(85)을 퇴적하여, 플라즈마 CVD법으로 질화규소막(85)을 퇴적하여, 도시되지 않은 폴리이미드계 수지막을 도포, 경화시켜서 형성된다.
이상, 설명한 바와 같이 본 실시예 3의 반도체장치의 제조방법에 의하면, 상기 실시예 1과 같은 모양으로, 산화탄탈막의 단층막으로 전하축적용 절연막(69)을 형성할수 있으므로서, 전하축적용 절연막의 유전율이 크게 된다.
이것에 의해, 반도체장치의 제조방법에 있어서, 고유전율의 유전체막을 형성할 수 있다.
또, 용량소자의 치수를 축소하여, 반도체장치의 고집적화를 도모할 수 있다. 또, 상기 실시예 2와 같이, CVD법으로 퇴적된 산화탄탈막의 막두께에 편차가 있는 경우에도, 산화를 행하는 것에 의해, 산화탄탈막의 막두께에 편차가 있는 경우에도, 산화를 행하는 것에 의해, 산화탄탈막의 막두께가 얇은 영역에 있어서, 하지의 탄탈, 텅스텐막(68)중의 탄탈이 산화되어서, 탄탈, 텅스텐막(68)의 표면에 산화탄탈막이 석출한다.
또한, 이 석출하는 산화탄탈막은, 일정의 막두께로 성장이 멈춘다.
따라서, 탄탈, 텅스텐막(68)상에 퇴적되는 산화탄탈막을 충분하게 산화할 수 있어, 산화탄탈막의 막두께의 편차를 석출한 산화탄탈막으로 저감할 수 있다. 이것에 의해 전하축적용 절연막(69)의 절연내압은 향상되므로서, 반도체장치의 신뢰성을 향상할 수 있다.
또, 상기 산화탄탈막을 퇴적후의 산화공정에 있어서, 하부전극을 구성하는 다결정 규소막(66)의 산화를 저감할 수 있다. 또, 탄탈, 텅스텐막(68)과 다결정 규소막(66)과의 반응을 저감할 수 있다.
또한, 본 실시예 3에서는 상기 내산화성막을 질화티탄막(67)으로 구성한 예를 나타내고 있으나, 예를들면 티탄과 텅스텐의 합금막으로 내산화성막을 형성할 수도 있다. 내산화성막을 질화티탄막(67)으로 형성한 경우에는, 다결정 규소막(66)의 산화 또는 탄탈, 텅스텐막(68)과 다결정 규소막(66)과의 반응을 약 1000℃ 정도의 온도에 이를때 까지 저감할 수 있다. 또, 내산화성막을 티탄과 텅스텐의 합금막으로 형성한 경우에는, 다결정 규소막(66)의 산화 또는 탄탈, 텅스텐막(68)과 다결정 규소막(66)과의 반응을 약 700℃ 정도의 온도에 이를때 까지 저감할 수 있다.
본 발명의 실시예 4의 반도체장치의 제조방법은, 상기 실시예 3의 반도체장치의 제조방법에 있어서, 상기 내산화성막을 고융점 금속규화막으로 형성하는 것이다.
이하, 그의 제조방법의 일부를 제 15도 내지 제 17도(상기 제 7도의 요부를 확대하여, 공정의 일부를 나타내는 요부 단면도)를 이용해서 설명한다.
우선, 상기 제 9도에 나타난 바와같이, 상기 다결정 규소막(66)을 패턴닝하는 공정까지는 상기 실시예 3과 같은 모양으로 행한다.
다음에, 제 15도에 나타난 바와같이, 고융점 금속막(90)을 형성한다. 이 고융점 금속막(90)은 예를들면, 스퍼터링법으로 티탄막을 85nm 정도의 막두께로 퇴적하는 것에 의해 형성된다. 이후, 600℃ 정도의 온도로 열처리를 실시, 상기 고융점 금속막(90)과 하지의 다결정 규소막(66)을 반응시킨다(실리사이드화 시킨다). 이후, 미반응의 고융점 금속막(90)을 제거하는 것에 의해, 제 16도에 나타난 바와같이 상기 다결정 규소막(66)의 표면에, 고융점 금속규화막(티탄실리사이드막)(91)이 형성된다. 이 티탄실리사이드막(91)은 상기 티탄막(90)의 막두께가 85nm 정도의 경우, 200nm 정도의 막두께로 형성된다. 이와같이, 고융점 금속막(90)을 실리사이드화 해서 고융점 금속규화막(91)을 형성하는 것에 의해, 이 고융점 금속규화막(91)은, 상기 다결정 규소막(66)에 대해서, 자기 정합으로 형성된다. 이것에 의해 용량소자(C)의 평면 레이 아웃트 면적을 또한 축소할 수 있으므로서, 반도체장치를 더욱 고집적화 할 수 있다.
이후, 상기 탄탈, 텅스텐막(68)을 형성하는 공정 이후의 공정을, 상기 실시예 3과 같이 행하는 것에 의해, 본 실시예 4의 반도체장치를 완성한다.
또한, 본 실시예 4에서는, 상기 내산화성막을 티탄실리사이드막으로 형성한 예를 나타내는데, 예를들면, 니켈실리사이드막,형 코발트실리사이드막으로 내화산성막을 형성할 수도 있다. 이들의 고융점 금속규화막의 막두께를 200nm 정도로 형성하기 위해서는, 니켈막을 114nm 정도, 코발트막을 56nm정도의 막두께로 형성하면 좋다.
다음에 본 발명의 실시예 5의 반도체장치의 구성을 제 17도(요부 단면도)를 이용해서 설명한다. 또한 제 17도에서는 주변회로의 도면은 생략, 설명도 생략한다.
제 17도에 나타난 바와같이, 본 실시예 5의 반도체장치는 세밀한 구멍(트렌치)내에 형성된 스택트 구조의 용량소자(C)와 선택용 MISFETQs를 직렬 접속한 메모리셀을 가지는 DRAM이다.
상기 반도체장치는 p-형 반도체기판(100)으로 구성되어 있다. 이 p-형 반도체기판(100)은 예를들면, 단결정 규소로 구성되어 있다.
상기 선택용 MISFETQs는 주로 게이트절연막(112). 이 게이트절연막(112)상에 설치된 게이트전극(113), 소스 영역과 드레인 영역을 구성하는 n형 반도체영역(116)으로 구성되어 있다.
상기 게이트절연막(112)은, 상기 p-형 반도체기판(100)의 주면에 설치되어 있다. 이 게이트절연막(112)은 예를들면, 산화규소막으로 구성되어 있다. 상기 게이트 전극(113)은 예를들면, 다결정 규소막으로 구성되어 있다. 이 게이트전극(113)은, 워드선(113)과 일체로 구성되어 있다. 이 게이트전극(113)상에는 절연막(114)이 설치되어 있다. 이 절연막(114)은 예를들면, CVD법으로 퇴적한 산화규소막으로 구성되어 있다.
또, 이 게이트전극(113)의 측벽부에는, 사이드 월 스패이셔(118)가 설치되어져 있다. 이 사이드 월 스패이셔(118)는 예를들면, CVD법으로 퇴적된 산화규소막으로 구성되어 있다.
상기 n형 반도체영역(116)은 상기 p-형 반도체기판(100)의 주면부에 있어서 상기 게이트전극(113)에 대해서 자기정합으로 설치되어 있다. 이 n형 반도체영역(116)은 선택용 MISFETQs의 소스영역, 드레인 영역의 어느쪽인가의 기능을 가지고 있다.
이 n형 반도체영역(116)의 한쪽에는, 제 2의 접속용전극(125)을 통해서, 데이타선(128)이 접속되어 있다. 상기 용량소자(C)는 p-형 반도체기판(100)에 형성된 세밀한 구멍(100)내에 설치되어 있다. 이 용량소자(C)는 주로 플레이트전극(105), 이 플레이트전극(105)상에 전하축적용 절연막(106)을 통해서 설치된 노드전극(107)의 각각으로 구성되어 있다.
상기 플레이트전극(105)는, 상기 세밀한 구멍(103)내에서, 절연막(104)을 통해서 설치되어 있다. 이 플레이트전극(105)은, 예를 들면, 탄탈을 함유하는 텅스텐막(탄탈, 텅스텐막)으로 구성되어 있다. 이 탄탈, 텅스텐막의 막은 50atm% 정도의 탄탈을 함유하고 있다. 이 탄탈, 텅스텐막의 막두께는 예를들면, 100nm 정도이다.
상기 절연막(104)은, 예를들면, 산화규소막으로 구성되어 있다. 이 산화규소막의 막두께는 예를들면 40-60nm 정도이다.
상기 전하축적용 절연막(106)은 예를들면 산화탄탈막으로 구성되어 있다. 산화탄탈막의 유전율은 산화규소막의 6배 정도이고, 산화규소막과 질화규소막 또는 이들의 적층막보다도 유전율이 크다. 이 산화탄탈막의 막두께는 예를들면 18~24nm 정도 또는 그 이하이다. 따라서 동일 전하량을 확보하기 위한 용량소자(C)의 치수를 축소할 수 있으므로서, 반도체장치의 고집적화를 도모할 수 있다.
상기 노드전극(107)은, 예를들면 텅스텐막으로 구성되어 있다. 이 텅스텐막의 막두께는 상기 세밀한 구멍(103)내를 매입하는 정도이다. 이 텅스텐막은 스퍼터링법으로 퇴적된 텅스텐막과 CVD법으로 퇴적한 텅스텐막의 적층막으로 구성되어 있다. 이들의 텅스텐막의 막두께는 예를들면 스퍼터링법, CVD법으로 퇴적하는 막두께가 각각 20nm 정도이다. 이 노드전극(107)은, 선택용 MISFETQs의 소스영역, 드레인 영역의 어느 한쪽과 제 1의 접속용 전극(121)을 통해서 접속되어 있다. 이 제 1의 접속용전극(121)은, 예를들면 다결정 규소막으로 구성되어 있다.
상기 용량소자(C)가 설치되어 있는 세밀한 구멍(103)의 단면형상은, 사각형상으로 구성되어 있다. 또, 이 세밀한 구멍(103)의 측벽, 저부의 각각에 대응하는 위치에 있어서, p-형 반도체기판(100)의 표면은, 용량소자(C)의 전극으로서 사용하지 않는다. 이와같이 본 실시예 4의 메모리셀에서는 세밀한 구멍(103)의 p-형 반도체기판(100)의 표면을 용량전극으로서 사용하지 않으므로서 알파선 소프트에러에 대해서 강하고, 또 용량소자(C)간의 누설전류를 방지할 수 있으므로서, 저소비전력의 DRAM을 실현할수 있다.
또, 메모리셀의 하부에 있어서, p-형 반도체기판(100)의 내부에는, 이 p-형 반도체기판(100)보다도 높은 불순물 농도의 p+형 반도체영역(102)이 설치되어 있다. 이 p+형 반도체영역(102)은, 메모리셀의 주위에 있어서, 소자간 분리절연막(101)에 접해서 형성된다.
상기 제 1의 접속용 전극(121)은 사이드 월 스패이셔(118)를 통해, 게이트 전극(워드선)(113)에 대해서 자기 정합으로 설치되어 있다. 또 이 제 1의 접속용전극(125)은 층간 절연막(119)의 개구를 통해서 상기 n형 반도체영역(116) 및 노드전극(107)에 접속되어 있다. 상기 층간절연막(119)은, 예를들면, 산화규소막으로 구성되어 있다.
상기 제 2의 접속용전극(125)은 사이드 월 스패이셔(118)를 통해서, 게이트전극(워드선)(113)에 대해서 자기정합으로 설치되어 있다.
이 제 2의 접속용 전극(125)은 예를들면 다결정 규소막으로 구성되어 있다. 이 제 2의 접속용 전극(125)은 층간 절연막(124)의 개구를 통해서, 상기 n형 반도체영역(116)에 접속되어 있다. 이 층간 절연막(124)은 예를들면, 산화규소막으로 구성되어 있다. 상기 데이터선(128)은 예를들면 텅스텐막으로 구성되어 있다. 이 데이터선(128)은 제 1의 층간절연막(127)의 접속공을 통해서, 상기 제 2의 접속용 전극(125)에 접속되어 있다.
상기 제 1의 층간절연막(127)은, 예를들면 산화규소막과 BPSG막의 적층막으로 구성되어 있다.
또, 상기 데이터선(128)의 상층에는 도시되지 않는, 제 2의 층간절연막 및 컬럼 셀렉터 신호선으로 되는 배선이 설치되어 있다. 상기 제 2의 층간절연막은 예를들면, 3층의 산화규소막으로 구성되어 있다. 상층 및 하층의 산화규소막은, 예를들면, TEOS 가스를 소스가스로 하는 플라즈마 CVD법으로 형성된다. 중간층의 산화규소막은, SOG막으로 구성되어 있다. 상기 배선은, 예를들면 텅스텐막 또는 규소와 동이 첨가된 알루미늄 합금막으로 구성되어 있다. 텅스텐막은, 예를들면 스퍼터링법으로 퇴적된 텅스텐막과 CVD 법으로 퇴적된 텅스텐막의 적층막으로 구성되어 있다.
상기 도시되지 않는 배선의 상층에는, 제 3의 층간절연막(130)이 설치되어 있다. 이 제 3의 층간절연막(130)은 예를들면, 3층의 산화규소막으로 구성되어 있다. 상층 및 하층의 산화규소막은, 예를들면 TEOS 가스를 소스가스로 하는 플라즈마 CVD법으로 형성된다. 중간층의 산화규소막은, SOG막으로 구성되어 있다.
상기 제 3의 층간 절연막(130)상에는, 샨트용 워드선(WL)(131)이 설치되어 있다. 이 샨트용 워드선(131)은, 예를들면 알루미늄 합금막 혹은 알루미늄 합금막을 주체로 하는 적층막으로 구성되어 있다. 이 샨트용 워드선(131)은 메모리매트 단부에 있어서, 워드선(113)에 접속된다.
상기 샨트용 워드선(131) 상에는, 표면보호막(132)이 설치되어 있다.
이 표면보호막(132)은 예를들면, PSG막, 플라즈마 CVD법으로 퇴적한 질화규소막, 폴리이미드계의 수지막의 적층막으로 구성되어 있다.
다음에 제 18도 내지 제 25도(상기 제 17도에 나타난 영역을, 공정마다에 나타내는 요부단면도)를 이용해서, 실시예 5의 반도체장치의 제조방법을 설명한다. 또한, 주변회로에 관해서는 도면 및 설명은 생략한다.
우선, 단결정 규소로 된 p-형 반도체기판(100)을 준비한다. 이후, 이 p-형 반도체기판(100)의 주면부를 선택적으로 열산화하여, 소자간 분리절연막(101)를 형성한다. 다음에 상기 p-형 반도체기판(100)에, 상기 소자간 분리절연막(101)을 통해서 B를 이온주입하여, p+형 반도체영역(102)을 형성한다. 이 p+형 반도체영역(102)은, 소자간 분리절연막(101)이 없는 영역에서는 소자간 분리절연막(101)이 있는 영역보다도 깊은 위치로 형성된다.
다음에 세밀한 구멍(103)의 형성위치에 개구가 형성된 질화규소막, 또는 이 질화규소막과 이 질화규소막의 패턴닝용의 레지스트막을 마스크로, p-형 반도체기판(100)을 에칭하여, 세밀한 구멍(103)을 형성한다. 이 세밀한 구멍(103)은 표면으로부터의 깊이가, 3~5μm에 형성된다. 이 세밀한 구멍(103)은 소자간 분리절연막(101)의 단부, 즉 소자간 분리절연막(101)의 새부리(birds beak) 부분을 제거하도록 형성된다. 이 세밀한 구멍(103)은 드라이 에칭기술에 의해 형성되어, p-형 반도체기판(100)의 주면에 대해서 거의 수직한 측면을 가진다. 다음에 상기 질화규소막을 제거하여, 절연막(104)을 형성한다. 이 절연막(104)은, 예를들면 CVD 법으로 산화규소막을 50nm 정도의 막두께로 퇴적하는 것에 의해 형성된다.
다음에, 용량소자(C)의 제 1의 전극, 결국 플레이트 전극(105)으로 되는 탄탈을 함유하는 텅스텐막(탄탈, 텅스텐막)을 형성한다. 이 탄탈, 텅스텐막은 50atm% 정도의 탄탈을 함유한다. 이 탄탈, 텅스텐막은, 예를들면 합금 타케트를 이용한 스퍼터링법으로 형성된다. 이 탄탈, 텅스텐막은, 예를들면 100nm 정도의 막두께로 형성된다. 이후, 탄탈, 텅스텐막을 포토리소그래피기술 및 에칭기술로 패턴닝하여 제 18도에 나타난 바와 같이, 플레이트전극(105)을 형성한다.
다음에 제 19도에 나타난 바와같이 용량소자(C)의 전하축적용 절연막(106)으로 되는 산화탄탈막을 18~24nm 정도 또는 이 이하의 막두께로 형성한다.
이 산화탄탈막은 예를들면, 420℃ 정도의 온도, 49.99Pa 정도의 압력으로 500sccm 정도의 산소 및 500sccm 정도의 질소를 캐리어 가스로 해서 펜타에톡시 탄탈을 거품화 하는 것에 의해 형성된다.
다음에 700℃ 정도의 온도로, 30분 정도의 열처리를 행한다. 이 열처리시의 기체는, 예를들면 1기압 30% 정도의 수증기와 수소가스의 혼합기체이다. 이때의 분압은 상기 실시예 1의 제 5도에 나타난 바와같이 설정하면 좋다.
이 열처리를 행하는 것에 의해 상기 산화탄탈막의 막두께에 편차가 있는 경우에도, 산화탄탈막의 막두께가 얇은 영역(weak point)에 있어서, 하지의 탄탈, 텅스텐막 중이 탄탈이 산화되어서, 산화탄탈막이 탄탈, 텅스텐막의 표면에 석출한다. 이 열처리로 형성된 산화탄탈막에 의해서, 막두께가 얇은 영역의 산화탄탈막의 막두께는 두텁게 된다. 또한, 상기 탄탈, 텅스텐막의 표면에 석출하는 산화탄탈막은, 일정의 막두께로 성장이 멈춘다.
따라서 탄탈, 텅스텐막상에 형성된 산화탄탈막을 충분히 산화시켜 산화탄탈막의 막두께의 편차를 저감할 수 있다. 이것에 의해 전하축적용 절연막(106)의 절연내압을 향상할 수 있다.
다음에 제 20도에 나타난 바와같이, 용량소자(C)의 제 2전극, 결국 노드전극(107)으로 되는 텅스텐막을 400nm 정도의 막두께로 형성한다. 이때, 세밀한 구멍(103)의 안에 이 텅스텐막을 매입해 버린다. 이 텅스텐막은 예를들면 스퍼터링법으로 200nm 정도의 텅스텐막을 퇴적한 후, 또한 CVD법으로 200nm 정도의 텅스텐막을 퇴적하는 것에 의해 형성된다.
다음에 포토리소그래피기술 및 에칭기술로, 상기 텅스텐막(107)을 패턴닝하여, 제 21도에 나타난 바와같이, 그 표면이 p-형 반도체기판(100)의 표면과 거의 동일면으로 되도록 한다. 이 공정에 의해 용량소자(C)는 완성된다.
다음에 CVD법에 의해 절연막(110), 예를들면 산화규소막을 퇴적한다. 이후, 이 절연막(110)을 포토리소그래피기술 및 에칭기술에 의해 패턴닝하여, 제 22도에 나타난 대로, 상기 세밀한 구멍(103)을 덮도록 하는 패턴으로 가공한다.
이 절연막(110)은 노드전극(107)과 그 위에 형성된 워드선(113)을 절연하기 위해서 형성된다. 이 절연막(110)을 패턴닝할 때에, 세밀한 구멍(103)이 형성되어 있는 영역 이외의 영역에 있어서, 상기 p-형 반도체기판(100)의 주면부의 산화규소막(104) 및 산화탄탈막(105)은 제거된다.
다음에 p-형 반도체기판(100)의 표면을 열산화하여, 게이트절연막(112)으로 되는 산화규소막을 형성한다. 이후, 게이트전극(113) 및 워드선(113)으로 되는 제 3층째의 다결정 규소막을 퇴적하여, 그 위에 절연막(114) 예를들면 산화규소막을 퇴적한다. 그리고, 이 양자를 포토리소그래피기술 및 에칭기술에 의해 워드선(113)의 패턴으로 가공한다.
다음에 인 또는 비소를 이온주입하여 제 23도에 나타내는 바와같이, 게이트전극(워드선)(113)에 대해서 지기정합으로, n형 반도체영역(116)을 형성한다.
다음에 CVD법에 의해, 절연막 예를들면 산화규소막을 퇴적한 후, 그의 퇴적된 막두께의 상당하는 만큼 이방성(異方性)에칭을 시행하여, 상기 게이트전극(워드선)(113)의 측벽에 사이드 월 스패이셔(118)를 형성한다. 이후 제 24도에 나타난 바와같이 층간절연막(119)을 형성한다. 이 층간절연막(119)는, 예를들면 CVD 법으로 산화규소막을 퇴적하는 것에 의해 형성된다.
다음에 상기 층간절연막(119)에 용량소자(C)의 노드전극(107)과 선택용 MISFETQs의 소스영역 또는 드레인 영역을 접속하는 개구를 형성한다.
이후, 예를들면 CVD 법으로 다결정 규소막을 퇴적한다.
다음에 상기 다결정 규소막을 포토리소그래피기술 및 에칭기술로 패턴닝하여, 용량소자(C)의 노드전극(107)과 선택용 MISFETQt의 소스영역, 드레인영역(116)의 어느쪽인가를 접속하는 제 1의 접속용전극(121)을 형성한다.
이 제 1의 접속용전극(121)은 게이트전극(113), 워드선(113)의 각각에 대해서 자기정합으로 형성된다.
다음에, 예를들면 CVD법으로 산화규소막을 퇴적하여 층간절연막(124)을 형성한다. 이후, 이 층간절연막(124)에, 데이터선(128)에 접속되는 측의 n형 반도체영역(116)의 표면을 노출시키는 개구를 형성한다.
다음에, 예를들면 CVD 법으로 다결정 규소막을 퇴적한다. 이후, 이 다결정 규소막을 포토리소그래피기술 및 에칭기술로 패턴닝하여, 제 25도에 나타난 바와같이 제 2의 접속용전극(125)을 형성한다. 이 제 2의 접속용전극(125)을 게이트전극(113), 워드선(113)의 어느 쪽에 대해서도 자기 정합으로 형성된다.
다음에 제 1의 층간절연막(127)을 형성한다. 이 제 1의 층간절연막(127)은 예를들면 산화규소막과 BPSG막을 순차, CVD 법으로 퇴적하여 형성된다. 이 BPSG막에는 막퇴적후, 리플로우 처리가 시행되어, 그 표면이 평탄화된다. 다음에 제 1의 층간절연막(127)에 개구를 형성한다. 이 개구는 테이터선(128)을 선택용 MISFETQt에 접속하기 위한 것이다.
이 개구를 형성하는 것에 의해 제 2의 접속용 전극(125)의 표면이 노출된다. 다음에 데이터선(128)으로 되는 제 1의 배선을 형성한다. 이 제 1의 배선은 텅스텐막 또는 규소와 동을 함유하는 알루미늄 합금막층으로 형성된다.
텅스텐막의 경우에는 스퍼터링법으로 형성된 텅스텐막과 CVD법으로 형성된 텅스텐막과의 적층막으로 형성된다.
다음에, 도시되지 않는 제 2의 층간 절연막을 형성한다. 이 제 2의 층간절연막은, 적층된 3층의 산화규소막으로 형성된다. 하층 및 상층의 산화규소막의 각각은, TEOS 가스를 소스가스로 하는 플라즈마 CVD법으로 형성된다. 중간층의 산화규소막은 SOG막으로 형성된다.
다음에 상기 도시되지 않는 제 2의 층간절연막에 개구를 형성하여, 그후, 컬럼셀렉터 신호선(YSL)으로 되는 도시되지 않는 제 2의 배선을 형성한다.
이 제 2의 배선은 텅스텐막, 또는 규소와 동을 함유하는 알루미늄 합금막으로 형성된다. 텅스텐막의 경우에는 스퍼터링법으로 형성한 텅스텐막과 CVD법으로 형성된 텅스텐막의 적층막으로 형성된다.
다음에, 제 3의 층간절연막(130)을 형성한다. 이 제 3의 층간절연막(130)은 적층된 3층의 산화규소막으로 형성된다. 하층 및 상층의 산화규소막의 각각은, TEOS 가스를 소스가스로 하는 플라즈마 CVD법으로 형성된다. 중간층의 산화규소막은, SOG막으로 형성된다.
다음에, 상기 제 3의 층간절연막(130)에 도시되지 않은 개구를 개설, 그후, 샨트용 워드선(131)으로 되는 제 3의 배선(131)을 형성한다. 이 제 3의 배선(131)은 규소 및 동을 함유하는 알루미늄 합금막, 또는 텅스텐 막으로 형성된다. 텅스텐막을 이용하는 경우에는 예를들면 스퍼터링법에 의한 텅스텐막과 CVD법에 의한 텅스텐막과의 적층막으로 한다.
다음에 표면보호막(132)을 형성한다. 이 표면보호막(132)은, 예를들면 PSG막, 플라즈마 CVD법으로 형성된 질화규소막, 폴리이미드계의 수지막의 적층막으로 형성된다. 이상의 공정에 의해 상기 제 17도에 나타난 실시예 5의 반도체장치는 완성된다.
이상 설명한 바와같이 본 실시예 5에서는 플레이트 전극(105)을 탄탈, 텅스텐막으로 형성하는 공정과 이 탄탈, 텅스텐막(105)상에 산화탄탈막을 퇴적해서 전하축적용 절연막(106)을 형성하는 공정과, 이 산화탄탈막을 산화하는 공정과, 이 산화탄탈막상에 제 2의 전극(107)을 형성하는 공정을 구비하고 있다. 이 구성에 의하면 전하축적용 절연막(106)은, 상기 실시예 1과 마찬가지로 산화탄탈막의 단층막으로 형성된다. 이것에 의해 반도체장치의 제조방법에 있어서, 고유전율의 유전체막을 형성할 수 있다. 또, 단위면적당의 축적 전하량을 증대할 수 있으므로, 용량소자(C)의 평면 레이 아웃트 면적을 축소하여, 반도체장치의 고집적화를 도모할 수 있다.
또, 산화탄탈막을 CVD 법으로 퇴적한 후, 산화공정을 행하는 것에 의해, 산화탄탈막의 막두께가 얇은 영역(weak point)에 있어서, 이 산화탄탈막의 하지의 탄탈, 텅스텐막중의 탄탈이 선택적으로 산화되어, 산화탄탈막이 탄탈, 텅스텐막의 표면에 석출한다. 이 산화공정에서 형성된 산화탄탈에 의해 CVD법으로 형성된 산화탄탈막의 막두께가 얇은 영역의 막두께는 두꺼워 진다. 또한 상기 탄탈, 텅스텐막의 표면에 석출하는 산화탄탈막은, 일정의 막두께가 성장을 멈춘다. 따라서, 탄탈, 텅스텐막상에 형성된 산화탄탈막의 막두께의 편차를 저감할 수 있다. 이것에 의해 전하축적용 절연막(106)의 절연내압이 향상되므로 용량소자(C)의 신뢰성을 향상할 수 있다.
또한, 세밀한 구멍(103)내에 스택크트 구조의 용량소자(C)를 설치하여, 플레이트 전극(105)을 최하층으로 형성한 것에 의해, 이 플레이트전극(105)을 탄탈, 텅스텐막의 단층막으로 형성된다. 따라서 내산화성막을 형성하는 공정에 상당하는 분, 공정수를 저감할 수 있다.
이상, 본 발명을 실시예에 기초하여 구체적으로 설명했으나, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그의 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것을 언급할 필요가 없다.
예를들면, 상기 실시예 1 내지 실시예 5에서는 DRAM의 메모리셀을 가지는 반도체장치를 나타내나, 본 발명은 다른 용량소자를 가지는 반도체장치에 적용할 수 있다. 또, 상기 실시예 2 내지 실시예 5에 있어서, 탄탈, 텅스텐막상에 예를들면 스퍼터링법으로 탄탈막을 형성한 후, 이 탄탈막을 산화하는 것에 의해 산화탄탈막을 형성할 수도 있다.
또, 탄탈, 텅스텐막의 대신에, 하층측에서 텅스텐막, 탄탈막을 적층한 적층막을 형성하여, 이 적층막상에 예를들면 스퍼터링법으로 산화탄탈막을 형성후, 이 산화탄탈막을 산화할 수 있다.
또, 상기 실시예 1 내지 실시예 4에서는 하부전극을 다결정 규소막과 탄탈, 텅스텐막의 적층막으로 형성한 예를 나타내나, 본 발명은 상기 하부전극을 탄탈, 텅스텐막의 단층막으로 형성할 수도 있다.
또, 상기 실시예 1 내지 실시예 5에서는 축하축적용 절연막을 산화탄탈막으로 형성한 예를 나타내거나, 본 발명은 상기 전하축적용 절연막(14)을, 예를 들면 Ⅳb족 또는 Ⅴb족 원소의 어느 것인가 또는 2종 이상의 조합으로 된 금속의 산화막으로 형성할 수도 있다. 이들의 금속의 산화막은, 산화규소막의 단층막, 또는 산화규소막과 질화규소막 적층막 보다도 유전율이 크므로, 단위 면적당의 축적전하량은 크게 된다. 따라서 용량소자(C)의 치수를 축소하여 반도체장치의 고집적화를 도모할 수 있다.
또, 상기 실시예 1 내지 실시예 5에서는 상기 탄탈(Ⅳb족 또는 Ⅴb족 원소의 어느쪽의 금속)을 함유하는 합금을 텅스텐 또는 몰리브덴으로 구성한 예를 나타내나, 본 발명은 몰리브덴과 텅스텐으로 된 금속막으로 탄탈을 함유시킬 수도 있다.
또, 상기 실시예 3 내지 실시예 5에 있어서, 탄탈, 텅스텐막의 대신에, 다른 금속막을 이용해도 좋다. 또한 산화탄탈막의 형성방법은 실시예 1의 것을 적용해도 좋다.
다른 금속막을 이용해도 좋다. 또한 산화탄탈막의 형성방법은 실시예 1의 것을 적용해도 좋다.
또, 2종류의 금속으로 된 금속막을 선택적으로 산화하는 기체로해서 수증기와 수소의 혼합기체를 이용한 예(습식산화)를 나타내나, 본 발명은 상기 2종류의 금속으로 된 금속막을 구성하는 제 1의 금속을 산화하여, 제 2의 금속을 환원하는 기체, 예를들면, 이산화탄소와 일산화탄소의 혼합기체를 이용해서 합금막을 선택적으로 산화(건식산화)할 수도 있다. 또, 금속의 종류에 의존하는 산화속도가 늦은 조건에서는 기체로서 산소 혹은 산소와 비활성 가스의 혼합기체를 이용할 수도 있다. 또, 2종류의 금속으로 된 금속막상에 퇴적된 금속산화막을 산화한 후, 수소 아닐에 의해서 제 2의 금속만을 환원할 수도 있다.
본원에 있어서 개시된 발명중 대표적인 것에 의해 얻어진 효과를 간단히 설명하면 다음과 같다.
용량소자를 가지는 반도체장치의 제조방법에 있어서, 고집적화를 도모할 수 있다. 또, 상기 반도체장치의 제조방법에 있어서, 신뢰성을 향상할 수 있다. 또, 상기 반도체장치의 제조방법에 있어서, 고유전율의 유전체막을 형성할 수 있다.

Claims (24)

  1. a) 반도체기판 위에 제 1 및 제 2의 금속을 포함하는 제 1의 막으로 형성된 제 1의 전극을 형성하는 단계와; b) 상기 제 1의 전극상에 상기 제 1의 금속의 산화막으로 된 유전체막을 적층시키는 단계와; c) 상기 제 1의 금속이 산화되고, 상기 제 2의 금속은 산화되지 않도록 하는 분위기에서, 상기 제 1의 전극을 산화시키는 단계와; d) 유전체막 위에 제 2의 전극을 형성하는 단계로 이루어지는 반도체장치 제조방법.
  2. 제 1항에 있어서, 상기 제 1의 금속은 Ⅳb 또는 Ⅴb족에 속하는 금속이고, 상기 제 2의 금속은 몰리브덴(Mo)과 텅스텐(W)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 2항에 있어서, 상기 산화는 H2O와 H2를 포함하는 분위기에서 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 3항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 텅스텐(W)인 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 4항에 있어서, 상기 제 1의 금속의 함유량은, 50atm%인 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 3항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 몰리브덴(Mo)인 것을 특징으로 하는 반도체장치 제조방법.
  7. a) 반도체기판 위에 제 1과 제 2의 금속을 포함한 제 1의 막으로 형성된 제 1의 전극을 형성하는 단계와; b) H2O와 H2를 포함하는 분위기에서 상기 제 1의 전극을 산화시키되, 상기 제 2의 금속은 산화시키지 않고 상기 제 1의 금속을 산화시킴으로써 유전체막을 형성하는 단계와; c) 상기 유전체막 위에 제 2의 전극을 형성하는 단계로 이루어지는 반도체장치 제조방법.
  8. 제 7항에 있어서, 상기 제 1의 금속은 Ⅳb 또는 Ⅴb족에 속하는 금속이고, 상기 제 2의 금속은 몰리브덴(Mo)과 텅스텐(W)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체장치 제조방법.
  9. 제 8항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 텅스텐(W)인 것을 특징으로 하는 반도체장치 제조방법.
  10. 제 8항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 몰리브덴(Mo)인 것을 특징으로 하는 반도체장치 제조방법.
  11. a) 반도체기판의 주면(主面)에 게이트 전극과, 그 양단에 소스 및 드레인을 가지는 MISFET을 형성하는 단계와; b) 상기 소스 및 드레인 중의 한쪽에 전기적으로 연결되고, 제 1및 제 2의 금속을 포함하는 제 1의 막으로 형성된 제 1의 전극을 형성하는 단계와; c) 상기 제 1의 전극 위에 상기 제 1의 금속의 산화막으로 이루어진 유전체막을 적층시키는 단계와; d) 상기 제 1의 금속이 산화되고, 상기 제 2의 금속은 산화되지 않도록 하는 분위기에서, 상기 제 1의 전극을 산화시키는 단계와; e) 상기 유전체막 상에 제 2의 전극을 형성하는 단계로 이루어진 반도체장치 제조방법.
  12. 제 11항에 있어서, 상기 제 1의 금속은 Ⅳb 또는 Ⅴb족에 속하는 금속이고, 상기 제 2의 금속은 몰리브덴(Mo)과 텅스텐(W)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 12항에 있어서, 상기 산화는 H2O와 H2를 포함하는 분위기에서 행해지는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제 13항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 텅스텐(W)인 것을 특징으로 하는 반도체장치 제조방법.
  15. 제 14항에 있어서, 상기 제 1의 금속의 함유량은, 50atm%인 것을 특징으로 하는 반도체장치 제조방법.
  16. 제 13항에 있어서, 상기 제 1의 금속은 탄탈(Ta)이고, 상기 제 2의 금속은 몰리브덴(Mo)인 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 13항에 있어서, 상기 제1의 전극과, 상기 소스 및 드레인의 한쪽과의 사이에 하지층(下地層)을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치 제조방법.
  18. 제 17항에 있어서, 상기 하지층과 상기 제 1의 전극과의 사이에, 내산화성(耐酸化性) 배리어(barrier)을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치 제조방법.
  19. 제 18항에 있어서, 상기 배리어층은, TiN, Ti-W합금, TiSi2, NiSi 및 CoSi2로 이루어진 군으로부터 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체장치 제조방법.
  20. 제 1항에 있어서, 상기 제 1, 제 2의 금속은 상이한 산화조건에서 산화될 수 있는 금속인 것을 특징으로 하는 반도체장치 제조방법.
  21. 제 1항에 있어서, 상기 반도체기판과 상기 제 1의 막과의 사이에 다결정규소막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  22. 제 21항에 있어서, 상기 다결정규소막과 상기 제 1의 막과의 사이에 상기 다결정규소막의 산화를 감소시키는 배리어층을 형성하는 단계를 더 구비하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  23. 제 21항에 있어서, 상기 다결정규소막 위에 고융점금속 실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  24. 제 23 항에 있어서, 상기 고융점금속은 Ti, Ni 및 Co로 이루어진 군으로부터 선택된 어느 하나로 된 것을 특징으로 하는 반도체장치 제조방법.
KR1019920003660A 1991-03-06 1992-03-05 반도체 장치의 제조방법 KR100215338B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP3883791 1991-03-06
JP91-038837 1991-03-06
JP32273591A JP3149231B2 (ja) 1991-03-06 1991-12-06 半導体装置の製造方法
JP91-322735 1991-12-06

Publications (2)

Publication Number Publication Date
KR920018939A KR920018939A (ko) 1992-10-22
KR100215338B1 true KR100215338B1 (ko) 1999-08-16

Family

ID=26378125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920003660A KR100215338B1 (ko) 1991-03-06 1992-03-05 반도체 장치의 제조방법

Country Status (2)

Country Link
US (1) US5336638A (ko)
KR (1) KR100215338B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095044A (ko) * 2010-11-25 2014-07-31 미쓰비시덴키 가부시키가이샤 반도체장치

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005681B1 (ko) * 1992-11-07 1996-04-30 금성일렉트론주식회사 반도체 메모리 장치의 캐패시터 제조방법
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JP2679599B2 (ja) * 1993-12-02 1997-11-19 日本電気株式会社 半導体装置の製造方法
JPH07263576A (ja) * 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
ATE193335T1 (de) * 1994-11-30 2000-06-15 Micron Technology Inc Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases
US5547890A (en) * 1995-05-05 1996-08-20 Vanguard International Semiconductor Corporation DRAM cell with a cradle-type capacitor
JPH09102591A (ja) * 1995-07-28 1997-04-15 Toshiba Corp 半導体装置及びその製造方法
KR100328451B1 (ko) * 1995-10-13 2002-08-08 주식회사 하이닉스반도체 반도체소자의캐패시터제조방법
KR0165484B1 (ko) * 1995-11-28 1999-02-01 김광호 탄탈륨산화막 증착 형성방법 및 그 장치
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JPH09266179A (ja) * 1996-03-29 1997-10-07 Nec Corp タングステン合金電極および配線
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
JPH10189730A (ja) * 1996-11-11 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
US6180481B1 (en) * 1998-01-09 2001-01-30 Micron Technology, Inc. Barrier layer fabrication methods
US6284663B1 (en) * 1998-04-15 2001-09-04 Agere Systems Guardian Corp. Method for making field effect devices and capacitors with thin film dielectrics and resulting devices
US6207561B1 (en) * 1998-09-29 2001-03-27 Texas Instruments Incorporated Selective oxidation methods for metal oxide deposition on metals in capacitor fabrication
JP3189813B2 (ja) * 1998-11-30 2001-07-16 日本電気株式会社 半導体装置の製造方法
JP2001077108A (ja) * 1999-08-31 2001-03-23 Nec Corp 半導体装置及び複合酸化物薄膜の製造方法
US6391801B1 (en) 1999-09-01 2002-05-21 Micron Technology, Inc. Method of forming a layer comprising tungsten oxide
US6429088B1 (en) * 1999-12-20 2002-08-06 Chartered Semiconductor Manufacturing Ltd. Method of fabricating improved capacitors with pinhole repair consideration when oxide conductors are used
US6319766B1 (en) * 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US7615327B2 (en) * 2004-11-17 2009-11-10 Xerox Corporation Toner process
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8759197B2 (en) 2011-06-15 2014-06-24 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US9129904B2 (en) 2011-06-15 2015-09-08 Applied Materials, Inc. Wafer dicing using pulse train laser with multiple-pulse bursts and plasma etch
US8703581B2 (en) * 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8507363B2 (en) 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US8946057B2 (en) 2012-04-24 2015-02-03 Applied Materials, Inc. Laser and plasma etch wafer dicing using UV-curable adhesive film
US9048309B2 (en) 2012-07-10 2015-06-02 Applied Materials, Inc. Uniform masking for wafer dicing using laser and plasma etch
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US8940619B2 (en) 2012-07-13 2015-01-27 Applied Materials, Inc. Method of diced wafer transportation
US9252057B2 (en) 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US8975162B2 (en) 2012-12-20 2015-03-10 Applied Materials, Inc. Wafer dicing from wafer backside
US9236305B2 (en) 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
WO2014159464A1 (en) 2013-03-14 2014-10-02 Applied Materials, Inc. Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch
US9105710B2 (en) 2013-08-30 2015-08-11 Applied Materials, Inc. Wafer dicing method for improving die packaging quality
US9224650B2 (en) 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
US9460966B2 (en) 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US9041198B2 (en) 2013-10-22 2015-05-26 Applied Materials, Inc. Maskless hybrid laser scribing and plasma etching wafer dicing process
US9312177B2 (en) 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
US9299614B2 (en) 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
US9293304B2 (en) 2013-12-17 2016-03-22 Applied Materials, Inc. Plasma thermal shield for heat dissipation in plasma chamber
US9299611B2 (en) 2014-01-29 2016-03-29 Applied Materials, Inc. Method of wafer dicing using hybrid laser scribing and plasma etch approach with mask plasma treatment for improved mask etch resistance
US9018079B1 (en) 2014-01-29 2015-04-28 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean
US9236284B2 (en) 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
US8991329B1 (en) 2014-01-31 2015-03-31 Applied Materials, Inc. Wafer coating
US9275902B2 (en) 2014-03-26 2016-03-01 Applied Materials, Inc. Dicing processes for thin wafers with bumps on wafer backside
US9076860B1 (en) 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US8975163B1 (en) 2014-04-10 2015-03-10 Applied Materials, Inc. Laser-dominated laser scribing and plasma etch hybrid wafer dicing
US8932939B1 (en) 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
US8912078B1 (en) 2014-04-16 2014-12-16 Applied Materials, Inc. Dicing wafers having solder bumps on wafer backside
US8999816B1 (en) 2014-04-18 2015-04-07 Applied Materials, Inc. Pre-patterned dry laminate mask for wafer dicing processes
US8912075B1 (en) 2014-04-29 2014-12-16 Applied Materials, Inc. Wafer edge warp supression for thin wafer supported by tape frame
US9159621B1 (en) 2014-04-29 2015-10-13 Applied Materials, Inc. Dicing tape protection for wafer dicing using laser scribe process
US8980727B1 (en) 2014-05-07 2015-03-17 Applied Materials, Inc. Substrate patterning using hybrid laser scribing and plasma etching processing schemes
US9112050B1 (en) 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9034771B1 (en) 2014-05-23 2015-05-19 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
US9165832B1 (en) 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
US9093518B1 (en) 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9130057B1 (en) 2014-06-30 2015-09-08 Applied Materials, Inc. Hybrid dicing process using a blade and laser
US9142459B1 (en) 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
US9349648B2 (en) 2014-07-22 2016-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
US9117868B1 (en) 2014-08-12 2015-08-25 Applied Materials, Inc. Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing
US9196498B1 (en) 2014-08-12 2015-11-24 Applied Materials, Inc. Stationary actively-cooled shadow ring for heat dissipation in plasma chamber
US9281244B1 (en) 2014-09-18 2016-03-08 Applied Materials, Inc. Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process
US9177861B1 (en) 2014-09-19 2015-11-03 Applied Materials, Inc. Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile
US11195756B2 (en) 2014-09-19 2021-12-07 Applied Materials, Inc. Proximity contact cover ring for plasma dicing
US9196536B1 (en) 2014-09-25 2015-11-24 Applied Materials, Inc. Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
US9130056B1 (en) 2014-10-03 2015-09-08 Applied Materials, Inc. Bi-layer wafer-level underfill mask for wafer dicing and approaches for performing wafer dicing
US9245803B1 (en) 2014-10-17 2016-01-26 Applied Materials, Inc. Hybrid wafer dicing approach using a bessel beam shaper laser scribing process and plasma etch process
US10692765B2 (en) 2014-11-07 2020-06-23 Applied Materials, Inc. Transfer arm for film frame substrate handling during plasma singulation of wafers
US9355907B1 (en) 2015-01-05 2016-05-31 Applied Materials, Inc. Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
US9330977B1 (en) 2015-01-05 2016-05-03 Applied Materials, Inc. Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process
US9159624B1 (en) 2015-01-05 2015-10-13 Applied Materials, Inc. Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach
US9601375B2 (en) 2015-04-27 2017-03-21 Applied Materials, Inc. UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach
US9721839B2 (en) 2015-06-12 2017-08-01 Applied Materials, Inc. Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch
US9478455B1 (en) 2015-06-12 2016-10-25 Applied Materials, Inc. Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber
US9972575B2 (en) 2016-03-03 2018-05-15 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
US9852997B2 (en) 2016-03-25 2017-12-26 Applied Materials, Inc. Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process
US9793132B1 (en) 2016-05-13 2017-10-17 Applied Materials, Inc. Etch mask for hybrid laser scribing and plasma etch wafer singulation process
US11158540B2 (en) 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
US10363629B2 (en) 2017-06-01 2019-07-30 Applied Materials, Inc. Mitigation of particle contamination for wafer dicing processes
US10535561B2 (en) 2018-03-12 2020-01-14 Applied Materials, Inc. Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
US11355394B2 (en) 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US11011424B2 (en) 2019-08-06 2021-05-18 Applied Materials, Inc. Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US11342226B2 (en) 2019-08-13 2022-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process
US10903121B1 (en) 2019-08-14 2021-01-26 Applied Materials, Inc. Hybrid wafer dicing approach using a uniform rotating beam laser scribing process and plasma etch process
US11600492B2 (en) 2019-12-10 2023-03-07 Applied Materials, Inc. Electrostatic chuck with reduced current leakage for hybrid laser scribing and plasma etch wafer singulation process

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5629340A (en) * 1979-08-20 1981-03-24 Toshiba Corp Formation of electrode on semiconductor element
JPS5861763A (ja) * 1981-10-09 1983-04-12 武笠　均 触感知器消化装置
US5035957A (en) * 1981-11-27 1991-07-30 Sri International Coated metal product and precursor for forming same
US4437139A (en) * 1982-12-17 1984-03-13 International Business Machines Corporation Laser annealed dielectric for dual dielectric capacitor
JPS61101069A (ja) * 1984-10-24 1986-05-19 Hitachi Ltd 半導体装置の製造方法
US5079191A (en) * 1985-11-29 1992-01-07 Hitachi, Ltd. Process for producing a semiconductor device
JPS6338248A (ja) * 1986-08-04 1988-02-18 Hitachi Ltd 半導体装置およびその製造方法
JPS63312664A (ja) * 1987-06-16 1988-12-21 Toshiba Corp 半導体装置用キャパシタの製造方法
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
JP2796323B2 (ja) * 1988-12-02 1998-09-10 株式会社日立製作所 半導体装置の製造方法
JP2558351B2 (ja) * 1989-06-29 1996-11-27 沖電気工業株式会社 アクティブマトリクス表示パネル
US4999155A (en) * 1989-10-17 1991-03-12 Electric Power Research Institute, Inc. Method for forming porous oxide dispersion strengthened carbonate fuel cell anodes with improved anode creep resistance
US5126283A (en) * 1990-05-21 1992-06-30 Motorola, Inc. Process for the selective encapsulation of an electrically conductive structure in a semiconductor device
US5142438A (en) * 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095044A (ko) * 2010-11-25 2014-07-31 미쓰비시덴키 가부시키가이샤 반도체장치
KR101437961B1 (ko) * 2010-11-25 2014-09-11 미쓰비시덴키 가부시키가이샤 반도체장치
US9041007B2 (en) 2010-11-25 2015-05-26 Mitsubishi Electric Corporation Semiconductor device
KR101642753B1 (ko) * 2010-11-25 2016-07-26 미쓰비시덴키 가부시키가이샤 반도체장치
US9842906B2 (en) 2010-11-25 2017-12-12 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
US5336638A (en) 1994-08-09
KR920018939A (ko) 1992-10-22

Similar Documents

Publication Publication Date Title
KR100215338B1 (ko) 반도체 장치의 제조방법
KR100252205B1 (ko) 반도체장치 및 그 제조방법
KR100305123B1 (ko) 정적랜덤액세스메모리셀및이를포함하는반도체장치
JP4199338B2 (ja) 半導体装置及びその製造方法
JP2633650B2 (ja) 半導体記憶装置およびその製造方法
US20040029372A1 (en) Semiconductor memory devices having contact pads with silicide caps thereon and related methods
JP3878724B2 (ja) 半導体集積回路装置およびその製造方法
KR100763745B1 (ko) 반도체 집적 회로 장치의 제조 방법
JP2602219B2 (ja) 半導体記憶装置
US6303432B1 (en) Method of manufacturing a semiconductor device
US7786523B2 (en) Capacitor of dynamic random access memory and method of manufacturing the capacitor
US5309023A (en) Contact structure for interconnection in semiconductor devices and manufacturing method thereof
US6268243B1 (en) Method for fabricating dynamic random access memory cells
JP3782119B2 (ja) 半導体記憶装置
US6037247A (en) Method of manufacturing semiconductor device having a self aligned contact
KR100425399B1 (ko) 커패시터를갖는반도체장치의제조방법
JP4759819B2 (ja) 半導体装置の製造方法
KR100566411B1 (ko) 반도체기억장치및그제조방법
JP2945964B2 (ja) 半導体素子の配線構造
KR100892975B1 (ko) 반도체 집적 회로 장치 및 그 제조방법
JP3149231B2 (ja) 半導体装置の製造方法
US7022603B2 (en) Method for fabricating semiconductor device having stacked-gate structure
TW436986B (en) Embedded DRAM self-aligned contact with borderless contact and method for making the same
JP4820978B2 (ja) 半導体集積回路デバイスの製造方法
JP2731197B2 (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080508

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee