JP2731197B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記録装置およびその製造方法に係
り、特にMOSFETやDRAM等におけるコンタクト構造に関す
る。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。さらにトラ
ンジスタのゲート長が短くなり、トランジスタの信頼性
も問題となっている。

このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。

その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスィッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。

この積層型メモリセルは、第11図（ａ）乃至第11図
（ｃ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜105によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソースおよび
ドレイン領域107と、ソースおよびドレイン領域107間に
ゲート絶縁膜109を介してゲート電極110とを形成しスィ
ッチングトランジスタとしてのMOSFETを構成すると共
に、この上層にMOSFETのソース領域107にコンタクトす
るようにMOSFETのゲート電極110および隣接メモリセル
のMOSFETのゲート蓄積（ワード線）上に絶縁膜111を介
して形成された第１のキャパシタ電極113と、第２のキ
ャパシタ電極115によってキャパシタ絶縁膜114を挾みキ
ャパシタを形成してなるものである。

この積層型メモリセルは、次のようにして形成され
る。

すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソースおよびドレ
イン領域107と、ソースおよびドレイン領域107間にゲー
ト絶縁膜109を介してゲート電極110とを形成しスィッチ
ングトランジスタとしてのMOSFETを形成する。

次いで、基板表面全体に絶縁膜111としての酸化シリ
コン膜を形成して後、ドレイン領域107へのコンタクト
を行うためのストレージノードコンタクト117を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極113のパターンを形成する。

そして、この第１のキャパシタ電極113上に酸化シリ
コン膜からなるキャパシタ絶縁膜114および、多結晶シ
リコン層を順次堆積する。

この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。

そして最後に、高濃度にドープされた多結晶シリコン
層をパターニングして、第２のキャパシタ電極115と第
１のキャパシタ電極113とによってキャパシタ絶縁膜114
を挾んだMOSキャパシタが形成され、MOSFETとMOSキャパ
シタとからなるメモリセルが得られる。

このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
ノード電極の段差を利用できることから、キャパシタ容
量をプレーナ構造の数倍乃至数十倍に高めることができ
る。

従って、メモリセル面積を縮小しても蓄積電荷量の減
少を防止することができる。

さらにまた、ストレージ・ノード部の拡散層は、スト
レージノード電極（第１のキャパシタ電極113）下の拡
散層107のみとなり、α線により発生した電荷を収集す
る拡散層の面積が極めて小さくソフトエラーに強い構造
となっている。

しかし、このようなセル構造では、以下にのべるよう
な欠点がある。

その１つは、平坦性の悪さおよびそれに起因する加工
の難しさである。

すなわち、電極数に注目してみると、電荷をストレー
ジ・ノード電極113に蓄えるため、通常のシリコン基板
上に蓄える平面セルに比較して電極数が１層多くなる。

このため、上側の層になるほど、下地の平坦性が悪
く、フォトリソグラフィやエッチングにおける加工が難
しくなり、各電極のオープン不良やショート不良が多発
するという問題があった。

すなわち、ストレージ・ノード電極、キャパシタ絶縁
膜、プレート電極の段差により、層間絶縁膜の上面と基
板とのレベル差が大きくなり、ビット線金属の被覆性が
低下するのみならず、ビット線の加工が困難となる。

また、このような積層型キャパシタにおいて、キャパ
シタの実質面積は、下層側に位置する第１のキャパシタ
電極の上面の面積と、パターン形成後の側面部分からな
り、一定の厚さの第１のキャパシタ電極を仮定した場
合、殊に、高集積化に際しては、メモリセルの占有面積
の低下に伴い、側面部分の実質面積に占める割合は大き
くなる。従って、キャパシタ容量を一定に保つために
は、ストレージ・ノード電極の膜厚を大きくし、段差に
よる側面部分の比率を高める必要がある。

一方、第１のキャパシタ電極は通常3000Å程度の膜厚
を有しており、このパターン形成は、反応性イオンエッ
チング等の異方性エッチングで行うのが望ましいとされ
ているが、異方性エッチングを用いた場合、既にMOSFET
が形成され、起伏をなす表面に形成された膜の加工であ
るため、長時間のエッチングが必要となる。このような
長時間にわたる異方性エッチングは、下地のMOSFETに悪
影響を与え、トランジスタ特性の劣化を招きやすいとい
う問題があった。またこのような長時間のエッチングを
おこなっても、起伏による傾斜面上に残留する膜を完全
に除去するのは困難であり、隣接メモリセルとの短絡を
生じることがしばしばであった。

さらにまた、プレート電極115の加工においても、ビ
ット線118と基板とをコンタクトさせるためのビット線
コンタクト117と、ストレージ・ノード電極113のエッジ
との間でプレート電極115を加工する必要があり、寸法
的に余裕がなく高集積化に際しては問題が多く、また、
ストレージ・ノード電極113を厚くした場合特に、下地
の段差が大きいためにプレート電極115の加工も極めて
困難となる。

（発明が解決しようとする課題） このように、積層型メモリセル構造のDRAMにおいて
も、高集積化に伴う素子の微細化が進むにつれて、メモ
リセル占有面積が縮小化され、従来の積層型メモリセル
構造では、ストレージノード電極の平坦部の面積がます
ます縮小化し、十分なキャパシタ容量を確保するのが困
難になってきている。

また、キャパシタの形成の際、平坦性が悪いというこ
とが、特に上層のプレート電極の加工が困難であるなど
の理由から、高集積化を阻む大きな原因となっていた。

また、第１のキャパシタ電極のパターニングに際して
も、加工性が悪いということのみならず、長時間にわた
るエッチングによる、下地MOSFETの劣化等についても深
刻な問題となっていた。

本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわらず、十分なキャパシ
タ容量を確保することができ、信頼性の高いメモリセル
構造およびその製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） この発明では、MOSFETと、キャパシタとによってメモ
リセルを形成し、前記MOSFETのソースおよびドレインの
一方にビット線を接続し、ゲート電極をワード線とする
と共に、前記MOSFETが形成された基板表面を覆う層間絶
縁膜に開口されたストレージノードコンタクトを介して
前記MOSFETのソースおよびドレインの他方にキャパシタ
のストレージノード電極として第１のキャパシタ電極を
接続し、この第１のキャパシタ電極にキャパシタ絶縁膜
を介して第２のキャパシタ電極を積層するようにしてキ
ャパシタを構成した積層型キャパシタ構造の半導体記憶
装置において、 前記層間絶縁膜は第１及び第２の層間絶縁膜から成る
２層構造を有し、これら第１及び第２の層間絶縁膜間に
前記ビット線を形成するとともに、 前記ストレージノードコンタクトを、前記層間絶縁膜
およびこの層間絶縁膜上に堆積された所定の膜厚の第１
のストレージノード電極層を開口して形成し、 前記第１のキャパシタ電極は、前記第１のストレージ
ノード電極と、この第１のストレージノード電極および
前記ストレージノードコンタクトの側壁面と底面とを前
記第１のストレージノード電極の膜厚より薄い所定の膜
厚で覆うように形成される第２のストレージノード電極
を有するように構成し、 前記キャパシタを構成する前記第１のキャパシタ電
極，キャパシタ絶縁膜、および前記第２のキャパシタ電
極を前記ビット線の上層側に形成するようにしたことを
特徴とする。

また、本発明の方法では、MOSFETの表面に形成される
層間絶縁膜の表面にビット線コンタクトを形成し、MOSF
ETのソースまたはドレインの一方にビット線を接続した
後に、キャパシタ絶縁膜を介して上層に形成される第２
のキャパシタ電極が前記ストレージノードコンタクト内
に埋め込まれる程度に薄く、該ソースまたはドレインの
他方にコンタクトするように第２のストレージノード電
極を形成するようにしている。

（作用） 本発明では、メモリセルのキャパシタを構成する第１
のキャパシタ電極を、層間絶縁膜上に堆積された所定の
膜厚の第１のストレージノード電極と、この第１のスト
レージノード電極および前記ストレージノードコンタク
トの側壁面と底面とを前記第１のストレージノード電極
の膜厚より薄い所定の膜厚で覆うように形成される第２
のストレージノード電極との２層構造として、前記第１
のストレージノード電極の厚みによって第１のキャパシ
タ電極の側面部分の面積を増大させ、これにより第１の
キャパシタ電極のキャパシタ面積を実質的に増大させる
ようにしている。

また本発明では、ビット線が第１のキャパシタ電極よ
りも下層に形成されているため、ビット線形成時にはそ
の下層の配線はゲート電極のみであるため、平坦性が良
好で加工は容易である。

また、第２のキャパシタ電極すなわちプレート電極の
パターニングが、ビット線コンタクトの位置に依存する
ことなく形成でき、寸法的な余裕も不要となるため、省
スペース化がはかれる上、加工が容易である。

また、ストレージノードコンタクト内もキャパシタと
して使用できるため、平坦性を悪くすることなく蓄積容
量の増大をはかることができる。

すなわち、積層型メモリセル構造の欠点である平坦性
の悪さおよびそれに起因する加工の困難さを解決すると
共に、蓄積容量の低減を招くことなく、さらに高集積化
をはかることが可能となる。

また、付随的効果として、第２のストレージノード電
極を薄く形成することにより、長時間エッチング剤にさ
らされることなくパターニングすることができ、また、
等方性エッチングによって精度良くパターニングするこ
とも可能であるため、下地のMOSFETの劣化を防ぐことが
でき、また、電極材料の傾斜部への残留による隣接セル
間の短絡を防止することができる。

従って、メモリセル占有面積の縮小化に際しても、十
分なキャパシタ容量を確保することができ、また、隣接
セル間の短絡を招くこともない。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至第１図（ｄ）は、本発明実施例の積
層形メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図、Ｂ−Ｂ′
断面図、Ｃ−Ｃ′断面図である。

このDRAMは、ｐ型シリコン基板１内に形成され素子分
離絶縁膜２で分離されたメモリセル領域内に、基板表面
にゲート絶縁膜３を介して形成されたゲート電極４とこ
の両側に形成されたソースおよびドレイン領域５とから
なるMOSFETと、ストレージノード電極13および20とプレ
ート電極15とでキャパシタ絶縁膜14を挾むことによって
形成されるキャパシタとを形成してなるものである。

このDRAMの特徴は、ビット線10が、MOSFET上の第１の
層間絶縁膜６内に形成されたビット線コンタクト９によ
ってMOSFETのソース・ドレイン５の内の一方に接続され
るパッド電極７に接続され、素子分離領域２上を走行し
ており、さらにストレージノード電極13および20が、ビ
ット線よりも上層に位置し、かつストレージノード電極
20は薄く形成され、このストレージノードコンタクト12
内にキャパシタ絶縁膜およびプレート電極が入り込むよ
うにして、ストレージノード電極の内側および外側側面
の両方をキャパシタとして使用していることにある。

そして、このストレージノード電極も、該第１の層間
絶縁膜６内に形成されたパッド用コンタクト12pによっ
てMOSFETのソース・ドレイン５の内の他方に接続される
パッド電極７に、第１の層間絶縁膜６、第２の層間絶縁
膜８および第３の層間絶縁膜11内に形成されたストレー
ジノードコンタクト12を介して接続されている。

この第３の層間絶縁膜11は、ビット線10とキャパシタ
との絶縁のため絶縁膜である。

他部については、通常の積層型メモリセル構造のDRAM
と全く同様である。

すなわち、比抵抗５Ω・cm程度のｐ型のシリコン基板
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ−
形拡散層５と、これらソース・ドレイン領域間にゲート
絶縁膜３を介してゲート電極４を形成し、MOSFETを構成
すると共に、この上層に形成される第１の層間絶縁膜６
内に形成されたコンタクトパッド9pを介して、このｎ−
形拡散層５にコンタクトし、素子分離絶縁膜上に到達す
るようにパッド電極７が形成され、このパッド電極７に
コンタクトするように第２の層間絶縁膜８に形成された
ビット線コンタクト９を介してビット線10が形成されて
いる。

また、第１の層間絶縁膜６内に形成されたコンタクト
パッド12pを介して、このｎ−形拡散層５のうちの他方
の側にコンタクトするパッド電極７が形成され、このパ
ッド電極７にコンタクトするように第２の層間絶縁膜８
および第３の層間絶縁膜に形成されたストレージノード
コンタクト12を介してストレージノード電極13、キャパ
シタ絶縁膜14、プレート電極15がコンタクト孔内に入り
込むように形成されている。

そしてゲート電極４はメモリアレイの一方向に連続的
に配列されてワード線を構成している。

次に、このDRAMの製造方法について図面を参照しつつ
説明する。

第２図乃至第10図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）乃至（ｄ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図、Ｃ−Ｃ′断面図である。

まず、第２図（ａ）乃至（ｄ）に示すように、比抵抗
５Ω・cm程度のｐ型のシリコン基板１の表面に、膜厚50
nmの酸化シリコン膜17および窒化シリコン膜18を形成し
これをパターニングし、これら酸化シリコン膜17および
窒化シリコン膜18のパターンをマスクとしてボロンをイ
オン注入し、チャンネルストッパ不純物層16を形成す
る。

次いで、第３図（ａ）乃至（ｄ）に示すように、選択
酸化法により素子分離絶縁膜２を形成する。この酸化工
程中に、チャンネルストッパ不純物層16は、素子分離絶
縁膜の下および横方向に拡散する。この素子分離方法
は、一例であり、必ずしもこの方法を用いる必要はな
く、他の方法を用いるようにしてもよい。

そして、第４図（ａ）乃至（ｄ）に示すように、熱酸
化法により膜厚10nmの酸化シリコン層３′を形成した
後、CVD法により200nmの多結晶シリコン層４′を堆積
し、さらに層間絶縁膜としての酸化シリコン膜６を堆積
し、フォトリソ法および反応性イオンエッチング法によ
ってこれらをパターニングし、ゲート絶縁膜３およびゲ
ート電極４を形成する。

そして、このゲート電極４をマスクとしてAsイオンを
イオン注入し、ｎ−形拡散層５からなるソース・ドレイ
ン領域を形成し、スィッチングトランジスタとしてのMO
SFETを形成する。この拡散層の深さは、例えば150nm程
度とする。この後、CVD法により、膜厚100nm程度の酸化
シリコン層からなる層間絶縁膜６′を全面に堆積し、反
応性イオンエッチング法により、全面をエッチングし、
ゲート電極４の側面に自己整合的に残置せしめる。この
ようにしてソース・ドレイン領域が露呈せしめられパッ
ド用コンタクト9p,12pが形成される。

さらに、第５図（ａ）乃至第５図（ｄ）に示すよう
に、この上層に、CVD法により、膜厚50nm程度の多結晶
シリコンを堆積し、ヒ素またはリンのイオン注入または
リン拡散等により、ドーピングを行ったのち、反応性イ
オンエッチングにより、パッド電極７をパターニングす
る。

続いて、第６図（ａ）乃至第６図（ｄ）に示すよう
に、全面に膜厚300nm程度の第２の層間絶縁膜８を堆積
したのち、フォトリソ法および反応性イオンエッチング
により、ビット線コンタクト９を形成する。この層間絶
縁膜８は、例えば、CVD法により形成される膜厚10nm程
度の酸化シリコン膜、膜厚350nm程度のBPSG膜、更に膜
厚250nm程度のPSG膜を順次堆積し、900℃でBPSG膜およ
びPSG膜を溶融せしめ、フッ化アンモニウム液によってP
SG膜とBPSG膜の表層部をエッチング除去することによっ
て平坦化される。そして、ビット線コンタクト９の形成
後、さらに例えばCVD法により、多結晶シリコン膜を形
成し、さらにスパッタ法やEB蒸着法により、モリブテン
シリサイドを全面に堆積し、反応性イオンエッチングに
より両者をエッチングしてビット線10をパターニングす
る。ここで、基板表面の段差はさほど大きくないので層
間絶縁膜８は容易に平坦化でき、パターニングに問題は
生じない。また、コンタクト段差も比較的小さくて済む
ため、ビット線の被覆性も良好となっている。

こののち、第７図（ａ）乃至第７図（ｄ）に示すよう
に、全面に膜厚200nm程度の第３の層間絶縁膜11を堆積
する。この層間絶縁膜11は、例えば、CVD法により形成
される膜厚50nm程度の酸化シリコン膜、膜厚300nm程度
のBPSG膜、更に膜厚250nm程度のPSG膜を順次堆積し、第
２の層間絶縁膜と同様に900℃でBPSG膜およびPSG膜を溶
融せしめ、フッ化アンモニウム液によってPSG膜とBPSG
膜の表層部をエッチング除去することによって平坦化さ
れる。そして、全面に膜厚300nm乃至600nmの多結晶シリ
コン膜を堆積しトーピングを行い、第１のストレージノ
ード電極13を形成する。

そして、第８図（ａ）乃至第８図（ｄ）に示すよう
に、フォトリソ法および反応性イオンエッチング法よ
り、ストレージノードコンタクト12を開孔する。

さらに、第９図（ａ）乃至第９図（ｄ）に示すよう
に、全面に膜厚800Åの多結晶シリコン膜20を堆積し、
ヒ素やリンのイオン注入またはリン拡散を行い、第２の
ストレージ・ノード電極20を形成する。ここでこの多結
晶シリコン膜はストレージノードコンタクトが完全に埋
まらない程度に薄く形成される。またこのとき、ストレ
ージノードコンタクト内における多結晶シリコン膜20
（第２のストレージノード電極）の膜厚は800Åと従来
の第１のキャパシタ電極の膜厚に比べ４分の１程度であ
る。（ここでは、第１および第２のストレージ・ノード
電極13,20の両方で第１のキャパシタ電極の役割を果た
している。） そして、第10図（ａ）乃至第10図（ｄ）に示すよう
に、異方性エッチングにより多結晶シリコン膜13,20を
パターニングし、セル間のキャパシタの分離を行う。

そして、この上層に、CVD法により窒化シリコン膜を
全面に10nm程度堆積し、次に950℃の水蒸気雰囲気中で3
0分程度酸化することにより酸化シリコン膜と窒化シリ
コン膜との２層構造のキャパシタ絶縁膜14を形成し、さ
らに全面に膜厚3000Åの多結晶シリコン膜を堆積しドー
ピングした後、フォトリソ法および反応性イオンエッチ
ング法により、パターニングし、プレート電極としての
第２のキャパシタ電極15を形成し第１図（ａ）乃至第１
図（ｄ）に示したようなDRAMが完成する。

上記構成によれば、第２のストレージノード電極20の
厚さが薄いため、上層に形成されるキャパシタ絶縁膜14
およびプレート電極15がストレージノードコンタクト内
に埋め込まれたような形状に形成されるため、ストレー
ジノードコンタクトの形状によって湾曲形成されるスト
レージノード電極の内側側面と外側側面の両方をキャパ
シタ面積として使用でき蓄積容量の低減を防止すること
ができる。

また、ビット線は、従来のようにストレージノード電
極よりも上層に形成され、段差上でパターニングされる
のではなく、ビット線コンタクトのためのエッチング
は、第１の層間絶縁膜６に形成したパッド用コンタクト
9pの形成と、第２の層間絶縁膜８に形成するビット線コ
ンタクト９との２段階で行われ、電極材料の傾斜部への
残留の心配もなく、隣接セル間の短絡も避けることがで
き容易に高精度のパターニングが可能となる。また、パ
ターニング時の寸法的余裕が不要となるため高密度化が
可能となる。

また、第２のストレージノード電極20は800Åと薄い
が多結晶シリコン膜は段差上でも極めて均一に堆積する
ため、段切れなどを生じることもない。

さらに、第１のストレージノード電極13を厚くするこ
とにより、第１のキャパシタ電極のエッジの側面部の表
面積を増大させることができる。その場合でも、ビット
線はすでに形成されているため、その加工は第１のキャ
パシタ電極の段差の影響を受けない。

従って、メモリセル占有面積の縮小化に際しても、十
分なキャパシタ容量を確保することができ、また、隣接
セルの間の短絡を招くこともない。

なお、キャパシタ絶縁膜としては酸化シリコン膜と窒
化シリコン膜の２層構造膜の他、酸化シリコン膜や五酸
化タンタル（Ta₂O₅）等の金属酸化膜を用いるようにし
ても良い。

また、第１のキャパシタ電極としては多結晶シリコン
膜を用いたが、必ずしも多結晶シリコン膜に限定される
ものではなく、タングステン薄膜を用いるなど適宜変更
可能である。

さらにまた、これらの実施例では、積層キャパシタ構
造のDRAMについて説明したが、トレンチ構造のDRAMに対
しても適用可能である。

さらにまた、前記実施例では、ビット線およびストレ
ージノード電極をパッドを介して形成するようにした
が、直接接続する場合にもこの発明は有効である。この
ように、パッド電極を使用することなく直接ソース・ド
レイン領域にコンタクトする場合には特に、第１のキャ
パシタ電極を薄く形成することにより、付随的効果とし
て、長時間エッチング剤でさらされることなくパターニ
ングすることができ、また、等方性エッチングによって
精度良くパターニングすることも可能であるため、下地
のMOSFETの劣化を防ぐことができ、有効である。

〔発明の効果〕

以上説明したように本発明によれば、メモリセルのキ
ャパシタを構成する第１のキャパシタ電極を、層間絶縁
膜上に堆積された所定の膜厚の第１のストレージノード
電極と、この第１のストレージノード電極および前記ス
トレージノードコンタクトの側壁面と底面とを前記第１
のストレージノード電極の膜厚より薄い所定の膜厚で覆
うように形成される第２のストレージノード電極との２
層構造として、前記第１のストレージノード電極の厚み
によって第１のキャパシタ電極の側面部分の面積を増大
させて第１のキャパシタ電極のキャパシタ面積を実質的
に増大させるようにしたので、高集積化によってセル面
積が低減しても充分なキャパシタ容量が確保できるよう
になる。また、キャパシタ絶縁膜を介して上層に形成さ
れる第２のキャパシタ電極が前記ストレージノードコン
タクト内に埋め込まれる程度に、前記第１のキャパシタ
電極の第２のストレージノード電極を薄く形成すると共
に、前記ビット線よりも上層側に形成するようにし、上
層側で厚い第１のストレージノード電極を形成している
ため、キャパシタ面積の減少を防止し、高集積化に際し
ても、十分なキャパシタ容量を維持しつ、信頼性の高い
ものとなる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は、本発明実施例の積層
形メモリセル構造のDRAMのビット線方向に隣接する２ビ
ット分を示す平面図、そのＡ−Ａ′断面図、Ｂ−Ｂ′断
面図、Ｃ−Ｃ′断面図、第２図乃至第10図はこのDRAMの
製造工程を示す図、第11図は従来例のDRAMを示す図であ
る。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ゲート絶縁膜、４……ゲート電極、５……ｎ型拡散
層、6,8,11……層間絶縁膜、７……パッド電極、９……
ビット線コンタクト、10……ビット線、12……ストレー
ジノードコンタクト、13,20……第１のキャパシタ電極
（ストレージノード電極）、14……キャパシタ絶縁膜、
16……チャンネルストッパ不純物層、15……第２のキャ
パシタ電極（プレート電極）、101……ｐ型のシリコン
基板、105……素子分離絶縁膜、106……107……ソース
・ドレイン領域、109……ゲート絶縁膜、110……ゲート
電極、111……絶縁膜、112……ストレージノードコンタ
クト、113……第１のキャパシタ電極、114……キャパシ
タ絶縁膜、115……第２のキャパシタ電極、116……チャ
ンネルストッパ不純物層、117……ビット線コンタク
ト、118……ビット線、119……絶縁膜。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】MOSFETと、キャパシタとによってメモリセ
   ルを形成し、 前記MOSFETのソースおよびドレインの一方にビット線を
   接続し、ゲート電極をワード線とすると共に、 前記MOSFETが形成された基板表面を覆う層間絶縁膜に開
   口されたストレージノードコンタクトを介して前記MOSF
   ETのソースおよびドレインの他方にキャパシタのストレ
   ージノード電極としての第１のキャパシタ電極を接続
   し、この第１のキャパシタ電極にキャパシタ絶縁膜を介
   して第２のキャパシタ電極を積層するようにしてキャパ
   シタを構成した積層型キャパシタ構造の半導体記憶装置
   において、 前記層間絶縁膜は第１及び第２の層間絶縁膜から成る２
   層構造を有し、これら第１及び第２の層間絶縁膜間に前
   記ビット線を形成するとともに、 前記ストレージノードコンタクトを、前記層間絶縁膜お
   よびこの層間絶縁膜上に堆積された所定の膜厚の第１の
   ストレージノード電極層を開口して形成し、 前記第１のキャパシタ電極は、 前記第１のストレージノード電極と、 この第１のストレージノード電極および前記ストレージ
   ノードコンタクトの側壁面と底面とを前記第１のストレ
   ージノード電極の膜厚より薄い所定の膜厚で覆うように
   形成される第２のストレージノード電極と、 を有するように構成し、 前記キャパシタを構成する前記第１のキャパシタ電極，
   キャパシタ絶縁膜、および前記第２のキャパシタ電極を
   前記ビット線の上層側に形成するようにしたことを特徴
   とする半導体記憶装置。
2. 【請求項２】前記第２のストレージノード電極は、パッ
   ド電極を介して、MOSFETのソースまたはドレイン領域に
   接続されていることを特徴とする請求項（１）に記載の
   半導体記憶装置。
3. 【請求項３】前記ビット線は、メモリセル間の素子分離
   領域上に前記ワード線と直交するように配設されている
   ことを特徴とする請求項（１）に記載の半導体記憶装
   置。
4. 【請求項４】前記ビット線は、パッド電極を介して前記
   MOSFETのソースまたはドレイン領域の一方に接続されて
   いることを特徴とする請求項（３）に記載の半導体記憶
   装置。
5. 【請求項５】MOSFETと、キャパシタとによってセルを形
   成すると共に、 前記MOSFETの形成された基板表面を覆う絶縁膜に開口さ
   れたストレージノードコンタクトを介してこのMOSFETの
   ソースまたはドレイン領域の一方にキャパシタのストレ
   ージノード電極としての第１のキャパシタ電極が接続す
   るようにこの絶縁膜上にキャパシタを積層した積層型キ
   ャパシタ構造の半導体記憶装置の製造方法において、 半導体基板上にMOSFETを形成するMOSFET形成工程と、 前記MOSFETのソースまたはドレイン領域の他方にコンタ
   クトするようにビット線を形成するビット線形成工程
   と、 このビット線が形成された基板全面に層間絶縁膜を堆積
   する層間絶縁膜堆積工程と、 この層間絶縁膜に第１のストレージノード電極を堆積す
   る工程と、 この層間絶縁膜および第１のストレージノード電源にス
   トレージノードコンタクトを開口し、このストレージノ
   ードコンタクトを介して前記MOSFETのソースまたはドレ
   イン領域の一方にコンタクトするように薄い第２のスト
   レージノード電極を形成する第１のキャパシタ電極形成
   工程と、 この第１のキャパシタ電極の表面にキャパシタ絶縁膜を
   形成するキャパシタ絶縁膜形成工程と、 このキャパシタ絶縁膜の表面に第２のキャパシタ電極を
   形成する第２のキャパシタ電極形成工程と、 を具備したことを特徴とする半導体記録装置の製造方
   法。