KR0173331B1 - 반도체 장치 제조 방법 - Google Patents

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KR0173331B1
KR0173331B1 KR1019940032519A KR19940032519A KR0173331B1 KR 0173331 B1 KR0173331 B1 KR 0173331B1 KR 1019940032519 A KR1019940032519 A KR 1019940032519A KR 19940032519 A KR19940032519 A KR 19940032519A KR 0173331 B1 KR0173331 B1 KR 0173331B1
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사또시 가미야마
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가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Electrodes Of Semiconductors (AREA)
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Abstract

본 발명의 목적은 용량값의 저감과 누전 전류 특성의 열악화를 억제할 수 있는 DRAM의 용량 소자의 형성 방법을 제공하는 것이다.
본 발명의 구성은 다결정 실리콘막으로 이루어진 용량 하부 전극(2)에 급속 열 질화 처리를 시행하여 용량 하부 전극(2A)을 형성하고; 용량 절연막인 산화탄탈막에 밀집화 처리를 하여 산화탄탈막(11A)을 형성하고; 질화티탄막으로 이루어진 용량 상부 전극을 형성한 다음, 질화 처리를 실시하여 용량 상부 전극(3A)을 형성하는 구성이다.

Description

반도체 장치 제조 방법
제1a도 내지 제1c도는 종래의 DRAM 셀의 캐패시터 소자의 단면도.
제2도는 본 발명을 적용하는 DRAM의 소자 구조를 나타내는 단면 모식도.
제3a도 내지 제3d도는 제2도의 캐패시터 소자부(70)의 부분 확대 단면도.
제4도는 CVD 장치의 단면 모식도.
제5도는 상기 실시예의 효과를 설명하기 위한, 캐패시터 소자의 누전 전류 특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
2, 2A : 캐패시터 하부 전극 3, 3A, 3Aa : 캐패시터 상부 전극
11, 11A, 11B : 산화탄탈막 12, 13, 23 : 도입관
14, 16 : 히터 15 : 기화실
17 : 기판 홀더 18 : 반도체 웨이퍼
19 : 반응실 20 : 진공 펌프
21 : 배기구 22a∼22d : 밸브
41 : p형 실리콘 기판 42 : n형 웰
43a, 43b : p형 웰 45 : n형 분리 영역
46 : 필드 산화막 47, 48, 49 : 층간절연막
50, 60 : 트랜지스터 51, 51a, 51b : n형 소스/드레인 영역
52 : 게이트 절연막 53 : 다결정 실리콘막
54 : 실리사이드막 55 : 게이트 전극
56 : 비트 선 57, 58, 67, 68 : 접촉 구멍
70 : 캐패시터 소자부 71, 71a∼71c : 알루미늄 전극
72 : 질화티탄막 73 : 텅스텐막
[산업상 이용분야]
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 산화탄탈막(tantalum oxide film)을 용량 절연막(capacitance insulating film)으로서 사용하는 DRAM(Dynamic Random Access Memory)의 캐패시터 소자를 제조하기 위한 방법에 관한 것이다.
[종래의 기술]
256 메가비트 DRAM 이후의 VLSI 메모리 장치의 캐패시터 소자(capacitor elements)에서는 단위면적당 용량값을 크게 할 수 있는 높은 유전율을 가진 용량 절연막의 채용이 검토되고 있다. 이와 같은 용량 절연막 중에서, 화학 기상 성장법(CVD 법: Chemical Vapor Deposition)에 따른 산화 탄탈막은, 비유전율 εr 가 25 내지 30 으로 크고, 스텝 커버 특성(step coverage properties)이 우수하며, 또한 막형성 방법이 고유전율을 갖는 다른 절연막과 비교하여 매우 용이하다는 이유로 많은 연구가 되어지고 있다.
종래의 DRAM 셀의 캐패시터 소자의 제조 공정의 단면도인 제1a도 내지 제1c도를 참조하면, 용량 절연막으로서 산화 탄탈막을 사용한 종래의 DRAM 의 적층형 캐패시터 소자(stacked type capacitor element)의 제조 방법은 아래와 같이 되어 있다.
먼저, 다음과 같은 구조를 형성한다. p형 실리콘 기판표면에 트랜지스터를 형성한다. 상기 트랜지스터를 층간절연막(47)으로 커버(cover)한다. 층간절연막(47)에 트랜지스터의 n형 소스/드레인 영역의 한쪽에 도달하는 접촉구멍(58)을 형성한다. 접촉구멍(58)을 사이에 두고 n형 소스/드레인 영역에 접속되는 비트선(bit line)(56)을 층간절연막(47)의 표면상에 형성한다. 층간절연막(48)을 형성하여, 비트선(56)의 표면을 포함하는 상부 표면을 커버한다.
이와 같은 구조를 토대로, 우선, 층간절연막(48, 47)을 관통하여 상기 트랜지스터의 소스/드레인 영역의 다른쪽에 도달하는 접촉구멍(57)이 형성된다. 전체면에 인(p)이 도우프(dope)된 다결정 실리콘막이 형성되고, 이 다결정 실리콘막이 패터닝(patterning)되어서 캐패시터 하부 전극(2)이 형성된다. 다음에, 유기 원료인 펜타에톡시탄탈[pentaethoxytantalum: Ta(OC2H5)5]가스와 산소를 이용한 감압 기상 성장법(low pressure CVD process)에 의해 캐패시터 하부 전극(2) 표면상을 포함한 층간절연막(48) 표면상에 산화탄탈막(11)이 형성된다(제1a도 참조). 다음에, 산화탄탈막(11)의 누전 전류 특성(leakage current characteristics)을 개선하기 위하여 산소 분위기하에서의 고온 열처리가 실시되고, 산화탄탈막(11)이 산화탄탈막(11B)으로 된다(제1b 참조). 열처리 온도는 일반적으로 700∼900℃이다(제1c도 참조). 계속해서, 캐패시터 상부 전극(3)이 형성된다. 상부 전극(3)으로서는, 질화티탄막, 텅스텐막 또는 다결정 실리콘막 등을 사용할 수 있다.
상기 캐패시터 소자에 있어서는, 아래와 같은 문제점이 있다. 종래의 캐패시터 소자 형성 공정에 있어서, 캐패시터 하부 전극(2)을 구성하는 다결정 실리콘막 표면상에 산화탄탈막(11)을 형성하고 누전 전류 특성 개선을 위하여 산소 분위기에서 고온 열처리를 시행함에 따라, 산화탄탈막(11)을 산화탄탈막(11B)이 되게 한다. 이와 같이 형성된 용량 절연막을 가진 캐패시터 소자에서는, 산화실리콘막 환산 막두께(비유전율 εr=3.9)로 하여 약 3 ㎚ (Cs = 11.5 fF/ ㎛2)의 용량값 밖에 얻지 못한다. 이것은 산소 분위기에서의 고온 열처리에 따라, 산화탄탈막(11B)과 캐패시터 하부 전극(2)의 계면(interface)에 약 2㎚ 정도 두께의 산화실리콘막이 형성되기 때문이다. (약 2㎚ 정도의 산화실리콘막과 산화탄탈막(11B)이 적층된) 용량절연막을 256 메가비트 DRAM 등의 캐패시터 소자에 적용한 경우, 충분한 용량값이 얻어지지 않는다.
또, 종래 기술로 형성된 캐패시터 소자의 누전 전류 특성에서는, 누전 전류 밀도 J 가 10-8A/㎠ 로 되는 전압은 약 0.7V 로 작아서, 실제 장치에 충분하게 적용할 수 있는 특성을 가지고 있지 않다. 또한, 캐패시터 소자를 형성한 다음, 이온 주입의 활성화나 층간절연막의 리플로우(reflow)등의 고온 열처리를 실시하면, 누전 전류 특성이 더욱 열악화된다는 문제점이 있다.
[발명의 요약]
본 발명의 목적은 종래 기술의 결함을 해결하고 산화 탄탈막이 용량 절연막으로 사용되고 DRAM 의 캐패시터 소자의 용량값의 저하와 누전 전류 특성의 열악화를 억제할 수 있는 DRAM 의 캐패시터 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 한 특징에 의하면, 캐패시터 하부 전극과 상부 전극을 갖고 그 사이에는 절연막이 개재되어 있는 반도체 장치의 적층 캐패시터 소자를 제조하기 위한 반도체 장치 제조방법으로서, 캐패시터 하부 전극을 형성하는 다결정 실리콘막의 표면상의 자연산화막을 제거하고, 램프 어닐링(lamp annealing)을 이용한 급속 열질화처리에 의해 상기 다결정 실리콘막의 표면을 질화처리하는 공정과, 상기 다결정 실리콘막상에 산화탄탈막을 형성하고 상기 산화탄탈막을 치밀화하여 절연막을 형성하는 공정과, 상기 산화탄탈막에 캐패시터 상부 전극을 형성하는 도전체막을 형성하는 공정과, 상기 도전체막을 패터닝후에 질화처리하는 공정을 포함하는 반도체 장치 제조 방법이 제공된다.
통상적으로, 상기 자연산화막 제거 공정은 무수플루오르산이나 회석 플루오르산중 어느 하나를 사용하여 처리된다. 또한, 상기 산화탄탈막은 유기계의 탄탈 원료(organic tantalum material)를 사용한 화학기상성장법에 의해 형성된다. 또한, 상기 산화탄탈막의 치밀화 처리(densifying treatment)는, 전기로에 의한 가열, 램프 가열을 이용한 급열 가열및, 플라즈마 처리에 의한 가열중 하나 이상의 가열을 이용한 산소분위기 혹은 아산화질소 분위기에서의 처리이다. 상기 캐패시터 상부 전극을 형성하는 도전체막은 질화티탄막, 질화텅스텐막, 질화몰리브덴막 중 하나 이상의 막을 포함한다. 상기 도전체막의 질화 처리는, 암모니아분위기, 질소분위기 또는 아산화질소분위기에서의 플라즈마 처리이다.
[실시예]
다음에, 본 발명에 관하여 도면을 참조하여 설명한다. 본 발명의 실시예의 설명에 앞서서, 먼저, 본 발명의 실시예가 적용되는 반도체 장치에 관하여 설명한다.
반도체 장치의 단면 모식도인 제2도를 참조하면, 본 발명의 1 실시예가 적용되는 DRAM 은, 아래와 같은 구조로 되어 있다.
p형 실리콘 기판(41) 표면에는 n형 웰(well)(42)이 형성되고, n형 웰(42)의 표면에는 제1p형 웰(43a)이 형성되고, n형 웰(42)은 주변의 표면에는 n형 분리영역(45)이 형성되어 있다. n형 웰(42)을 제외한 p형 실리콘기판(41) 표면에는 제2p형 웰(43b)이 형성되어 있다. 제1p형 웰(43a)과 제2p형 웰(43b)은 상기 n형 분리영역(45)과 표면상에 설계된 필드산화막(46)에 따라 각각 서로 분리되어 있다.
제1p형 웰(43a)의 표면상에는, 필드산화막(46)에 따라 분리된 활성 영역에 메모리 셀을 구성하는 각각의 트랜지스터(50)가 형성되어 있다. 제2도에서는 1쌍의 메모리 셀만을 도시하고 있다. 각각의 트랜지스터(50)는, 제1p형 웰(43a)의 표면에 설치된 n형의 소스/드레인 영역(51a, 51b)과, p형 웰(43a)의 표면상에 설치된 게이트 절연막(52)과, 게이트 절연막(52)을 그 사이에 개재시켜 p형 웰(43a)의 표면상에 설치된 다결정 실리콘막(53) 및 실리사이드막(54)이 적층하게 되는 게이트 전극(55)으로 구성되어 있다. 각 트랜지스터(50)는, 제 1 층간절연막(47)으로 커버된다. 층간절연막(47)에는 1 쌍의 트랜지스터(50)가 공유하는(한쪽의) 소스/드레인 영역(51a)에 도달하는 접촉구멍(58)이 설치되어 있다. 층간절연막(47)의 표면상에 설치된 비트선(56)은, 접촉구멍(58)을 통해 상기 소스/드레인 영역(51a)에 접속되어 있다.
상기 비트선(56)은 제 2 층간절연막(48)으로 커버된다. 층간절연막(48)의 위에는 (점선 박스로 둘러싸인) 캐패시터 소자부(70)가 설치되어 있다. 즉, 본 실시예에 따른 적층형 캐패시터 소자는, 캐패시터 하부 전극(2A)과, 용량 절연막으로서의 산화탄탈막(11A)과, 캐패시터 상부 전극(3A)으로 구성되어 있다. 층간절연막(48, 47)을 관통하여 1 쌍의 트랜지스터(50)의 각각의 n형 소스/드레인 영역(51b)에 도달하는 접촉구멍(57)을 사이에 두고 1 쌍의 캐패시터 하부 전극(2A)은, 각각의 소스/드레인 영역(51b)에 접속되어 있다. 또한, 상기 캐패시터 상부 전극(3A)은, 1 쌍의 메모리 셀의 각각의 캐패시터 소자에 공통하여 연속적으로 형성되어 있다. 캐패시터 상부 전극(3A)은 제 2 층간절연막(48)의 표면상에 걸쳐 연장하고, 상층 배선층과 접속하기 위해 인출 부분으로된 캐패시터 상부 전극(3Aa)이 설치되어 있다.
상기 캐패시터 소자부(70)는 제 3 층간절연막(49)으로 커버되어 있다. 층간절연막(49)에 설치된 접촉구멍(67)을 사이에 두고, 층간절연막(49)의 표면상에 설치된 복수의 알루미늄 전극(71)중의 하나인 알루미늄 전극(71a)은 상기 캐패시터상부 전극(3Aa)에 접속되어 있다. 알루미늄 전극(71a)은 접지 전위 (ground potential)등의 고정 전위(fixed potential)로 되어 있다. 접촉구멍(67)의 측면 및 저면은 질화티탄막(72)으로 커버되고, 접촉구멍(67)은 텅스텐막(73)으로 충전되어 있다. 또한, 알루미늄 전극(71)등의 저면에도 질화티탄막(72)이 설치되어 있다.
한편, 기억장치의 주변회로를 구성하는 트랜지스터(60)는, p형 웰(43b)의 표면에 설치된 n형 소스/드레인 영역(51)과, p형 웰(43b)의 표면상에 설치된 게이트 절연막(52)과, 게이트 절연막(52)을 사이에 두고 p형 웰(43b)의 표면상에 설치된 다결정실리콘막(53) 및 실리사이드막(54)이 적층하여 된 게이트 전극(55)으로 구성되어 있다. 소스/드레인 영역(51)의 한쪽에, 층간절연막(49, 48, 47)을 통과하여 설치된 접촉구멍(68)을 사이에 두고, 알루미늄 전극(71b)이 접속되어 있다. 접촉구멍(68)도, 상기 접촉구멍(67)과 동일하게, 측면 및 저면은 질화티탄막(72)으로 커버되고, 텅스텐막(73)에 의해 충전되어 있다. 동일하게, 주변회로의 다른 트랜지스터(60)의 게이트 전극(55)은, 접촉구멍을 사이에 두고 알루미늄 전극(71c)에 접속되어 있다.
다음에, 본 발명의 1 실시예에 관해 설명한다.
반도체 장치의 제조 공정을 설명하는데 사용되고 제2도의 캐패시터 소자부(70)의 부분 확대 단면도인 제3a도 내지 제3d도와, 화학 기상 성장(CVD) 장치의 단면 모식도인 제4도를 참조하면, 본 발명의 일실시예는, 아래와 같이 되어 있다.
우선, 제 2 층간절연막(48)을 형성하고, 층간절연막(48, 47)을 관통하는 접촉구멍(57)을 형성한다. 그 다음, 화학기상성장(CVD)법에 따라 다결정 실리콘막을 적층하고, 상기 다결정 실리콘막에 인(p)을 도우프(dope)시킨 다음, 패터링을 실시한 캐패시터 하부 전극(2)을 형성한다(제3a도 참조). 즉, 접촉구멍(57)내를 충전하는 재료로서는, 캐패시터 하부 전극(2)을 형성하기 위하여 형성된 인이 도우프된 다결정 실리콘막도 양호하지만, 미리 별도 형성한 n형 다결정 실리콘막, 혹은 텅스텐막 등도 다양하다.
다음에, 상기 캐패시터 하부 전극(2)의 표면의 자연 산화막을 희석 플루오르산(diluted hydrofluoric acid)에 따라 제거한 다음, 램프 어닐링을 사용한 급속열질화(RTN: rapid thermal nitriding) 처리를 실시하고, 캐패시터 하부 전극(2)을 구성하는 다결정 실리콘 표면을 질화하여 그 표면에 질화 실리콘막(SiNx)(도시하지 않았음)을 형성하고, 캐패시터 하부 전극(2)을 캐패시터 하부 전극(2A)으로 변환한다(제3b도 참조). 상기 RTN 처리로서는 암모니아(NH3) 가스중에서의 처리가 적합하고, RTN 온도로서는 800 내지 1100℃ 에서 실시하는 것이 적합하다. 또, 자연산화막의 제거에는, 무수 플루오르산(hydrofluoric anhydride)을 사용하여도 무방하다.
다음에, 캐패시터 하부 전극(2A)의 표면을 포함한 층간 절연막(48)의 표면상에, 산화탄탈막(도시하지 않음)을 CVD 법에 다라 형성한다. 이 막 형성에는, 제4도에 나타낸 감압화학기상성장(LPCVD: low pressure chemical vapor deposition) 장치를 사용한다. 원료 가스로선, 펜타에톡시탄탈(Ta(OC2H5)5) 가스와 산소를 사용한다. 펜타에톡시탄탈 가스는, 펜타에톡시탄탈이 히터(14)에 따라 기화실(15)내에서 기화되고, 운반 기체 아르곤의 도입관(23)에 의해 밸브(22c)를 통하여 보내온 운반 기체인 아르곤 가스에 의해, 밸브(22d)를 통하여, 반도체 웨이퍼(wafer)(18)를 탑재한 기판 홀더(17)를 적치한 반응로(19)로 도입된다. 동시에, 산소 가스가, 산소 가스의 도입관(12)으로부터 밸브(22b)를 통과하여 반응로(19)로 도입된다. 반응로(19)는 히터(16)에 의해 가열할 수 있게 되어, 도입된 유기 탄탈가스와 산소가스가 화학기상반응(chemical vapor-phase reaction)을 일으키고, 반도체 웨이퍼(18)의 표면에 산화탄탈막이 적층된다. 성장 조건으로서는, 기화실(15)의 가열 온도가 30 내지 200℃, 운반 기체로서의 알콜 가스의 유량이 10 내지 1000 sccm, 산소 가스의 유량이 0.1 내지 20 SLM, 압력이 1.3 x 102내지 1.3 x 104Pa 로 실시되는 것이 적당하다. 반응로(19)에는, 상기 도입관(12, 23)외에 아르곤 가스의 도입관(13)이 접속되고, 밸브(22a)를 사이에 두고 아르곤 가스가 도입된다. 또한, 상기 반응실에는, 배기구(21)를 가진 진공 펌프(20)가 접속되어 있다.
상기 산화탄탈막이 적층된 다음, 산화탄탈막이 치밀화 처리되어서 산화탄탈막(11A)이 형성된다(제3c도 참조). 상기 처리는, 전기로에 따른 가열, 램프 가열을 이용한 급속 열 산화(RTO: rapid thermal oxidizing), 및 플라즈마 처리에 따른 가열중 적어도 하나를 사용한 산소 분위기 또는 아산화질소(N2O) 분위기에서의 처리이다.
계속해서, 전체면에 질화티탄막(도시되지 않음)을 적층하고, 질화티탄막(및 산화탄탈막(11A))을 패터닝한다. 또한, 질화 처리가 실시되어, 질화티탄막으로 이루어진 캐패시터 상부 전극(3A)이 형성된다(제3도 참조). 질화 처리는, 암모니아 가스를 사용한 플라즈마 처리이다, 상기 조건은, 온도가 실온 내지 600℃, 압력이 1.3 x 102내지 1.3 x 104Pa, 파워가 50 내지 500 W 인 것이 적당하다. 가스로서는, 암모니아 가스외에 질소 가스 또는 아산화질소(N2O) 가스를 사용해도 무방하다.
즉, 본 실시예에서는 캐패시터 상부 전극(3a)으로서 질화티탄막을 사용했지만, 본 발명은 이것에 제한되는 것은 아니고, 질화티탄막을 최하층으로 한 적층막, 질화텅스텐막 또는 질화텅스텐막을 최하층으로 한 적층막 등도 양호하다.
그다음, 제 3 층간절연막(49)의 적층 및 리플로우(reflow), 접촉구멍(67, 68)등의 형성 및 접촉 인(phosphorus) 확산층 형성, 알루미늄 전극(71, 71a, 71b, 71c)등의 형성(제2도 참조)이 실시되고, DRAM 이 완성된다. 캐패시터 소자부(70)가 형성된 다음의 고연 열처리로서는, 층간절연막(49)의 리플로우, 접촉구멍(68)의 저면으로의 접촉인 확산층의 형성을 위한 활성화 처리등이 있고, 온도는 700 내지 850℃ 정도이다.
상기 1 실시예의 채용에 따라 획득된 캐패시터 소자의 용량값은, 산화 실리콘막 환산 막두께로 해서 약 2.5 ㎚ 정도(Cs = 13.8 fF/ ㎛2)이며, 종래 기술에 따라 형성된 캐패시터 소자의 용량값 보다 큰 값으로 된다. 이것은, 캐패시터 하부 전극(2A)을 형성하는 다결정 실리콘막의 표면이 RTN 처리에 다라 질화되고, 산화탄탈막(11A)을 형성하기 위한 치밀화 처리(산화 처리)에서 다결정 실리콘막 표면의 산화를 억제하기 때문이다. 즉 치밀화 처리는, 산화탄탈막의 누전 전기 특성을 향상시키는 목적으로 실시되고 있다.
누전 전류 특성의 그래프인 제5도를 참조하면, 상기 제 1 실시예의 채용에 따라, 획득된 캐패시터 소자의 누전 전류 특성은, 아래와 같이 되어 있다. 여기서, 본 실시예의 효과를 분명하게 하기 위하여, 종래기술(여기에서는, 캐패시터 상부 전극(3)을 질화티탄막으로 형성하였음)에 따라 획득된 캐패시터 소자의 누전 전류 특성도 나타나 있다. 또한, 양쪽 캐패시터 소자에 관해서(리플로우, 활성화 처리등의), 고온 열처리의 전후에서의 누전 전류 특성도 나타나 있다.
우선, 고온 열처리 전에서는, 종래 기술에 따라 형성된 것과 비교하여, 본 실시예에 따라 형성된 캐패시터 소자의 누전 전류 특성쪽이, 양호한 결과가 얻어지고 있다. 이것은, 캐패시터 하부 전극 표면의 자연산화막의 유무(presence and nonpresence)에 관계된다. 자연산화막의 막질은 전기 절연막으로서는 불충분 하다고 생각되고 있는데 반해, 본 실시예에 있어서는 자연 산화막을 제거한 다음 RTN 처리를 실시하여 캐패시터 하부 전극(2a)의 표면에 전기절연막으로서 양질의 질화실리콘막을 형성하고 있기 때문이다.
또한, 고온 열처리 다음으로는, 다음과 같이 되어 있다. 종래 기술에 따라 형성한 캐패시터 소자의 누전 전류 특성은, 열처리 온도의 상승과 함께, 열악화되어 있다. 이것은, (캐패시터 상부 전극(3)을 구성한다) 질화티탄막과 산화티탄막(11)이 열처리에 따라 반응하기 때문이다. 한편, 본 실시예에 따른 캐패시터 소자의 누전 전류 특성은, 열처리를 시행하여도 뚜렸한 열악화를 볼 수 없다. 이것은, 질화티탄막을 질화 처리하여 캐패시터 상부 전극(3a)을 형성하기 위해, 화학량론적(stoichiometry)인 질화 티탄막에 따라 캐패시터 상부 전극(3a)이 구성되게 되어, 고온 열처리의 경우(캐패시터 상부 전극(3a)을 구성한다) 질화티탄막과 산화탄탈막(11a)의 반응을 억제할 수 있기 때문이라고 생각된다.
[발명의 효과]
이상 설명한 것처럼 본 발명의 반도체 장치의 제조 방법에 따르면, DRAM 의 캐패시터 소자의 용량값 저하와 누전 전류 특성의 열악화가 억제된다.

Claims (6)

  1. 캐패시터 하부 전극과 상부 전극을 갖고 그 사이에는 절연막이 개재되어 있는 반도체 장치의 적층 캐패시터 소자를 제조하기 위한 반도체 장치 제조방법으로서, 캐패시터 하부 전극을 형성하는 다결정 실리콘막의 표면상의 자연산화막을 제거하고, 램프 어닐링을 이용한 급속 열질화처리에 의해 상기 다결정 실리콘막의 표면을 질화처리하는 공정과, 상기 다결정 실리콘막상에 산화탄탈막을 형성하고 상기 산화탄탈막을 치밀화하여 절연막을 형성하는 공정과, 상기 산화탄탈막상에 캐패시터 상부 전극을 형성하는 도전체막을 형성하는 공정과, 상기 도전체막을 패터닝후에 질화처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 자연산화막 제거 공정은 무수플루오르산 이나 희석 플루오르산중 어느 하나를 사용하는 처리공정인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 산화탄탈막 형성 공정은 유기계의 탄탈 원료를 사용한 화학기상성장법인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 산화탄탈막의 치밀화 처리는, 전기로에 의한 가열, 램프 가열을 이용한 급열 가열및, 플라즈마 처리에 의한 가열중 하나 이상의 가열을 이용한 산소분위기 혹은 아산화질소 분위기에서의 처리인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 캐패시터 상부 전극을 형성하는 도전체막은 질화티탄막, 질화텅스텐막, 질화몰리브덴막 중 하나 이상의 막을 포함하고 있는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 도전체막의 질화 처리는, 암모니아분위기, 질소분위기 또는 아산화질소분위기에서의 플라즈마 처리인 것을 특징으로 하는 반도체 장치 제조 방법.
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