KR100230395B1 - 반도체 커패시터의 제조방법 - Google Patents

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Abstract

반도체 커패시터의 중간 유전체층으로 탄탈륨 옥사이드(TaO)를 이용하는 경우의 반도체 커패시터의 제조 방법에 관하여 개시한다. 이는 (1) 반도체 커패시터의 하부 전극 상에 RTN 공정을 진행하여 실리콘 나이트라이드(SiN)층을 형성하는 단계, (2) 실리콘 나이트라이드(SiN)층에 대하여 소정 온도의 조건에서 산화 공정을 진행하여 실리콘 옥시 나이트라이드(SiON)층으로 산화시키는 단계, (3) 실리콘 옥시 나이트라이드(SiON)층 상에 탄탈륨 옥사이드(TaO)를 650℃ 이상의 온도 조건에서 증착함으로써 반도체 커패시터의 중간 유전체층을 형성하는 단계 및 (4) 중간 유전체층 상에 반도체 커패시터의 상부 전극을 형성하는 단계를 포함하여 진행하는 것을 특징으로 한다. 이로써, RTN 공정으로 형성된 실리콘 나이트라이드(SiN)층을 고온 조건에서 사전 산화함으로써 층간 계면에서의 전기적 특성이 개선된 실리콘 옥시 나이트라이드(SiON)층을 형성할 수 있으며, 탄탈륨 옥사이드(TaO) 증착 후, 후속 산화 공정이 필요하지 않아 공정을 용이하게 진행할 수 있다.

Description

반도체 커패시터의 제조 방법{Forming method of semiconductor capacitor}
본 발명은 반도체 커패시터의 제조 방법에 관한 것으로서, 특히 상기 반도체 커패시터의 중간 유전체층으로 탄탈륨 옥사이드(TaO)를 이용한 반도체 커패시터의 제조 방법에 관한 것이다.
반도체 커패시터의 중간 유전층을 제조하는 방법에는 여러 가지가 제시되고 있는 바, 이하에서 첨부 도면을 참조하여 반도체 커패시터의 중간 유전체층을 제조하는 방법에 대하여 간략하게 설명하고, 그 문제점을 살펴보기로 한다.
도 1은 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제1 방법을 순차적으로 나타낸 순서도이다. 이는 화학 기상 증착(chemicall vapor deposition; 이하 "CDV"라 약하기도 함) 방법을 이용하여 탄탈륨 옥사이드(TaO)를 반도체 커패시터의 하부 전극 상에 증착한 후, 이를 플라즈마 산소를 이용하여 어닐링하는 공정으로 진행하는 반도체 커패시터의 중간 유전체층을 제조하는 방법이다. 이에 대한 참고 문헌으로는 "산소 플라즈마 어닐링을 이용한 초박막의 탄탈륨 옥사이드(TaO) 반도체 커패시터 공정(Ultra Tantalum Oxide Capacitor Process Using Oxygen-Plasma Annealing, J.Electrochem. Soc. Vol 141, No. 5, May 1994)"를 들 수 있다.
도 2는 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제2 방법을 순차적으로 나타낸 순서도이다. 이는 반도체 커패시터의 하부 전극 상에 저온 공정에 의하여 탄탈륨 옥사이드(TaO)를 증착시킨 후, 건식 산화함으로써 반도체 커패시터의 중간 유전체층을 제조하는 방법이다. 이에 대한 참고 문헌으로는 미국 특허 번호 US 5,079,191를 들 수 있다.
도 3은 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제3 방법을 순차적으로 나타낸 순서도이다. 이는 급속하게 열적으로 질화 처리(Rapid Thermal Nitridation; 이하 "RTN"이라 약함) 공정을 반도체 커패시터의 하부 전극에 대하여 진행 한 후, 저온 공정으로 탄탈륨 옥사이드(TaO)를 증착한 후, 연속하여 건식 산화 공정을 진행하는 것을 특징으로 하는 반도체 커패시터의 중간 유전체층을 제조하는 방법이다. 이에 대한 참고 문헌으로는 상기 도 2의 참고 문헌과 동일한 미국 특허 번호 US 5,079,191를 들 수 있다.
도 4는 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제4 방법을 순차적으로 나타낸 순서도이다. 이는 도 2에서의 설명과 비교하면, 탄탈륨 옥사이드(TaO)를 저온 공정으로 증착한 후, 이에 대한 산화 공정을 습식 산화 방법으로 진행하여 반도체 커패시터의 중간 유전체층을 제조하는 방법이다. 이에 대한 참고 문헌으로 미국 특허 번호 US 4,495,219를 들 수 있다.
일반적으로, 탄탈륨 옥사이드(TaO)는 증착된 상태(as-depo)의 막 내부에 상당히 많은 산소 결핍(vacance)이 존재하며, 상당히 큰 누설 전류가 발생되는 문제점을 갖는 물질이다. 또한, 탄탈륨 옥사이드(TaO)를 증착하는 공정은 상대적으로 낮은 400℃ 이하의 온도 조건에서 진행되기 때문에 탄탈륨 옥사이드(TaO)는 비결정질(amorphous) 구조로 증착된다. 이러한 문제를 해결하기 위하여 전술한 종래의 방법에서는 탄탈륨 옥사이드(TaO)를 먼저 증착한 후, 자외선에 의한 오존 처리(플라즈마 공정), 건식 산화 공정 및 습식 산화 공정 등의 여러 방법을 통하여 전술한 탄탈륨 옥사이드(TaO) 내의 산소 결핍을 보상하며, 또한 반도체 커패시터의 하부 전극과 중간 유전체층으로 이용되는 탄탈륨 옥사이드(TaO) 간의 계면에 대하여 RTN 공정을 진행하거나, RTN 공정과 급속한 열적 산화(Rapid Thermal Oxidation; 이하 "RTO"라고 약하기도 함) 공정을 함께 진행함으로써 상기 계면의 전기적 특성을 개선하여 누설 전류를 방지하고 있다.
그러나, 전술한 반도체 커패시터의 중간 유전체층을 제조하는 종래의 여러 방법들은 그 나름대로의 효과를 갖고 있지만, 탄탈륨 옥사이드(TaO)의 증착시, 그 온도 조건이 400℃ 이하에서 진행되기 때문에 이를 보상하기 위하여 전술한 여러 가지 방법을 보완하고 있으며, 탄탈륨 옥사이드(TaO)가 갖는 누설 전류의 문제를 해결하기 위하여 사후적인 산화 공정, 예컨대 플라즈마 산소 처리, 건식 산화, 습식 산화 등의 공정이 수반되어야 하는 공정의 복잡성을 안고 있다.
본 발명이 이루고자 하는 기술적 과제는 탄탈륨 옥사이드(TaO)를 이용한 반도체 커패시터의 중간 유전체층을 보다 양질로 형성하고, 이를 위한 반도체 커패시터 제조 공정의 단순화를 이루고자 함에 있으며, 이를 위하여 고온 조건, 즉 650℃ 이상의 온도 조건에서 사전 산화 공정과 탄탈륨 옥사이드(TaO)의 증착 공정을 진행하여 반도체 커패시터의 중간 유전체층을 제조함으로써 전기적 특성 및 공정 단순화를 달성할 수 있는 반도체 커패시터의 제조 방법을 제공함에 본 발명의 목적이 있다.
도 1은 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제1 방법을 순차적으로 나타낸 순서도이다.
도 2는 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제2 방법을 순차적으로 나타낸 순서도이다.
도 3은 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제3 방법을 순차적으로 나타낸 순서도이다.
도 4는 반도체 커패시터의 중간 유전체층을 제조하는 종래의 제4 방법을 순차적으로 나타낸 순서도이다.
도 5는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법을 순차적으로 나타낸 순서도이다.
도 6의 (a)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 온도 변화를 나타낸 그래프이다.
도 6의 (b)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 산화 공정의 진행 상태를 나타낸 그래프이다.
도 6의 (c)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 증착 공정의 진행 상태를 나타낸 그래프이다.
본 발명의 목적을 달성하기 위한 반도체 커패시터의 제조 방법은, (1) 반도체 커패시터의 하부 전극 상에 RTN 공정을 진행하여 실리콘 나이트라이드(SiN)층을 형성하는 단계, (2) 상기 실리콘 나이트라이드(SiN)층에 대하여 소정 온도의 조건에서 산화 공정을 진행하여 실리콘 옥시 나이트라이드(SiON)층으로 산화시키는 단계, (3) 상기 실리콘 옥시 나이트라이드(SiON)층 상에 탄탈륨 옥사이드(TaO)를 650℃ 이상의 온도 조건에서 증착함으로써 반도체 커패시터의 중간 유전체층을 형성하는 단계 및 (4) 상기 중간 유전체층 상에 반도체 커패시터의 상부 전극을 형성하는 단계를 포함하여 진행하는 것을 특징으로 한다.
한편, 본 발명의 목적을 달성하기 위한 상기 반도체 커패시터의 제조 방법에서, 상기 제(2) 단계의 실리콘 나이트라이드(SiN)층의 산화 공정은 650℃ 이상의 온도 조건에서 진행하고, 상기 제(3) 단계의 탄탈륨 옥사이드(TaO)의 증착 공정은 산소와 탄탈륨 에틸알콜레이트(Ta(OC2H5)5)를 증착 소오스로 이용하여 진행하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하기로 한다.
도 5는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법을 순차적으로 나타낸 순서도이다.
이는 반도체 커패시터의 하부 전극을 통상의 방법으로 제조한 후, 상기 하부 전극 상에 반도체 커패시터의 중간 유전체층을 형성한다. 이후, 상기 중간 유전체층 상에 반도체 커패시터의 상부 전극을 통상의 방법으로 제조함으로써 반도체 커패시터를 완성한다.
한편, 상기 반도체 커패시터의 중간 유전체층을 제조하는 방법이 본 발명의 요지로서, 이를 구체적으로 설명하기로 한다. 이는 상기 제조된 하부 전극 상에 대하여 RTN 공정을 진행하여 실리콘 나이트라이드(SiN)층을 형성하는 제1 공정, 상기 실리콘 나이트라이드(SiN)층에 대하여 산화 공정을 진행하여 실리콘 옥시 나이트라이드(SiON)층으로 산화시키는 제2 공정, 상기 실리콘 옥시 나이트라이드(SiON)층 상에 탄탈륨 옥사이드(TaO)를 650℃ 이상의 온도 조건에서 증착하는 제3 공정으로 진행한다.
이때, 상기 제2 공정의 산화 공정은 고온 조건, 즉 650℃ 이상의 온도 조건에서 상기 제1 공정에서 형성된 상기 실리콘 나이트라이드(SiN)층에 산소(O2)를 흘려줌으로써 진행한다. 상기 제3 공정의 탄탈륨 옥사이드(TaO) 증착 공정 이전에 상기 제2 공정을 진행하여 사전에 산화(pre-oxidation) 공정을 추가함으로써 상기 제1 공정인 RTN 공정의 진행으로 형성된 실리콘 나이트라이드(SiN)층의 막질을 상기 실리콘 옥시 나이트라이드(SiON)층으로 변형시켜 층간 계면에서의 전기적 특성을 개선한다. 또한, 탄탈륨 옥사이드(TaO)층의 증착시, 고온, 650℃ 이상의 온도 조건에서 산소와 탄탈륨 에틸알코올레이트(Ta(OC2H5)5)를 흘려줌으로써 반도체 커패시터를 제조하는 종래의 전술한 방법에는 필수적으로 존재하는 후속 산화(post oxidation) 공정을 생략할 수 있는 이점이 있다.
한편, 종래의 탄탈륨 옥사이드(TaO)를 증착하는 온도 조건이 400℃ 이하의 저온에서 진행됨으로써 발생되는 비결정질 구조의 발생을 방지하기 위하여 본 발명에서는 탄탈륨 옥사이드(TaO)의 증착시, 온도 조건을 650℃ 이상의 고온에서 진행함으로써 결정화(crystalline) 상태의 탄탈륨 옥사이드(TaO)를 얻을 수 있다. 따라서, 탄탈륨 옥사이드(TaO) 결정의 내부 조직(grain)의 크기가 작게 형성되어 누설 전류가 감소하는 효과를 얻을 수 있기 때문에 완성된 반도체 커패시터의 전기적 특성을 개선할 수 있다.
도 6의 (a)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 온도 변화를 나타내며, 도 6의 (b)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 산화 공정의 진행 상태를 나타내며, 도 6의 (c)는 본 발명에 따른 반도체 커패시터의 중간 유전체층을 제조하는 방법에서 시간에 대한 증착 공정의 진행 상태를 나타낸 그래프이다. 상기 도면들은 본 발명을 실시함에 있어서, 소정의 온도 조건과 그 조건하에서 진행되는 산화 공정과 탄탈륨 옥사이드(TaO) 증착 공정의 진행 상황을 일목요연하게 파악할 수 있도록 함으로써 본 발명을 보다 용이하게 이해할 수 있도록 나타낸 그래프들이다.
도 6에서와 가로축은 공정 진행 시간(t)을 나타낸다. 먼저 소정 온도 이상, 예컨대 650℃ 이상의 공정 온도로 상승하는 온도 안정화 단계(A), 사전 산화(pre-oxidation) 단계(B) 및 탄탈륨 옥사이드(TaO) 증착 단계(C)를 거친 후, 공정이 완료된 후 온도가 강하하는 단계(D)가 순차적으로 나타나 있다. 상기 그래프들로부터 상기 탄탈륨 옥사이드(TaO)의 증착 단계(C)의 진행시, 공정 온도가 650℃ 이상의 일정 온도가 유지되며, 동시에 산화 공정이 진행되고 있음을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 보다 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 따르면, RTN 공정으로 형성된 실리콘 나이트라이드(SiN)층을 고온 조건에서 사전 산화함으로써 층간 계면에서의 전기적 특성이 개선된 실리콘 옥시 나이트라이드(SiON)층을 형성할 수 있으며, 탄탈륨 옥사이드(TaO)를 증착하는 온도 조건을 650℃ 이상의 고온에서 진행함으로써 결정화 상태의 탄탈륨 옥사이드(TaO)층을 얻음으로써 종래의 탄탈륨 옥사이드(TaO)의 결정화를 보완하기 위하여 진행되는 후속 산화 공정이 필요하지 않아 제조 공정의 단순화를 이룰 수 있다.

Claims (3)

  1. (1) 반도체 커패시터의 하부 전극 상에 RTN 공정을 진행하여 실리콘 나이트라이드(SiN)층을 형성하는 단계;
    (2) 상기 실리콘 나이트라이드(SiN)층에 대하여 소정 온도의 조건에서 산화 공정을 진행하여 실리콘 옥시 나이트라이드(SiON)층으로 산화시키는 단계;
    (3) 상기 실리콘 옥시 나이트라이드(SiON)층 상에 탄탈륨 옥사이드(TaO)를 650℃ 이상의 온도 조건에서 증착함으로써 반도체 커패시터의 중간 유전체층을 형성하는 단계; 및
    (4) 상기 중간 유전체층 상에 반도체 커패시터의 상부 전극을 형성하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  2. 제1 항에 있어서,
    상기 제(2) 단계의 실리콘 나이트라이드(SiN)층의 산화 공정은 650℃ 이상의 온도 조건에서 진행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
  3. 제1 항에 있어서,
    상기 제(3) 단계의 탄탈륨 옥사이드(TaO)의 증착 공정은 산소와 탄탈륨을 포함한 탄탈륨 소오스를 증착 소오스로 이용하여 진행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
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