KR20030074108A - 반도체 장치 및 그 제조 방법 - Google Patents

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미네도시유끼
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하마무라히로따까
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

금속 산화물계 고유전체막으로 구성되는 게이트 절연막의 표면의 평활성을 향상시킨다. 플라즈마 화학 기상 성장법을 이용하여 실리콘 기판 위에 비정질 구조의 TiO2막 또는 ZrO2막 등의 금속 산화물계 고유전체막을 퇴적하고, 이것을 게이트 절연막으로서 이용한다. 이 게이트 절연막은, 표면의 평활성이 양호하기 때문에, 금속 산화물계 고유전체막으로 구성되는 게이트 절연막의 박막화와 게이트 누설 전류의 저감을 양립시킬 수 있게 되고, 또한 소자 특성의 변동을 억제할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTUING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 트랜지스터의 게이트 절연막의 일부를 고유전체막으로 구성한 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
MIS형 트랜지스터를 이용하는 반도체 장치의 게이트 절연막 재료로서, 산화실리콘의 비유전률로 환산한 게이트 절연막두께(이하, 등가의 산화막으로 환산한 막두께(equivalent oxide thickness(EOT)라고도 함)가 3㎚ 정도 이상의 디바이스에서는, 일관되게 산화 실리콘(SiO2)막이 이용되어 왔다.
그러나, 디바이스의 고속화를 추진하기 위해 게이트 절연막의 박막화가 진행되고, 그 등가의 산화막으로 환산한 막두께가 3㎚ 이하가 되면, 게이트 절연막을 관통하여 흐르는 직접 터널 전류가 현저히 관측되기 때문에, 저소비 전력화의 관점에서는 무시할 수 없을 정도로 게이트 누설 전류가 커진다.
이 문제를 해결하기 위해, 비유전률이 산화 실리콘에 비교하여 높은 금속 산화물 재료를 게이트 절연막에 이용하여, 등가의 산화막으로 환산한 막두께가 동등해도 물리적인 막두께를 크게 함으로써, 직접 터널 전류를 저감하려는 시도가 다수 이루어지고 있다. 예를 들면, 2000년 IEDM Technical Digest의 p27에 C. H. Lee 등이 개시한 바와 같이, ZrO2막을 이용하거나, 마찬가지로 2000년 IEDM Technical Digest의 p35에 Laegu Kang 등이 개시한 바와 같이, HfO2막을 이용하는 등의 어프로치가 취해지고 있다.
금속 산화물로 이루어지는 고유전체막을 게이트 절연막으로서 이용할 때에는, 박막화와 게이트 누설 전류 저감의 양립, 계면 특성의 확보라는 문제가 중요한 과제로 되는 것은 잘 알려져 있다. 또한, 제품에의 실장을 시야에 넣으면, 소자 사이의 특성 변동을 저감시키기 위해서는, 게이트 절연막 표면의 평활성을 확보하는 것도 매우 중요한 과제로 되기 마련이다.
게이트 절연막은, 실리콘 기판과의 계면에 전하 포획 준위가 적은 것이 요구되므로, 금속 산화물로 이루어지는 게이트 절연막의 형성 방법으로는, 성막 시에 실리콘 기판에 끼치는 손상이 작은 화학 기상 성장법(CVD법), 특히 열 CVD법이 바람직하다. 그러나, 발명자들의 검토에 따르면, 열 CVD법으로 형성한 TiO2막이나 ZrO2막은 다결정이 되기 때문에, 막 표면의 평활성이 나빠, 실용하기에 적합하지 않다는 것이 분명해졌다.
본 발명의 목적은, 금속 산화물로 이루어지는 게이트 절연막의 표면의 평활성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 금속 산화물로 이루어지는 게이트 절연막의 누설 전류를 저감시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 금속 산화물로 이루어지는 게이트 절연막을 갖는 MISFET의 전류 구동 능력을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 금속 산화물로 이루어지는 게이트 절연막을 갖는 MISFET의 특성 변동을 억제할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
도 1은 본 발명의 일 실시예에서 이용하는 플라즈마 CVD 장치의 개략도.
도 2는 성막 조건을 바꿔 퇴적한 TiO2막의 구조를 박막 X선 회절에 의해 측정한 결과를 나타내는 그래프.
도 3의 (a)는 본 발명 방법으로 퇴적한 TiO2막의 막두께와 열 처리 후의 등가의 산화막으로 환산한 막두께와의 관계를 나타내는 그래프이고, 도 3의 (b)는 종래 방법으로 퇴적한 TiO2막의 막두께와 열 처리 후의 등가의 산화막으로 환산한 막두께와의 관계를 나타내는 그래프.
도 4는 열 처리 온도를 바꿔 개질한 TiO2막의 구조를 박막 X선 회절에 의해 측정한 결과를 나타내는 그래프.
도 5는 900℃의 열 처리 온도에서 개질한 TiO2막의 구조를 박막 X선 회절에 의해 측정한 결과를 나타내는 그래프.
도 6은 실리콘 기판 위에 형성한 n 채널형 MISFET의 구조를 도시하는 단면도.
도 7은 게이트 길이 1㎛, 게이트 폭 10㎛의 MISFET의 임계 전압을 동일한 실리콘 기판 위에서 다수 측정하여 그 분포를 조사한 결과를 나타내는 그래프.
도 8은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 실리콘 기판의 주요부 단면도.
도 9는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 실리콘 기판의 주요부 단면도.
도 10은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 실리콘 기판의 주요부 단면도.
도 11은 게이트 길이 1㎛, 게이트 폭 10㎛의 MISFET의 임계 전압을 동일한 실리콘 기판 위에서 다수 측정하여 그 분포를 조사한 결과를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 웨이퍼
2 : 전극
3 : 자석
4 : 히터
11 : 실리콘 기판
12 : 소자 분리 홈
13 : 게이트 절연막
14 : 게이트 전극
15a : n형 반도체 영역
15b : n+형 반도체 영역(소스, 드레인)
16 : 측벽 스페이서
17 : 층간 절연막
18 : 배선
19 : 다결정 실리콘막
20 : 질화 실리콘막
21 : 측벽 스페이서
22 ： 산화 실리콘막
23a ： 도전막
23 ： 게이트 전극
24 ： 산화 실리콘막
상술한 금속 산화물로 이루어지는 게이트 절연막 표면의 평활성 문제를 해결하기 위해서는, 적어도 퇴적 직후의 시점에서 비정질 구조를 가질 수 있는 막을 형성하는 것이 유효하다고 생각된다.
또한, TiO2막이나 ZrO2막 등의 금속 산화물은, CVD법에 의해 퇴적한 직후에는, 막 내에 산소 결손이 많아, 절연성이 나쁘기 때문에, 퇴적 후에 어떠한 산화 처리를 행하여 개질할 필요가 있다는 것은 널리 알려진 사실이다. 따라서, 이 개질 산화 처리 공정을 거친 후에도 또한 비정질 구조를 유지할 수 있으면, 표면의 평탄성을 손상시키지 않고 다음 공정인 게이트 전극의 형성으로 진행시킬 수 있으므로, 더 바람직하다고 추측할 수 있다.
게다가, 반도체 장치의 제조 공정(웨이퍼 프로세스)의 최종 공정을 거친 후에도 게이트 절연막이 비정질 구조를 유지할 수 있으면, 완성 상태에서의 게이트 절연막의 평활성을 보다 향상시킬 수 있다고 추측되어진다. 그러나, 이 경우에는 게이트 절연막 형성 후의 공정에서 가하는 열 부하가 제한되는 등, 공정 상의 제약이 많아진다.
금속 산화물로 이루어지는 게이트 절연막 표면의 평활성을 실현하는 구체적인 수단으로서, 발명자들은 실리콘 기판에 끼치는 손상이 작은 플라즈마 CVD법을 이용하여 비정질 구조를 갖는 TiO2막 혹은 ZrO2막을 형성함으로써, 게이트 절연막 표면의 평활성을 양호하게 하는 것을 가능하게 하였다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 것에는 동일한 부호를 붙여, 그반복되는 설명은 생략한다.
(실시예1)
실리콘 웨이퍼를 불화수소산 수용액에 침지하여 표면의 자연 산화막을 제거한 후, 플라즈마 CVD법으로 TiO2막을 퇴적하였다. 플라즈마 CVD 장치로서는, 도 1에 도시한 바와 같은, 실리콘 웨이퍼(1) 근방에 링형상의 전극(2), 및 자석(3)을 배치하고, 히터(4)에 의해 가열한 실리콘 웨이퍼(1)를 전기적으로 접지시킨 상태에서 상부로부터 소스 가스를 도입하고, 하부로 배기할 수 있는 장치를 이용하였다. 소스 가스로서는, 액체인 테트라이소프로폭시티탄(Ti(i-OC3H7)4)을 기화시킨 가스와 산소를 이용하였다. 퇴적 조건에서는, 웨이퍼 온도 300℃와 375℃의 2 종류를 이용하였다.
비교예로서는, 상기와 동일한 소스 가스를 이용하여, 플라즈마를 이용하지 않은 통상의 열 CVD법으로 TiO2막을 형성하는 종래 방법을 예로 들었다. 퇴적 조건에서는, 웨이퍼 온도 300℃와 400℃의 2 종류를 이용하였다. 여기서, 웨이퍼 온도 300℃에서는 퇴적 속도가 매분 0.1㎚ 이하로 매우 느리며, 웨이퍼 온도를 300℃ 이하로 하면 더 늦어졌다. 즉, 웨이퍼 온도 300℃라는 것은, TiO2막의 퇴적이 가능한 하한 온도라고 말할 수 있다.
상기한 본 실시예 방법 및 종래 방법을 이용하여, 여러 조건에서 막두께 30㎚의 TiO2막을 퇴적하고, 박막 X선 회절에 의해 막의 구조를 해석한 결과를 도 2에도시한다.
본 실시예 방법으로 퇴적한 플라즈마 CVD-TiO2막은, 결정 TiO상(相)을 나타내는 피크가 약하게 나오고 있지만, 피크 강도는 약하며, 미결정을 포함하는 비정질 구조라고 할 수 있다. 이하에서는, 이와 같이 X선 회절에서 명확한 강한 피크를 나타내지 않은 구조를 비정질이라고 한다. 한편, 종래 방법으로 퇴적한 열 CVD-TiO2막은, 웨이퍼 온도 300℃, 375℃의 어느 경우에도, 아나타제상을 나타내는 명확한 피크가 강하게 나오고 있으며, 완전하게 결정으로 되어 있는 것을 알 수 있다.
이어서, 박막 X선 회절에 의해 구조 해석한 시료와 동일한 시료에 대하여, 표면 거칠기를 원자간력 현미경(Atomic Force Microscope, AFM)에 의해 측정하였다. 종래 방법으로 제작한 열 CVD-TiO2막의 Ra는, 웨이퍼 온도가 400℃인 경우에는 매우 크고, 12㎚, 300℃인 경우에는 2.5㎚ 정도가 되었다. 이것에 대하여, 본 실시예 방법으로 제작한 플라즈마 CVD-TiO2막의 Ra는, 웨이퍼 온도에 의한 유의차는 확인되지 않으며, 웨이퍼 온도 300℃, 375℃의 어느 경우에도, 0.8㎚로 종래 방법의 1/3 정도로 억제할 수 있었다. 박막 X선 회절의 결과로부터, 표면 거칠기의 저감에는, 본 실시예 방법을 이용하여 TiO2막을 비정질 구조로 하는 것이 유효한 것을 알 수 있다.
또한, ZrO2막의 형성에 관해서도 마찬가지라고 할 수 있다. ZrO2막은, 예를들면 기화한 테트라제3브톡시딜코늄(Zr(t-OC4H9)4)을 소스 가스로서 이용하는 CVD법에 의해 퇴적할 수 있지만, 열 CVD법을 이용한 경우에는 결정 구조로밖에 될 수 없으므로, 평활한 표면을 실현할 수 없으며, Ra는 2.5㎚ 정도 이상이 된다. 즉, 표면이 평활한 비정질 구조를 실현하기 위해서는 플라즈마 CVD법을 이용할 필요가 있다는 점에서 TiO2막의 경우와 마찬가지이다.
본 실시예 방법 및 종래 방법으로 형성한 TiO2막은, 모두 퇴적 직후에는 매우 누설 전류가 크므로, 질소로 5%로 희석한 산소 분위기 중에서, 600℃, 800℃의 열처리를 행하여 누설 전류가 작아지도록 개질한 후, 막의 상부에 금(Au) 전극을 증착하여 전기적인 용량을 측정하였다. 퇴적 조건은, 본 실시예 방법을 이용한 플라즈마 CVD-TiO2막이 웨이퍼 온도 375℃, 종래 방법을 이용한 열 CVD-TiO2막이 300℃이다. 전기적인 용량으로부터 구한 등가의 산화막으로 환산한 막두께를, 퇴적한 막두께에 대하여 플롯함으로써 막의 비유전률을 알 수 있다.
또한, TiO2막을 포함하여 금속 산화막을 산화성 분위기 속에서 개질 처리하면, 금속 산화막과 실리콘 기판과의 계면에 SiO2층이 성장하고, 이것이 등가의 산화막으로 환산한 막두께의 저감을 저해하는 것이 잘 알려져 있지만, 이 계면 SiO2층의 성장 막두께도 동일한 플롯으로부터 구할 수 있다.
본 실시예 방법으로 형성한 TiO2막에 대하여, 등가의 산화막으로 환산한 막두께를 퇴적 막두께에 대하여 플롯한 결과를 도 3의 (a)에 도시한다. 또한, 종래방법으로 형성한 TiO2막에 대하여 마찬가지로 플롯을 한 결과를 도 3의 (b)에 도시한다.
본 실시예법을 이용하여 형성한 TiO2막은, 개질 산소 어닐링이 600℃인 경우에는 비유전률이 29, 계면에 성장한 SiO2층의 막두께가 0.9㎚이었다. 또한, 개질 산소 어닐링이 800℃인 경우에는 비유전률이 50, 계면에 성장한 SiO2층의 막두께가 1.8㎚이었다. 한편, 종래 방법으로 형성한 TiO2막은 개질 산소 어닐링이 600℃인 경우에는 비유전률이 49, 계면에 성장한 SiO2층의 막두께가 2.1㎚이었다. 또한, 개질 산소 어닐링이 800℃인 경우에는 비유전률이 61, 계면에 성장한 SiO2층의 막두께가 3.1㎚이었다.
이들 시료에 대하여, 개질 어닐링에 의한 구조 변화를 조사하기 위해, 어닐링한 TiO2막에 대하여 박막 X선 회절 측정을 행한 결과를 도 4에 도시한다. 본 실시예 방법을 이용하여 형성한 TiO2막은 600℃의 열 처리를 행하면 약한 아나타제상의 피크가 출현하지만 그 강도는 약하며, 비정질상과 미결정이 혼재한 상이었다. 800℃의 열 처리를 행한 경우에는, 마찬가지로 아나타제상의 피크가 보다 강해지지만 그 강도는 약하여, 결정화는 완전하지 않다는 것을 알 수 있다. 한편, 종래 방법을 이용하여 형성한 TiO2막은 600℃의 열 처리를 행한 경우에도 800℃의 열 처리를 행한 경우에도, 퇴적 직후와 같이 예리한 아나타제상의 피크가 확인되고, 결정구조인 것을 알 수 있다.
이어서, 본 실시예 방법을 이용하여 형성한 TiO2막의 열적 안정성을 조사하기 위해, 이 막을 산소 분위기 중에서, 900℃에서 열 처리한 후, 박막 X선 회절 측정을 행하여 구조 해석한 바, 도 5에 도시한 바와 같이 예리한 아나타제상의 피크가 보이게 되었다. 이 때문에, 900℃의 열 처리를 행한 경우는 완전히 결정화할 수 있다.
이상의 점으로부터, 본 실시예 방법 및 종래 방법으로 제작한 TiO2막의 유전율은, 비정질이든 결정 구조이든, 폭이 있지만, 이것은 막두께가 얇은 것이나 조성이 화학양론 조성이 아닌 것 등이 원인이라고 생각되어진다. 또한, 계면에 형성되는 SiO2층의 막두께에 대해서는, 본 실시예 방법을 이용하여 비정질 TiO2막을 퇴적하고, 이것을 산소 어닐링하여 개질한 경우가 더 얇게 되었다. 이 이유로서, 결정 구조인 경우에는 산소가 결정입계를 통하여 빠르게 확산하여, TiO2막과 실리콘 기판과의 계면에 산소가 많이 공급되기 때문에, SiO2층이 빠르게 성장하기 때문이라고 생각되어진다.
이와 같이, 본 실시예 방법을 이용하여 비정질 구조의 TiO2를 퇴적하고, 이것을 개질함으로써, 표면이 평활하고, 또한 개질 산소 어닐링을 행해도 실리콘 기판과의 계면에 형성되는 SiO2층의 막두께가 두꺼워지지 않는데, 즉 등가의 산화막으로 환산한 막두께가 얇아지는 절연막이 얻어지는 것을 알았다.
(실시예2)
이어서, 실리콘 기판 위에 형성한 n 채널형 MISFET의 게이트 절연막을 금속 산화물로 이루어지는 고유전체막으로 구성한 실시예를 설명한다.
도 6은 실리콘 기판 위에 형성한 n 채널형 MISFET의 구조를 도시하는 단면도이다. n 채널형 MISFET을 형성하기 위해서는, 우선 p형 단결정으로 이루어지는 실리콘 기판(11)의 표면에 주지의 얕은 홈 소자 분리법을 이용하여 소자 분리 홈(12)을 형성한다.
이어서, 상기 실시예1과 마찬가지의 방법(실시예 방법)을 이용하여 실리콘 기판(11) 위에 TiO2막을 퇴적한다. 또한, 비교예로서 상기 실시예1에서 설명한 종래 방법을 이용하여 TiO2막을 퇴적한다. 또, 본 실시예 방법에서는, 기판 온도 375℃의 조건을 이용하여 막두께 13.5㎚의 TiO2막을 퇴적하였다. 또한, 종래 방법에서는 기판 온도 300℃의 조건을 이용하여 막두께 7㎚의 TiO2막을 퇴적하였다.
이어서, 이들 TiO2막을, 질소로 5%에 희석한 산소 분위기 속에서, 600℃에서 열 처리함으로써 개질하고, 게이트 절연막(13)을 형성한 후, 게이트 절연막(13) 위에 게이트 전극(14)을 형성하였다. 게이트 전극(14)을 형성하기 위해서는, 기화한 4염화 티탄과 암모니아를 소스 가스로서 이용하는 주지의 화학 기상 성장법에 의해 게이트 절연막(13)의 상부에 막두께 10㎚의 TiN막을 퇴적하고, 계속해서 스퍼터링법에 의해 TiN막의 상부에 막두께 200㎚의 W막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 이들 막을 패터닝한다.
이어서, 게이트 전극(14) 양측의 게이트 절연막(13)을 에칭으로 제거하고, 계속해서 산소 분위기 속에서, 700℃에서 실리콘 기판(11)을 열 처리한 후, 실리콘 기판(11)에 비소(As)를 이온 주입함으로써, 저불순물 농도의 n-형 반도체 영역(15a)을 형성한다. 이어서, 모노실란과 아산화질소를 소스 가스로 이용한 화학 기상 성장법에 의해 실리콘 기판(11) 위에 막두께 100㎚의 산화 실리콘막을 퇴적하고, 계속해서 이 산화 실리콘막을 이방성 드라이 에칭함으로써, 게이트 전극(14)의 측벽에 측벽 스페이서(16)를 형성한다.
이어서, 실리콘 기판(11)에 인(P)을 이온 주입하고, 계속해서 질소 분위기 속에서 실리콘 기판(11)을 열 처리하여 상기 불순물(인)을 전기적으로 활성화함으로써, 고불순물 농도의 n+형 반도체 영역(소스, 드레인 : 15b)을 형성한다. 이 열 처리는, 불순물의 활성화를 촉진하기 위해, 950℃, 30초 정도의 조건에서 행하는 것이 바람직하지만, 이 조건에서는 온도가 높기 때문에 본 실시예 방법으로 형성한 비정질 구조의 TiO2막으로 이루어지는 게이트 절연막(13)이 결정화된다. TiO2막의 결정화가 발생하지 않도록 하기 위해서는, 800℃, 1분 정도의 조건이 적당하지만, 이 조건에서는 n형 반도체 영역(15a, 15b)의 저항이 증대한다는 문제점이 있다. 본 실시예에서는, 질소 분위기 속에서 800℃, 1분과 950℃, 30초의 양방의 열 처리를 행하였다.
이어서, 모노실란과 아산화질소를 소스 가스로 이용한 화학 기상 성장법에의해 실리콘 기판(11) 위에 산화 실리콘막을 퇴적하고, 계속해서 이 산화 실리콘막의 표면을 화학적 기계 연마(CMP)법에 의한 연마로 평탄화함으로써, 게이트 전극(14)의 상부에 층간 절연막(17)을 형성한다.
이어서, 포토레지스트막을 마스크로 하여 층간 절연막(17)의 일부를 드라이 에칭함으로써 n+형 반도체 영역(소스, 드레인 : 15b) 상부에 컨택트홀을 형성한다. 계속해서, 컨택트홀의 내부를 포함하는 층간 절연막(17) 위에 화학 기상 성장법과 스퍼터링법을 이용하여 W막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 하여 W막의 일부를 드라이 에칭함으로써 배선(18)을 형성한다.
이상의 공정에 의해, 도 6에 도시한 구조를 갖는 n 채널형 MISFET가 완성된다. 이 MISFET의 용량 측정으로부터 게이트 절연막(13)의 등가의 산화막으로 환산한 막두께를 구한 바, 본 실시예 방법으로 제작한 시료에 대해서는 2.6㎚, 종래 방법으로 제작한 시료에 대해서는 2.7㎚이었다.
도 7은 게이트 길이 1㎛, 게이트 폭 10㎛의 MISFET의 임계 전압을 동일한 실리콘 기판 위에서 다수 측정하여 그 분포를 조사한 결과를 나타낸 것이다. 상술한 불순물의 활성화를 800℃, 1분의 조건에서 행한 경우, 종래 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 79㎷인데 비해, 본 실시예 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 25㎷로 1/3 이하로 억제되었다. 또한, 불순물의 활성화를 950℃, 30초의 조건에서 행한 경우, 종래 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 89㎷인데 비해, 본 실시예 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 40㎷로 1/2 이하로 억제되었다.
이상의 점으로부터, 본 실시예 방법을 이용함으로써, 임계 전압의 변동을 억제할 수 있는 것을 알았다. 불순물의 활성화를 800℃에서 행하여 전체 공정을 거친 후에도 본 실시예 방법을 이용하여 제작한 TiO2막이 비정질 구조를 유지하도록 한 경우라도, 불순물의 활성화를 950℃에서 행하여 본 실시예 방법을 이용하여 제작한 TiO2막이 결정 구조로 전환하도록 한 경우라도, 분명한 효과가 있었다. 이것은, 퇴적 시에 비정질 구조이면, 후속 공정에서 결정화되었다고 해도, 퇴적 직후에 결정 구조인 경우와 비교하여, TiO2막의 표면의 평활성이 우수하기 때문이라고 생각할 수 있다. 단, 본 실시예 방법을 이용하여 제작한 TiO2막이 비정질 구조를 유지하도록 한 경우가 효과는 더 컸다.
(실시예3)
본 실시예에서는, 게이트 절연막에 가해지는 열 부하를 저감시키기 위해, 소스, 드레인을 형성한 후에 게이트 절연막을 형성하는 제조 프로세스를 이용하여, 실리콘 기판 위에 고유전체막으로 이루어지는 게이트 절연막을 갖는 n 채널형 MISFET를 형성한다.
우선, 도 8에 도시한 바와 같이 p형 단결정으로 이루어지는 실리콘 기판(11) 표면에 주지의 얕은 홈 소자 분리법을 이용하여 소자 분리 홈(12)을 형성한다. 이어서, 800℃의 산소 분위기 속에서 실리콘 기판(11)을 가열한 후, 화학 기상 성장법에 의해 실리콘 기판(11) 위에 막두께 150㎚의 다결정 실리콘막(19) 및 막두께150㎚의 질화 실리콘막(20)을 퇴적한다. 이어서, 포토리소그래피 또는 전자선 묘화와 드라이 에칭을 이용하여 다결정 실리콘막(19) 및 질화 실리콘막(20)을 패터닝하고, 게이트 전극 형성 영역에 다결정 실리콘막(19) 및 질화 실리콘막(20)을 남긴다. 게이트 전극 형성 영역에 남은 다결정 실리콘막(19) 및 질화 실리콘막(20)은 더미 게이트로서 사용된다.
이어서, 800℃의 산소 분위기 속에서 실리콘 기판(11)을 가열한 후, 가속 전압 15kV, 도우즈량 2 ×1014㎝-2의 조건에서 실리콘 기판(11)에 비소(As)를 이온 주입함으로써, 저불순물 농도의 n-형 반도체 영역(15a)을 형성한다. 이어서, 화학 기상 성장법에 의해 실리콘 기판(11) 위에 막두께 100㎚의 질화 실리콘막을 퇴적하고, 계속해서 이 질화 실리콘막을 이방성 드라이 에칭함으로써, 게이트 전극(14)의 측벽에 측벽 스페이서(21)를 형성한다.
이어서, 가속 전압 45㎸, 도우즈량 3×1015㎝-2의 조건에서 실리콘 기판(11)에 인(P)을 이온 주입하고, 계속해서 1000℃의 질소 분위기 속에서 실리콘 기판(11)을 열 처리하여 상기 불순물(인)을 전기적으로 활성화함으로써, 고불순물 농도의 n+형 반도체 영역(소스, 드레인 : 15b)을 형성한다.
이어서, 테트라에톡시 실란(TEOS)을 소스 가스로 이용한 화학 기상 성장법에 의해, 실리콘 기판(11) 위에 막두께 300㎚의 산화 실리콘막(22)을 퇴적한다.
이어서, 도 9에 도시한 바와 같이, 화학적 기계 연마(CMP)법에 의해 산화 실리콘막(22)의 표면을 질화 실리콘막(20)이 노출될 때까지 평탄화하고, 계속해서 열 인산 수용액을 이용한 웨트 에칭으로 측벽 스페이서(21)의 일부와 질화 실리콘막(20)을 제거하고, 또한 화학 드라이 에칭에 의해 다결정 실리콘막(19)을 제거한 후, 불산을 이용한 세정에 의해 게이트 전극 형성 영역의 실리콘 기판(11)의 표면을 노출시킨다.
이어서, 상기 실시예1과 마찬가지의 방법(실시예 방법)을 이용하여 실리콘 기판(11) 위에 TiO2막을 퇴적함으로써 게이트 절연막(13)을 형성한다. 또한, 비교예로서 상기 실시예1에서 설명한 종래 방법을 이용하여 TiO2막을 퇴적한다.
이어서, 게이트 절연막(13) 상부에 기화한 4염화 티탄과 암모니아를 소스 가스로서 이용하는 주지의 화학 기상 성장법에 의해 막두께 10㎚의 TiN막을 퇴적하고, 계속해서 스퍼터링법에 의해 TiN막의 상부에 막두께 200㎚의 W막을 퇴적하고, 게이트 전극에 이용하는 도전막(23a)으로 한다. 또, 도전막(23a)은 TiN막과 W막의 적층막을 대신하여 다결정 실리콘막, TaN막, TaN막(상층)/다결정 실리콘막(하층), W막(상층)/TiN막(하층) 등을 이용할 수도 있다.
이어서, 도 10에 도시한 바와 같이, 실리콘 기판(11) 위에 남은 측벽 스페이서(21)를 스토퍼로 이용하여 도전막(23a), 산화 실리콘막(22) 및 게이트 절연막(13)의 각(各) 일부를 연마한 후, 화학 드라이 에칭에 의해 게이트 절연막(13)의 일부와 측벽 스페이서(21)를 제거함으로써, 게이트 전극(23)을 형성한다.
이어서, 테트라에톡시 실란(TEOS)을 소스 가스로 이용한 화학 기상 성장법에 의해, 실리콘 기판(11) 위에 막두께 300㎚의 산화 실리콘막(24)을 퇴적하고, 계속해서 산화 실리콘막(22, 24)의 일부를 드라이 에칭함으로써 n+형 반도체 영역(소스, 드레인 : 15b) 상부에 컨택트홀을 형성한다. 계속해서, 컨택트홀의 내부를 포함하는 산화 실리콘막(24) 위에 화학 기상 성장법과 스퍼터링법을 이용하여 W막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 하여 W막의 일부를 드라이 에칭함으로써 배선(18)을 형성한다. 이상의 공정에 의해, n 채널형 MISFET가 완성된다.
도 11은, 게이트 길이 1㎛, 게이트 폭 10㎛의 MISFET의 임계 전압을 동일한 실리콘 기판 위에서 다수 측정하여 그 분포를 조사한 결과를 나타낸 것이다.
종래 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 102㎷인데 비하여, 본 실시예 방법으로 제작한 MISFET의 임계 전압의 표준 편차는 46㎷로 1/2 이하로 억제되었다. 이상의 점으로부터, 본 실시예 방법을 이용하여 게이트 절연막(13)을 형성함으로써, MISFET의 임계 전압의 변동을 억제할 수 있는 것을 알았다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
플라즈마 화학 기상 성장법에 의해 퇴적한 비정질 구조의 TiO2막 또는 ZrO2막을 게이트 절연막에 이용함으로써, 표면의 평활성이 양호한 게이트 절연막이 얻어지므로, 게이트 절연막의 박막화와 게이트 누설 전류의 저감을 양립시킬 수 있게 된다. 또, 소자 특성의 변동을 억제할 수 있다.

Claims (7)

  1. 제1 도전형을 갖는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판 내에 상호 분리하여 형성된 제2 도전형의 소스, 드레인 영역을 구비한 반도체 장치의 제조 방법으로서,
    상기 게이트 절연막의 형성 공정은, 플라즈마 화학 기상 성장법에 의해 TiO2막 또는 ZrO2막을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1 도전형을 갖는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판 내에 상호 분리하여 형성된 제2 도전형의 소스, 드레인 영역을 구비한 반도체 장치의 제조 방법으로서,
    상기 게이트 절연막의 형성 공정은, 비정질 구조의 TiO2막 또는 ZrO2막을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1 도전형을 갖는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판 내에 상호 분리하여 형성된 제2 도전형의 소스, 드레인 영역을 구비한 반도체 장치의 제조 방법으로서,
    상기 게이트 절연막의 형성 공정은, 비정질인 TiO2막 또는 ZrO2막을 플라즈마화학 기상 성장법을 이용하여 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 게이트 절연막은, 그 상부에 상기 게이트 전극을 형성하기 직전의 단계에서도 비정질 구조를 유지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 절연막은 웨이퍼 프로세스의 전체 공정을 거친 후에도 비정질 구조를 유지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    게이트 절연막 형성 공정이 소스, 드레인을 형성하여 전기적으로 활성화하는 공정보다도 후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 도전형을 갖는 반도체 기판 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판 내에 상호 분리하여 형성된 제2 도전형의 소스, 드레인 영역을 구비한 반도체 장치로서,
    상기 게이트 절연막의 주 구성 재료는, 비정질 구조의 TiO2막 또는 ZrO2막인것을 특징으로 하는 반도체 장치.
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