KR20230156031A - 강유전성 박막의 형성 방법, 이를 구비하는 반도체 장치 - Google Patents

강유전성 박막의 형성 방법, 이를 구비하는 반도체 장치 Download PDF

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KR20230156031A
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슌-이치로 오미
šœ-이치로 오미
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고쿠리츠다이가쿠호진 토쿄고교 다이가꾸
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Abstract

반도체 장치(100)는, Si 기판(110) 및 강유전성 박막(120)을 구비한다. 강유전성 박막(120)은, Si 기판(110) 상에 형성된다. 강유전성 박막(120)은, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함한다.

Description

강유전성 박막의 형성 방법, 이를 구비하는 반도체 장치
본 발명은, 강유전성 박막에 관한 것이다.
근래, 포터블 정보 통신 기기의 고성능화·저소비 전력화에 따라, 집적회로에 사용되는 반도체 메모리로서 플래시 메모리로 대표되는 비휘발성 메모리의, 대용량화, 고속화, 저소비 전력화가 중요한 과제로 되어 있다.
강유전체성 산화하프늄(Fe-HfO2)은 준안정상인 사방정의 결정이고, 10nm급의 극 박막에 있어서도 강유전성이 얻어지기 때문에, 강유전성 HfO2를 사용한 강유전체 게이트 트랜지스터(MFSFET: Metal-Ferroelectric-Semiconductor Field-Effect Transistor)의 미세화 및 고집적화에 관한 연구가 진행되고 있다(비특허문헌 1). MFSFET를 아날로그 메모리로서 사용하여, 인간의 뇌의 동작을 모방한 집적회로에 관한 연구가 활발해지고 있다(비특허문헌 2).
아날로그 메모리 응용에는, 고정밀 문턱 전압(Vth) 제어가 중요해진다. 현재 상태에서는, 대부분의 보고 예에 있어서, Zr(지르코늄)이나 Si(실리콘) 등을 HfO2 속에 도핑하여, 강유전성 HfO2를 형성하고 있기 때문에, 불순물의 분포에 따른 문턱 전압의 편차가 과제로 되어 있다.
본 발명자는, 강유전성을 나타내는 막 두께 10nm의 미도핑 HfO2를 Si 기판 상에 형성하고, 전원 전압 2.5V에서의 MFSFET의 동작을 실현하고 있다(비특허문헌 3).
1. S. B. scke et al., IEDM Tech. Dig., 547 (2011). 2. S. Dutta et al., VLSI Symp. Tech.Dig., T-38 (2019). 3. S. Ohmi et al., Device Research Conference, 96 (2020). 4. S. Ohmi et at., Device Research Conference, 181 (2019). 5. C. Hu et. al., Scripta Materialia 108, pp. 141-146 (2015) 6. S. Ohmi et at., IEEE Trans. Electron Devices (2021) [in press]
Si 기판 상에 HfO2를 형성한 경우, 고온으로 열처리할 필요가 있기 때문에, Si 기판과 HfO2의 계면에 저유전율의 SiO2층이 형성된다. SiO2층은, HfO2층이 발생하는 전계와 역방향의 전계(감분극전계(depolarization field))를 발생시키고, 이것이 메모리 특성을 열화시키는 요인이 된다.
본 개시는 이와 같은 상황에 있어서 안출된 것으로, 그 일 태양의 예시적인 일 목적은, Si 기판과의 계면에 저유전율의 층이 존재하지 않는 강유전성 박막 및 이를 사용한 반도체 장치의 제공에 있다.
본 개시의 일 태양에 따른 반도체 장치는, Si 기판과, Si 기판 상에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막을 구비한다.
본 개시의 다른 태양은, 강유전성 박막의 형성 방법이다. 이 방법은, Si 기판 상에, N2 및 Ar을 포함하는 가스 분위기 중에서 Hf를 ECR(Electron Cyclotron Resonance) 스퍼터링법에 의해 퇴적하여, HfNx층을 형성하는 스텝과, 형성하는 스텝 후에 열처리하여, HfNx(1＜x)를 능면체정계로 결정화하는 스텝을 포함한다.
본 개시의 또 다른 태양은, 반도체 장치이다. 이 반도체 장치는, 트랜지스터를 구비한다. 트랜지스터는, Si 기판과, Si 기판 상의 게이트 영역에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막과, Si 기판의 게이트 영역과 인접하는 드레인 영역 및 소스 영역에 형성되는 n+층을 구비한다.
본 개시의 일 태양에 의하면, Si 기판과의 계면에 저유전율의 층이 존재하지 않는 강유전성 박막을 형성할 수 있다.
도 1은, 실시형태에 따른 반도체 장치의 기본 구조를 나타내는 단면도이다.
도 2는, HfNx의 결정 구조를 나타내는 도면이다.
도 3은, 일 실시예에 따른 반도체 장치의 단면도이다.
도 4는, 일 실시예에 따른 반도체 장치의 단면도이다.
도 5의 (a)~(f)는, 도 4의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 6은, HfNx의 퇴적 중에 있어서의 가스 유량비와, Hf와 N의 조성비의 관계를 나타내는 도면이다.
도 7은, 제작한 샘플의 X선 회절법(XRD)의 측정 결과를 나타내는 도면이다.
도 8은, MFS 다이오드 샘플의 P-V(분극-전압) 특성을 나타내는 도면이다.
도 9는, MFS 다이오드 샘플의 C-V(용량-전압) 특성을 나타내는 도면이다.
도 10의 (a), (b)는, MFS 다이오드 샘플의 피로 특성의 측정 결과를 나타내는 도면이다.
도 11은, 일 실시예에 따른 반도체 장치의 단면도이다.
도 12는, 일 실시예에 따른 반도체 장치의 단면도이다.
(실시형태의 개요)
본 개시의 몇몇 예시적인 실시형태의 개요를 설명한다. 이 개요는, 후술하는 상세한 설명의 서론으로서, 실시형태의 기본적인 이해를 목적으로 하여, 하나 또는 복수의 실시형태의 여러 개념을 간략화하여 설명하는 것이고, 발명 혹은 개시의 범위를 한정하는 것은 아니다. 또한 이 개요는, 생각되는 모든 실시형태의 포괄적인 개요가 아니라, 실시형태의 빠져서는 안 되는 구성 요소를 한정하는 것은 아니다. 편의상, "일 실시형태"는, 본 명세서에 개시하는 하나의 실시형태(실시예나 변형예) 또는 복수의 실시형태(실시예나 변형예)를 가리키는 것으로서 사용하는 경우가 있다.
이 개요는, 생각되는 모든 실시형태의 광범한 개요가 아니라, 모든 실시형태의 중요한 요소 또는 중요한 요소를 특정하는 것도, 일부 또는 모든 태양의 범위를 선 긋기하는 것도 의도하고 있지 않다. 그 유일한 목적은, 나중에 제시하는 더욱 상세한 설명의 서론으로서, 하나 또는 복수의 실시형태의 여러 개념을 간략화한 형태로 제시하는 것이다.
종래부터, HfN(질화하프늄)에 대해서는, 그 High-k 절연체로서의 특성에 착목하여 연구가 되고 있었지만, 주로 비정질(amorphous)을 대상으로 한 것이었다(비특허문헌 4).
또한 비특허문헌 5에는, HfNx가, Hf와 N의 조성비(x)에 따라 다른 결정 구조를 갖는 것이 보고되어 있다. 구체적으로는, HfN1.165일 때에, 능면체정계의 결정 구조를 갖는 것이 보고되어 있다. 하지만 HfN이 강유전성을 나타내는 것이 보고된 예는 없었다.
본 발명자는, HfNx의 능면체정계의 비대칭 구조에 착목하여, 이 비대칭 구조에 의해, 강유전성을 갖는 NfNx 박막을 실현할 수 있지 않을까 하는 착상을 얻었다.
일 실시형태에 따른 반도체 장치는, Si 기판과, Si 기판 상에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막을 구비한다.
이 구성에 의하면, HfNx의 N의 비율 x를 1보다 크게 하는 것에 의해, HfNx의 결정 구조에 비대칭성을 도입할 수 있고, 이에 의해 강유전성을 실현할 수 있다. 이 반도체 장치의 제조 공정에서는, HfO2를 형성할 때와 같은 O(산소)가 불필요하며, 그 대신 N이 사용되기 때문에, 강유전성 박막과 Si 기판의 계면에 SiO2층이 형성되지 않는다. 또한 Si의 질화 비율은, 산화 비율에 비해 작고, 또한 반응에 필요로 하는 에너지도 N이 O보다 크기 때문에, 반도체 장치를 열처리해도, HfNx와 Si의 계면에는 저유전율의 SiN층이 형성되기 어렵기 때문에, 양질의 강유전성 박막을 얻을 수 있다.
여기서, x가 1에 가까워지면 금속성의 결정 구조가 되기 쉽고, x가 1.33에 가까워지면 절연성의 안정상인 결정 구조가 되기 쉽다. 여기서 일 실시형태에 있어서, 1.1≤x≤1.3어도 좋다. 더욱 바람직하게는 1.15≤x≤1.2여도 좋다.
일 실시형태에 있어서, 반도체 장치는, Si 기판 상이고, 반도체 디바이스가 형성되는 액티브 영역의 외측에 형성되는 SiO2층을 더 구비해도 좋다. SiO2층에 의해, 디바이스의 측면으로부터의 리크를 억제할 수 있고, 디바이스의 특성을 개선할 수 있다.
일 실시형태에 있어서, 반도체 장치는, 강유전성 박막 상에 형성되는, HfNy(y＜1)를 포함하는 컨택트층과, 컨택트층 상에 형성되는 금속 전극을 구비해도 좋다. 여기서, y가 0에 가까워지면 산화되기 쉽고, y가 1에 가까워지면 저항이 증가하기 때문에, 0.3≤y≤0.8로 하는 것이 바람직하다.
일 실시형태에 있어서, 강유전성 박막의 두께는 3nm~20nm여도 좋다.
일 실시형태에 따른 강유전성 박막의 형성 방법이고, Si 기판 상에, N2 및 Ar을 포함하는 가스 분위기 중에서 Hf를 ECR 스퍼터링법에 의해 퇴적하여, HfNx(1＜x)층을 형성하는 스텝과, 형성하는 스텝 후에 열처리하여, HfNx층을 능면체정계로 결정화하는 스텝을 포함한다.
일 실시형태에 따른 반도체 장치는, 트랜지스터를 구비한다. 트랜지스터는, Si 기판과, Si 기판 상의 게이트 영역에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막과, Si 기판의 게이트 영역과 인접하는 드레인 영역 및 소스 영역에 형성되는 n+층을 구비한다.
이 구성에 의하면, HfNx의 N의 비율을 1보다 크게 하는 것에 의해, HfNx의 결정 구조에 비대칭성을 도입할 수 있고, 이에 의해 강유전성을 실현할 수 있다. 이 HfNx의 절연층을, 게이트 절연막으로 이용하는 것에 의해, Si 기판과의 계면에 저유전율인 층이 형성되지 않기 때문에, 고성능의 강유전체 게이트 트랜지스터(MFSFET: Metal-Ferroelectric-Semiconductor Field-Effect Transistor)를 실현할 수 있다. 이 MFSFET를 메모리의 기억 소자로서 사용하는 경우, HfO2 강유전성 박막을 게이트 절연막으로 하는 MFSFET에 비해, 감분극전계의 영향이 저감되기 때문에, 메모리 특성을 개선할 수 있다.
일 실시형태에 있어서, 1.1≤x≤1.3어도 좋다. 더욱 바람직하게는 1.15≤x≤1.2여도 좋다.
일 실시형태에 있어서, 반도체 장치는, Si 기판 상이고, 게이트 영역, 소스 영역, 드레인 영역을 포함하는 액티브 영역의 외측에 형성되는 SiO2층을 더 구비해도 좋다. 이에 의해 디바이스의 측면으로부터의 리크를 억제하고, 성능을 높일 수 있다.
(실시형태)
이하, 본 개시를, 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등의 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 적절히 중복된 설명은 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.
본 명세서에 있어서, "부재 A가, 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우나, 부재 A와 부재 B가, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상하지 않는, 기타 부재를 통해 간접적으로 접속되는 경우도 포함한다.
마찬가지로, "부재 C가, 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C 혹은 부재 B과 부재 C가 직접적으로 접속되는 경우 외에, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상하지 않는, 기타 부재를 통해 간접적으로 접속되는 경우도 포함한다.
또한, 각 도면에 있어서의 부재의 치수는, 이해를 용이하게 하기 위해 적절히 확대, 축소하여 도시된다.
도 1은, 실시형태에 따른 반도체 장치(100)의 기본 구조를 나타내는 단면도이다. 반도체 장치(100A)는, Si 기판(110) 및 강유전성 박막(120)을 구비한다. 예를 들면 Si 기판(110)은, p+-Si(100) 기판 혹은 p-Si(100) 기판을 사용할 수 있다.
강유전성 박막(120)은, Si 기판(110) 상에 형성되고, HfNx(1＜x)를 포함한다. 조성비(x)는, 1.1≤x≤1.3, 바람직하게는 1.15≤x≤1.2의 범위이다. 강유전성 박막(120)의 두께는 3nm~20nm, 예를 들면 10nm로 할 수 있다.
도 2는, HfNx의 결정 구조를 나타내는 도면이다. x=1일 때 HfNx는 입방정계 구조를 갖지만, 조성비(x)를 크게 함에 따라 경사진 결정 구조를 갖게 되어, 드디어 능면체정계의 결정 구조를 갖는다. 한편, 강유전성 박막(120)의 결정 구조는, 조성비(x)만으로 정해지는 게 아니라, 열처리의 조건과의 조합으로 정해진다. 본 실시형태에 있어서, 강유전성 박막(120)은 능면체정계의 결정 구조를 갖고 있고, 따라서 조성비(x)와 제조 프로세스에 있어서의 열처리의 조건은, 능면체정계의 비대칭 구조를 갖도록 결정하면 된다.
이상이 반도체 장치(100)의 기본 구성이다. 강유전성 박막(110)과 강유전성 박막(120)의 적층 구조는, 강유전체-반도체의 적층 구조이고, 그 위에 금속 전극을 형성하면, MFS 구조가 된다. 당업자라면, 도 1의 기본 구조에 기초하여, 다이오드나 트랜지스터를 비롯한 다양한 반도체 디바이스를 구성할 수 있음이 이해된다.
도 3은, 일 실시예에 따른 반도체 장치(100A)의 단면도이다. 이 반도체 장치(100A)는, MFS 구조를 갖고 있고, Si 기판(110), 강유전성 박막(120), 컨택트층(130), 금속 전극(140)을 구비한다.
컨택트층(130)은 HfNy(y＜1)를 포함하고, 강유전성 박막(120) 상에 형성된다. 금속 전극(140)은 Al 등의 금속이고, 컨택트층(130) 상에 형성된다. 금속 전극(140)은, Al 이외에, 다결정 Si, TiN, W, Pt 등을 사용할 수 있다. 강유전성 박막(120)의 두께는 3nm~20nm, 예를 들면 10nm로 할 수 있고, 또한 컨택트층(130)의 두께는, 10nm~30nm, 예를 들면 20nm로 할 수 있다.
이 MFS 구조의 Si 기판(110)측에 전극을 추가하면 MFS 다이오드가 된다. 또한 Si 기판(110)에 드레인 및 소스를 형성하면, 금속 전극(140)을 게이트로 하는 트랜지스터를 구성할 수 있다.
도 4는, 일 실시예에 따른 반도체 장치(100B)의 단면도이다. 이 반도체 장치(100B)는 MFS 다이오드이고, 도 3의 MFS 구조에 더해, 이면 전극(150)을 구비한다. 이면 전극(150)은, 금속 전극(140)과 마찬가지로 Al 등의 금속 재료로 구성할 수 있다.
이어서, 강유전성 박막(120)의 형성 방법 및 반도체 장치(100)의 제조 방법을 설명한다. 도 5(a)~(f)는, 도 4의 반도체 장치(100B)의 제조 방법을 설명하는 도면이다. 도 5(a)에 나타내는 바와 같이, Si 기판(110)을 화학적으로 세정한다. 세정은, SPM(황산/과산화수소) 세정과, DHF(희석 불산) 세정의 조합을 사용해도 좋다.
이어서, 도 5(b)에 나타내는 바와 같이, Si 기판(110) 상에, HfNx(x＞1)의 강유전성 박막(120)을 형성한다.
이어서, 도 5(c)에 나타내는 바와 같이, 강유전성 박막(120) 상에, HfNx(x＜1)의 컨택트층(130)을 형성한다.
도 5(b) 및 도 5(c)에 있어서의 강유전성 박막(120) 및 컨택트층(130)은, 실온에서 스퍼터링에 의해, in-situ(그 자리) 형성할 수 있다. 스퍼터링에는, ECR 스퍼터링법을 사용할 수 있고, 분위기 가스(N2의 농도)를 전환하는 것에 의해, HfNx와, HfNy를 형성할 수 있다.
이어서 도 5(d)에 나타내는 바와 같이, 열처리를 하여, 강유전성 박막(120)의 HfNx를 능면체정계로 결정화한다. 열처리는, PMA(Post-Metallization-Anneal) 처리여도 좋고, PDA(Post-Deposition Anneal)여도 좋다.
이어서, 도 5(e)에 나타내는 바와 같이, 컨택트층(130) 상에, 열증착 등에 의해 금속 전극(140)을 형성하고, 필요에 따라 드라이 에칭에 의한 패터닝을 진행한다. 그리고 도 5(f)에 나타내는 바와 같이, Si 기판(110)의 이면에 이면 전극(150)을 형성한다. 이면 전극(150)의 재료는, 금속 전극(140)과 마찬가지로 Al가 바람직하지만, 다결정 Si, TiN, W, Pt 등을 사용할 수도 있다.
이상이 반도체 장치(100B)의 제조 방법의 일 예이다. 당업자에 의하면, 각 프로세스에 변형예가 존재하는 것과, 또한 몇몇 프로세스의 순서가 교체 가능한 것이 이해된다. 이 제조 방법에 의하면, in-situ 프로세스에 의해, 분위기 가스를 전환하는 것에 의해, 강유전성 박막(120)과 컨택트층(130)의 적층 구조를 형성할 수 있다. 따라서 제조 비용 및 제조 시간의 관점에서 유리하다.
이어서, 실제로 제작한 반도체 장치(100B)의 샘플(다이오드 샘플이라 한다) 및 그 평가에 대해 설명한다.
제작한 다이오드의 샘플의 각 층의 사이즈는 이하와 같다.
강유전성 박막(120) 10nm
컨택트층(130) 20nm
또한, 상부 전극(140)은, 50Х50㎛2로 했다.
각 층의 형성 조건은 이하와 같다.
도 5(a)에 있어서의 기판 세정은, SPM 및 DHF를 2사이클 진행했다.
도 5(b), (c)에 나타낸 강유전성 박막(120) 및 컨택트층(130)은, ECR 스퍼터링법으로 실온에서 퇴적했다. 강유전성 박막(120)의 HfNx는, Ar/N2(=8/8sccm) 분위기, 마이크로파의 전력은 500W, RF(고주파)의 전력은 400W의 조건으로 퇴적했다. 컨택트층(130)의 NfNy는 Ar/N2(=10/0.2sccm) 분위기, 마이크로파의 전력은 500W, RF(고주파)의 전력은 400W의 조건으로 퇴적했다.
도 5(d)에 나타낸 열처리는, 샘플마다, PMA 또는 PDA로 진행했다. PMA, PDA는 모두 N2(1SLM) 분위기 중에서, 샘플마다 400℃/5분 내지 500℃/5분으로 진행했다.
도 6은, HfNx의 퇴적 중에 있어서의 가스 유량비와, Hf와 N의 조성비의 관계를 나타내는 도면이다. 상술한 바와 같이, Ar/N2(=8/8sccm) 분위기에서 HfNx의 강유전성 박막(120)을 성막할 때, N2/(Ar+N2)=50%이기 때문에, 조성비(x)는 1.15인 것으로 추정된다. 또한, Ar/N2(=10/0.2sccm) 분위기에서 HfNy의 컨택트층(130)을 성막할 때, N2/(Ar+N2)=2%이기 때문에, 조성비(y)는 0.5인 것으로 추정된다. 한편, 도 6의 관계는 오차를 포함하고 있기 때문에, 가스 유량비에 기초하여 추정되는 조성비(x, y)는, 오차를 포함하고 있고, 그 오차는 최대로 20%정도로 생각된다. 따라서, 실제의 결정 중의 조성비(x)는, 적어도 0.9≤x≤1.4의 범위에 포함되어 있고, 또한 조성비(y)는, 0.4≤y≤0.6의 범위에 포함되어 있다.
이상의 조건에서 제작한 다이오드의 샘플의 평가 결과를 이하에서 설명한다.
도 7은, 제작한 샘플의 X선 회절법(XRD)의 측정 결과를 나타내는 도면이다. 도 7에는, 500℃/5분의 조건에서 PDA 처리한 샘플의 측정 결과와, 400℃/5분의 조건에서 PDA 처리한 샘플의 측정 결과가 도시된다. 측정은, 도 5(d)의 열처리 후, 전극의 형성 전의 상태에서 진행했다.
어느 샘플도, 그 측정 결과로부터, c-Hf3N4(200)의 결정 구조와, δ-HfNx(111)의 결정 구조 모두가 혼재한 형태로 형성되어 있는 것을 알 수 있지만 400℃/5분의 샘플 쪽이, δ-HfNx(111)의 결정 구조가 지배적이고, 능면체정계의 결정 구조를 갖고 있는 것을 알 수 있다.
즉, 이번에 측정한 샘플의 퇴적 조건에서는, 400℃/5분의 열처리에 의해 제작한 샘플이, 능면체정계의 결정 구조를 잘 형성할 수 있는 것을 알 수 있다. 이하에서는, 이 조건으로 제작한 HfN1.15 박막을 샘플(이하, MFS 다이오드 샘플이라 한다)의 전기적 특성/자기적 특성의 평가 결과를 설명한다.
도 8은, MFS 다이오드 샘플의 P-V(분극-전압) 특성을 나타내는 도면이다. 횡축은 인가한 전압을, 종축은 분극을 나타낸다. 이 결과로부터, 능면체정계의 결정 구조를 갖는 HfNx 박막이, 강유전성을 갖고 있는 것을 알 수 있다. 이는, 종래 알려져 있지 않았던 새로운 지견이다.
또한 항전압(2Vc), 즉 전압의 히스테리시스 폭은 7.6V이고, 잔류 분극량(2Pr)은 24.0μC/cm2였다. 이는, 종래 보고되어 있는 타 원소를 첨가하지 않은 HfO2의 잔류 분극량(2Pr)인 2.5μC/cm2(비특허문헌 6)보다 현격히 큰 값이다. 이 큰 잔류 분극량의 원인의 하나는, 질소(N) 원자의 전계에 의한 변위량이 산소 원자보다 큰 것이다.
도 9는, MFS 다이오드 샘플의 C-V(용량-전압) 특성을 나타내는 도면이다. 본 실시형태에서 설명한 강유전성을 나타내는 HfNx의 비유전율(εr)은 23으로 잡힌다. 고유전율 절연체의 비정질의 HfNx의 비유전율(εr)는 14~18 정도이고(비특허문헌 4), 그에 비해 커져있는 것을 알 수 있다.
도 10(a), (b)는, MFS 다이오드 샘플의 피로 특성의 측정 결과를 나타내는 도면이다. 도 10(a)에서, 1010회를 초과하면, 리크의 증대에 따른 특성의 열화가 보이지만, 109회의 스위칭의 내성을 갖고 있는 것을 알 수 있고, 이는 실용적으로 충분한 값이다. 또한, 도 10(b)에 나타내는 바와 같이, 임프린트 현상도 보이지 않는다.
도 11은, 일 실시예에 따른 반도체 장치(100C)의 단면도이다. 이 반도체 장치(100C)는 도 4와 마찬가지로 MFS 다이오드이고, 도 4의 MFS 다이오드에 더해, SiO2층을 구비한다. 금속 전극(140)의 형성 범위를 다이오드의 액티브 영역으로 할 때, 이 SiO2층은, 다이오드의 액티브 영역 외에 형성된다. 액티브 영역 내에서는, 강유전성 박막(120)과 Si 기판(110)의 계면에는 SiO2층(160)은 삽입되지 않기 때문에, SiO2층(160)에 의한 감분극전계의 영향은 문제가 되지 않는다.
SiO2층(160)을 마련하는 것에 의해, 다이오드의 강유전성 박막(120)의 측면으로부터 Si 기판(110)으로의 리크를 줄일 수 있어, 특성을 더욱 개선할 수 있다.
도 12는, 일 실시예에 따른 반도체 장치(100D)의 단면도이다. 이 반도체 장치(100D)는 MFS 트랜지스터(200)를 구비한다.
트랜지스터(200)는, Si 기판(110) 상에 형성된다. 강유전성 박막(120)은, Si 기판(110) 상의 게이트 영역에 형성되는 게이트 절연막이고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함한다.
본 실시형태에서는, Si 기판(110) 상에는, 트랜지스터(200)의 드레인(D), 게이트(G), 소스(S)를 포함하는 액티브 영역(202)을 둘러싸도록, SiO2층(160)이 형성된다.
Si 기판(110)의 소스 영역, 드레인 영역에는 n+층(112, 114)이 형성된다. 강유전성 박막(120) 상에는, 컨택트층(130)이 형성되지만, 도 11에서는 강유전성 박막(120)과 컨택트층(130)의 경계를 나타내지 않고 일체로 나타내고 있다.
게이트 영역(G)에 있어서, 강유전성 박막(120)(컨택트층(130)) 상에는 게이트 전극이 되는 금속 전극(140)이 형성된다. 또한, n+층(112, 114)으로부터는, 소스 전극(170) 및 드레인 전극(172)이 인출된다.
이상이 반도체 장치(100D)의 구성이다. 한편, 도 11과 같이 MFS 트랜지스터(200)를 형성할 때, SiO2층(160)은 생략해도 좋다.
(용도)
상술한 MFS 디바이스는, 용량 변화나 문턱 전압의 변화를 이용하여, 비휘발성 메모리의 셀로서 이용할 수 있다.
또한 MFS 디바이스의 용도는 비휘발성 메모리(디지털 기억 소자)에 한정되지 않고, 게이트 전압에 따른 연속적인 용량 변화나 문턱값 변화를 이용한 아날로그 기억 소자로서 이용할 수 있고, 혹은 D/A 컨버터로서 이용하는 것도 가능하다. 또한, 부유 게이트 디바이스를 뉴럴 네트워크에서의 뉴럴 계산 소자로서 사용하는 것에 의해, 입력 신호의 가중 연산을 하는 인간의 뇌를 모방한 뉴로 디바이스(neuro device)로의 응용이 기대된다.
실시형태는, 본 발명의 원리, 응용을 나타내고 있는 것에 불과하고, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 많은 변형예나 배치의 변경이 인정된다.
실시형태를 바탕으로, 구체적인 용어를 사용하여 본 발명을 설명했지만, 실시형태는, 본 발명의 원리, 응용을 나타내고 있는 것에 불과하고, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 많은 변형예나 배치의 변경이 인정된다.
본 발명은, 강유전성 박막에 관한 것이다.
100: 반도체 장치
110: Si 기판
120: 강유전성 박막
130: 컨택트층
140: 금속 전극
150: 이면 전극
160: SiO2층
200: 트랜지스터

Claims (11)

  1. Si 기판과,
    상기 Si 기판 상에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    1.1≤x≤1.3인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    1.15≤x≤1.2인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 Si 기판 상이고, 반도체 디바이스가 형성되는 액티브 영역의 외측에 형성되는 SiO2층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 강유전성 박막 상에 형성되는, HfNy(y＜1)를 포함하는 컨택트층과,
    상기 컨택트층 상에 형성되는 금속 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 강유전성 박막의 두께는 3nm~20nm인 것을 특징으로 하는 반도체 장치.
  7. 강유전성 박막의 형성 방법이고,
    Si 기판 상에, N2 및 Ar을 포함하는 가스 분위기 중에서 Hf를 ECR(Electron Cyclotron Resonance) 스퍼터링법에 의해 퇴적하여, HfNx(1＜x)층을 형성하는 스텝과,
    상기 형성하는 스텝 후에 열처리하여, 상기 HfNx층을 능면체정계로 결정화하는 스텝을 포함하는 것을 특징으로 하는 형성 방법.
  8. 트랜지스터를 구비하고,
    상기 트랜지스터는,
    Si 기판과,
    상기 Si 기판 상의 게이트 영역에 형성되고, 능면체정계의 결정 구조를 갖는 HfNx(1＜x)를 포함하는 강유전성 박막과,
    상기 Si 기판의 상기 게이트 영역과 인접하는 드레인 영역 및 소스 영역에 형성되는 n+층을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    1.1≤x≤1.3인 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    1.15≤x≤1.2인 것을 특징으로 하는 반도체 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 Si 기판 상이고, 상기 게이트 영역, 상기 소스 영역, 상기 드레인 영역을 포함하는 액티브 영역의 외측에 형성되는 SiO2층을 더 구비하는 것을 특징으로 하는 반도체 장치.
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