CN111554737A - 超低功耗的薄膜晶体管及其制备方法 - Google Patents

超低功耗的薄膜晶体管及其制备方法 Download PDF

Info

Publication number
CN111554737A
CN111554737A CN202010310928.5A CN202010310928A CN111554737A CN 111554737 A CN111554737 A CN 111554737A CN 202010310928 A CN202010310928 A CN 202010310928A CN 111554737 A CN111554737 A CN 111554737A
Authority
CN
China
Prior art keywords
thin film
ferroelectric
film transistor
metal layer
gate stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010310928.5A
Other languages
English (en)
Other versions
CN111554737B (zh
Inventor
程为军
梁仁荣
任天令
李宇星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN202010310928.5A priority Critical patent/CN111554737B/zh
Publication of CN111554737A publication Critical patent/CN111554737A/zh
Application granted granted Critical
Publication of CN111554737B publication Critical patent/CN111554737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提出了超低功耗的薄膜晶体管及其制备方法。该超低功耗的薄膜晶体管包括层叠设置的衬底、隔离层、栅极、栅堆叠结构、沟道薄膜、源漏电极和钝化层，其中，栅堆叠结构设置在栅极与沟道薄膜之间；并且，栅堆叠结构包括层叠设置的至少一层铁电介质薄膜和至少一层金属层。本发明所提出的超低功耗薄膜晶体管，其栅堆叠结构包含至少一层铁电介质薄膜，由于铁电材料的极化反转，引入了负电容效应，栅堆叠结构出现负的微分电容值，从而使薄膜晶体管在室温下能够实现亚阈值摆幅小于60mV/decade，且还具有关态电流小和开态电流大的优势。

Description

超低功耗的薄膜晶体管及其制备方法
技术领域
本发明涉及半导体制造技术领域，具体的，本发明涉及超低功耗的薄膜晶体管及其制备方法。
背景技术
薄膜晶体管(thin film transistor，简称为TFT)，是一类特殊的金属-氧化物-半导体场效应晶体管(MOSFET)，而广泛地应用于显示器中。不同于单晶沟道材料，比如硅、锗、III-V 族化合物等的MOSFET器件，其沟道材料是由一层淀积在基板(panel)上的半导体薄膜构成的，因而被称为薄膜晶体管。对于TFT器件，典型的沟道材料为非晶硅(a-Si)、非晶锗硅(a-SiGe)、多晶硅(poly-Si)、多晶锗硅(poly-SiGe)、氧化锌(ZnO)、非晶铟氧化锌 (a-InZnO)、非晶铟镓氧化锌(a-InGaZnO)、以及各种有机物(例如并五苯)等。近年来，随着二维材料(诸如石墨烯、二硫化钼、二碲化钼、二硒化钨等)的蓬勃发展，由于其具有超薄的厚度(有利于增强栅对沟道的控制能力)，良好的载流子输运特性，以及可大面积的低成本制备工艺等优势，有望作为新型沟道材料应用于商用的薄膜晶体管之中。
随着计算机、手机以及互联网的发展，平板显示作为核心的人机交互方式，已经渗透进人们生活的每一个角落，成为人类智慧延伸和共享的窗口。回顾历史，显示技术经历了翻天覆地的变化，从过去仅能实现低分辨率数字的显示，发展到今天高清绚丽动画的播放；从过去体积庞大笨重的显示器，发展到今天小巧轻便的显示面板；从过去功能单一的平面结构，发展到今天可交互的曲面显示等。平板显示技术的核心器件之一是薄膜晶体管，它的每一次进步都离不开薄膜晶体管在材料、器件结构以及工艺上的革新。当前，薄膜晶体管的发展主要集中在提高其器件性能，包括优化沟道材料成分及其形成工艺条件，以减小沟道材料的缺陷，提高其载流子迁移率；改善半导体沟道材料与栅介质的界面态，减小器件的电压滞回，提升器件的工作寿命等。在未来，移动智能、柔性可穿戴、物联网、柔性显示等领域的发展必将对电子元器件，尤其是薄膜晶体管器件提出更高的要求，即在提高器件性能的同时，对降低其功耗也同样极为迫切。
然而，目前薄膜晶体管器件的材料、器件结构、制备方法，特别是器件的功耗和性能仍有待改进。
发明内容
本发明是基于发明人的下列发现而完成的：
本发明人在研究过程中发现，薄膜晶体管(TFT)是实现板上集成、三维单片集成、平板显示等系统的核心器件之一，其典型的器件结构如图1所示。随着应用需求的不断提高，这些新集成技术亟需具有更高性能的TFT器件。然而，由于TFT沟道中存在各种缺陷以及应用场景中低热预算和低成本的多重限制，高性能、低功耗的TFT器件的制备面临诸多技术挑战。
发明人经过深入研究以及大量实验发现，目前一方面主要集中于提高a-Si、poly-Si和非晶铟氧化锌(a-InZnO)TFT这几类主流器件的驱动电流，改善器件的可靠性；另一方面，为了抑制其关态漏电，目前的措施是减小沟道掺杂浓度、减薄沟道厚度、采用高介电常数栅介质提高栅控能力。但是，这些方法并没有使TFT器件突破玻尔兹曼热力学极限的限制，即目前的大多数薄膜晶体管器件在室温下的亚阈值摆幅(subthreshold swing，缩写为SS)仍然大于60mV/decade。因此，难以实现超低功耗的要求。
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明提出一种新型的超低功耗薄膜晶体管及其制备方法，其中，超低功耗薄膜晶体管的栅堆叠结构包含一层、两层或多层铁电介质薄膜；由于铁电薄膜的吉布斯自由能在两个极化态之间存在曲率为负的区域，在该区域中铁电薄膜的电容值为负，故铁电薄膜向栅堆叠中引入了负电容效应，使得含有铁电薄膜栅堆叠的电容反而高于不含有栅堆叠的电容，提升了晶体管的栅控能力，进而使该晶体管能够突破玻尔兹曼热力学极限，并且由于多层铁电介质之间的相互调节作用，使得整个栅氧电容与器件的沟道电容在较宽的栅压范围进行有效电容匹配，在较宽的漏电流范围实现室温下亚阈值摆幅SS小于60mV/decade，具有关态电流小、开态电流大和驱动电压低等优势；而且该晶体管的材料体系、制备工艺和主流的薄膜晶体管制备工艺相兼容。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述的方面结合下面附图对实施例的描述进行解释，其中：
图1是典型的薄膜晶体管的截面结构示意图；
图2是本发明一个实施例的超低功耗薄膜晶体管的截面结构示意图；
图3是SBT铁电材料在室温下的Qf-Vf曲线；
图4是不同厚度tf下，超低功耗薄膜晶体管器件沟道表面势随栅压的变化曲线；
图5不同厚度tf下，超低功耗薄膜晶体管器件沟道面电荷密度随栅压的变化曲线；
图6是本发明另一个实施例的超低功耗薄膜晶体管的截面结构示意图；
图7是本发明一个实施例的含有两层铁电介质薄膜的栅堆叠结构，从栅极到沟道的等效电路示意图；
图8是本发明一个实施例的含有三层以上铁电介质薄膜的栅堆叠结构，从栅极到沟道的等效电路示意图；
图9是本发明一个实施例的含有两层以上铁电介质薄膜的栅堆叠结构，总电容值Cfe,eff与CMOS随栅极电荷的变化关系示意图；
图10是本发明一个实施例的制备方法的过程中每个步骤的产品截面结构示意图；
图11是本发明一个实施例的低功耗薄膜晶体管TFT器件样品的照片；
图12是本发明一个实施例的低功耗薄膜晶体管TFT器件的实物显微镜照片；
图13是本发明一个实施例的从测量的转移特性曲线中提取出来的超低功耗薄膜晶体管器件与对比器件在不同漏源电压下的亚阈值摆幅。
附图标记
100 衬底
200 隔离层
300 栅极
401 铁电介质薄膜1
410 金属层
420 铁电介质薄膜2
430 绝缘介质薄膜
500 沟道薄膜
600 源漏电极
700 钝化层
具体实施方式
下面详细描述本发明的实施例，本技术领域人员会理解，下面实施例旨在用于解释本发明，而不应视为对本发明的限制。除非特别说明，在下面实施例中没有明确描述具体技术或条件的，本领域技术人员可以按照本领域内的常用的技术或条件或按照产品说明书进行。
在本发明的一个方面，本发明提出了一种超低功耗的薄膜晶体管。
根据本发明的实施例，参考图2，超低功耗的薄膜晶体管包括层叠设置的衬底100、隔离层200、栅极300、栅堆叠结构、沟道薄膜500、源漏电极600和钝化层700，其中，栅堆叠结构设置在栅极300与沟道薄膜500之间；并且，栅堆叠结构包括层叠设置的至少一层铁电介质薄膜420和至少一层金属层410。需要说明的是，“超低功耗”具体是指薄膜晶体管在室温下的亚阈值摆幅SS小于60mV/decade，“层叠设置”具体是指从沟道薄膜500 到栅极300的方向上依次层叠设置。
根据本发明的实施例，薄膜晶体管可以为底栅型(例如图2所示)、顶栅型或者双栅型的TFT，具体的薄膜晶体管种类本领域技术人员可根据该薄膜晶体管的实际使用要求进行相应地选择。根据本发明的实施例，衬底100可以是但不限于硅、锗、氮化镓、金刚石、碳化硅、石英、玻璃、云母、聚酰亚胺等材料。根据本发明的实施例，沟道薄膜500可以包括但不限于非晶硅(a-Si)、非晶锗硅(a-SiGe)、多晶硅(poly-Si)、多晶锗硅(poly-SiGe)、氧化锌(ZnO)、非晶铟氧化锌(a-InZnO)、非晶铟镓氧化锌(a-InGaZnO)、各种有机物(例如并五苯)、以及二维材料(例如石墨烯、二硫化钼、二硒化钨、黑磷等)。
在本发明的一些实施例中，对于底栅型的TFT，参考图2，栅堆叠结构400可以包括一层金属层410、一层铁电介质薄膜420和绝缘介质薄膜430，其中，金属层410可以设置在栅极300的表面，铁电介质薄膜420设置在金属层410靠近沟道薄膜500的表面，而绝缘介质薄膜430设置在铁电介质薄膜420与沟道薄膜500之间。如此，先在栅极300的上表面沉积一层金属，有利于提高后续在其上生长的铁电介质的铁电特性，特别是改善其晶体结构，并提高其剩余极化强度；而绝缘介质薄膜430有利于改善氧化铪材料的铁电介质薄膜420与半导体材料的沟道薄膜500之间的界面特性。
具体的，根据薄膜晶体管(TFT)的工作原理，器件从关态到开态，一般需要经历亚阈值区(耗尽状态)、弱积累区和强积累区。不过，如图2所示，由于铁电介质的电容Cfe以及栅堆叠结构上方的金属-氧化物-半导体(MOS)晶体管的电容CMOS，都随栅极电压或栅极电荷的改变而呈较强的非线性变化。需要注意的是，当铁电介质与半导体沟道之间存在绝缘介质层时，通常用Cin和CS分别表示普通绝缘介质层和半导体沟道电容，此时，CMOS为MOS结构的总电容，即Cin和CS的串联，CMOS -1＝Cin -1+CS -1；而Ceq为总的栅介质层等效电容，即Cfe与Cin的串联，Ceq -1＝Cfe -1+Cin -1；当铁电介质与半导体沟道之间不存在绝缘介质层时，Ceq为铁电栅介质层的总等效电容，即Ceq＝Cfe。如此，新型超低功耗薄膜晶体管器件的亚阈值摆幅(SS)可以写为：
Figure RE-GDA0002535552260000051
式(1)中，kB为玻尔兹曼常数，T为温度，q为电子电荷量；γ是短沟道因子，它的具体值可由实验提取，对于长沟道器件，γ一般等于1。
其中，铁电材料电容(Cfe)为微分电容，定义为dQf/dVf，可从铁电材料的物态方程——Landau-Khalatnikov方程得到：
Figure RE-GDA0002535552260000052
Figure RE-GDA0002535552260000053
式(2)、(3)中，a0、b0和c0是依赖具体铁电材料的参数，可以由实验测量确定，且与朗道系数α、β和γ之间具有如下关系：a0＝2αtf、b0＝4βtf和c0＝6γtf，其中的tf是铁电材料厚度。而对于常见的铁电材料——钽酸锶铋(SBT)，其室温下朗道系数分别为α＝-1.3×108m/F、β＝1.3×1010m5/F/coul2和γ＝0m9/F/coul4。
进一步地，根据方程(2)计算的SBT铁电材料室温下的Qf-Vf曲线，参考图3，呈现“S”型。可以观察到，对于图中的“S”型虚线，存在两个稳态与一个亚稳态。两个稳态在实验中经常导致电滞回线，如图中的黑点线所示。对于孤立状态下的铁电电容器，中间的亚稳态(比如AC段)是不稳定的，此时Cfe＜0，当其满足
Figure RE-GDA0002535552260000054
即 -Cfe＜Cin时，根据方程(1)，亚阈值的摆幅SS值小于
Figure RE-GDA0002535552260000055
即室温下SS值小于60 mV/decade。
然而，通过给铁电电容串联一个常规的正电容，比如绝缘层介质电容或/和半导体沟道电容，此时的晶体管栅极总电容CG满足
Figure RE-GDA0002535552260000056
若CG在栅压变化过程中出现负值，即CMOS＞-Cfe，则其类似于铁电电容存在两个极化态，晶体管的转移特性将出现滞回窗口；若CG在栅压变化过程中始终为正值，即CMOS＜-Cfe，则整个系统的吉布斯自由能在这个“亚稳态”区域上为凹函数，这时“亚稳态”就会变成稳态，故其转移特性曲线不会出现滞回窗口。
综上可知，对于仅包括一层铁电介质薄膜的新型超低功耗薄膜晶体管而言，它具有低于60mV/decade的亚阈值摆幅且不出现滞回窗口的电容匹配条件为CMOS＜-Cfe＜Cin。所以，对于仅包括一层铁电介质薄膜的新型超低功耗薄膜晶体管而言，为了让在其栅堆叠引入的负电容效应有效地作用于亚阈值区，Cfe最好与CMOS相匹配，即两者随栅极电荷或栅极电荷呈现出相同的趋势，并且数值上大致相等。
对于不同的铁电材料厚度tf，漏极电压为零时，一个N型新型超低功耗薄膜晶体管器件沟道表面势随栅压的变化曲线，如图4所示；对于不同的铁电材料厚度tf，同一个新型超低功耗薄膜晶体管器件相应的沟道面电荷密度(Q)随栅压的变化曲线，如图5所示。当栅压在平带电压以下(Vgs＜VFB)，器件工作在耗尽区(Depleted region)时，沟道表面势(φs)随着tf的增加而降低，也就是说铁电材料的负电容效应起到了抑制表面势的作用。在耗尽区，参考图5，沟道电荷密度随tf的增加而增加，这是因为沟道电荷Q是离化电荷 (qNdtsi/2)与可动电子电荷密度(Qm，Qm＜0)的代数和，所以|Qm|随着tf的增加而减小。该器件的沟道电流可以由Pao-Sah电流双积分方程描述：
Figure RE-GDA0002535552260000061
式(4)中，Vch为沟道电子准费米势，是沟道位置的函数，且其在源端与漏端的值分别为0V 与Vds。
从方程(4)还可知，沟道电流Ids随|Qm|的减小而减小，也就是说在耗尽区，Ids随着tf的增加而减小。当栅压超过平带电压时(Vgs＞VFB)，器件开始工作在积累区(Accumulationregion)，这时沟道表面势(φS)随着tf的增加而增加，且表面势得到放大(G＝dφs/dVgs＞1)。在弱积累区和强积累区，参考图5，沟道电荷密度Q随tf的增加而减小(但绝对值|Q|增加)。也就说可动电子电荷密度(|Qm|)随tf的增加而增加。再根据方程(4)，积累区的沟道电流 Ids随着tf的增加而增加，因此，器件的电流开关比(Ion/Ioff)也随着铁电材料厚度随tf的增加而增加。
在本发明的另一些实施例中，参考图6，栅堆叠结构400也可以包括交替层叠设置的多层铁电介质薄膜420和多层金属层410，例如图6所示的交替设置的2层铁电介质薄膜420和2层金属层410，且相邻的两层铁电介质薄膜420之间设置有一层金属层410。如此，可以解决CMOS工作在强积累区时容易导致薄膜晶体管器件的转移特性曲线(Ids-Vgs)电压滞回和电容匹配栅压范围小的问题，从而优化器件性能及其电路特性。需要说明的是，“交替层叠设置”具体是指从沟道薄膜500到栅极300的方向上交替层叠设置。
具体的，栅堆叠中采用两层以及以上的铁电介质材料使得更加有效的控制Cfe随栅极电压或栅极电荷的形状。参考图7，当栅堆叠含有两层不同的铁电介质材料时，Cfe，eff＝Cfe1||Cfe2，换言之，本发明进一步提出从亚阈值区到弱积累区甚至到强积累区，Cfe，eff和CMOS均相匹配。值得注意的是，为了使得两者更好的匹配，应满足CMOS＜-Cfe，eff＜Cin，严格上讲，Cfe，eff越趋近于CMOS越好。其中，参考图8，Cfe，eff代表各层铁电介质材料(假设各层命名为fe1，fe2，……，fen)的总的电容值，其数值等于各自单层铁电材料的串联，即Cfe，eff＝Cfe1||Cfe2.....||Cfen。实际上，由于各层铁电材料的物理参数以及工艺制备过程中的工艺容差等因素，可能会导致电容不满足匹配条件CMOS＜-Cfe，eff＜Cin，Cfe并不能严格等于CMOS，因此，本发明提出Cfe的绝对值最好是大于CMOS，两者随栅极电荷的变化如图9所示。
所以，在一些具体示例中，形成每层铁电介质薄膜420的铁电材料种类可以不同，且多层铁电介质薄膜420的总等效电容Cfe，eff可以与MOS结构的电容CMOS基本相等，即Cfe，eff与CMOS的差值的绝对值不超过Cfe，eff或CMOS的25％。如此，满足上述条件，Cfe，eff和CMOS随栅极电荷或栅极电荷呈现出相同的趋势。
根据本发明的实施例，形成铁电介质薄膜420的材料为掺杂的氧化铪(HfZrO)，其中，掺杂的元素包括锆(Zr)、硅(Si)、铝(Al)、钇(Y)、镧(La)和钆(Gd)中的至少一种，本领域技术人员可根据实际的薄膜晶体管的性能进行相应地选择或调整。在本发明的一些实施例中，铁电介质薄膜420的厚度可以为0.5～20纳米，如此，不仅增设的栅堆叠结构不会显著增加薄膜晶体管的总厚度，且还可使薄膜晶体管的亚阈值摆幅更小。
根据本发明的实施例，形成金属层410的材料包括氮化钛(TiN)、钛(Ti)、氮化钽(TaN)、钽(Ta)、钨(W)、铂(Pt)、钯(Pd)和钌(Ru)中的至少一种，本领域技术人员可根据实际的薄膜晶体管的性能进行相应地选择。在本发明的一些实施例中，金属层410的厚度可以为0.5～20纳米，如此，不仅增设的栅堆叠结构不会显著增加薄膜晶体管的总厚度，且还可使薄膜晶体管的亚阈值摆幅更小。
综上所述，根据本发明的实施例，本发明提出了一种超低功耗的薄膜晶体管，其栅堆叠结构包含一层、两层或多层铁电介质薄膜，由于铁电材料的极化反转，引入了负电容效应，栅堆叠结构出现负的微分电容值，从而使薄膜晶体管在室温下能够实现亚阈值摆幅小于60mV/decade，且还具有关态电流小和开态电流大等优势。
在本发明的另一个方面，本发明提出了一种制备超低功耗的薄膜晶体管的方法。根据本发明的实施例，该制备方法包括：
S100：形成栅极。
在该步骤中，对于底栅结构的薄膜晶体管(TFT)，可以直接在隔离层200远离衬底100 的表面溅射形成图案化的栅极300。该步骤获得的产品截面结构示意图可参考图10的(b)。
在本发明的一些实施例中，可以将准备好的衬底100先进行清理，再使用原子层沉积 (ALD)系统淀积隔离层200，如此，继续在隔离层200的上表面溅射形成栅极材料层，并进行第一次光刻形成栅极300的图形。
S200：形成栅堆叠结构。
在该步骤中，形成栅堆叠结构，且栅堆叠结构包括层叠设置的至少一层铁电介质薄膜 420和至少一层金属层410。在本发明的一些实施例中，对于底栅结构的TFT，可以在步骤S100制作好的栅极300的上表面继续交替淀积金属层410和生长铁电介质薄膜420。
在一些具体示例中，可以先在步骤S100形成的栅极300的上表面溅射形成金属层410，再使用ALD生长铁电介质薄膜420(其材料可以选择掺杂的氧化铪)，具体可以使用四(甲乙胺基)铪和四(甲乙胺基)锆分别作为铪和锆元素的前驱体源、使用去离子水或者臭氧(O3) 作为氧化剂源、且生长方法为HfO2和ZrO2薄膜交替生长，并进行快速退火处理，然后，使用ALD生长绝缘介质薄膜430。如此，金属层410有利于提高后续在其上生长的铁电介质表面的铁电特性，特别是改善其晶体结构，提高其剩余极化强度；而绝缘介质薄膜430 有利于改善氧化铪的铁电介质薄膜420与半导体的沟道薄膜500之间的界面。并且，该步骤获得的产品截面结构示意图可参考图10的(d)。
在另一些具体示例中，可以先在步骤S100形成的栅极300的上表面溅射形成第一金属层，再使用ALD生长第一铁电介质薄膜，继续溅射形成第二金属层，然后使用ALD生长第二铁电介质薄膜，……。如此，反复交替地形成金属层410和生长铁电介质薄膜420，可获得包括两层以上铁电介质薄膜420的栅堆叠结构。
根据本发明的实施例，铁电栅介质不限定于铁电氧化铪体系，亦可以为SrBi2Ta2O9、 Pb(Zrx,Ti1-x)O3、PVDF(TrFE)等铁电材料，制备方法包括溶胶凝胶法(sol-gel)、磁控溅射(Magnetic sputtering)、金属氧化物气相沉积法(MOCVD)、脉冲激光沉积法(PLD)等方法制备。而且，HfO2和ZrO2薄膜交替生长的方法中，HfO2和ZrO2沉积循环比可以设定为5:5，这样获得的HfZrO铁电介质薄膜中铪锆元素比约为1:1，生长温度为200-350℃；此外，可以改变HfO2和ZrO2沉积循环比，即改变铪锆元素比来调节HfZrO铁电介质薄膜的铁电特性，比如循环比变为3:7、6:4、7:3、8:2等方法。另外，氧化铪薄膜中掺杂的杂质包括但不限定于锆(Zr)、硅(Si)、铝(Al)、镧(La)、钆(Gd)等元素。
根据本发明的实施例，绝缘介质薄膜可以选择厚度为6nm的Al2O3，生长温度为200℃， Al元素的前驱体与氧化剂分别为三甲基铝(Al(CH3)3，TMA)和去离子水，并且，采用Al2O3介质与InGaZnO沟道形成的界面较好。在特殊情形下，该介质层厚度可以是0.1nm厚Al2O3界面层。
S300：形成沟道薄膜。
在该步骤中，对于底栅结构的TFT，可以继续在栅堆叠结构的上表面继续溅射形成沟道薄膜500。在本发明的一些实施例中，可以使用磁控溅射设备在室温下溅射形成半导体薄膜，再进行第二次光刻形成沟道薄膜500，并形成连通栅极300的接触孔。并且，该步骤获得的产品截面结构示意图可参考图10的(e)。
S400：形成源漏电极。
在该步骤中，对于底栅结构的TFT，可以继续在沟道薄膜500的上表面继续溅射形成源漏电极600。在本发明的一些实施例中，可以先溅射形成源漏电极材料层，再进行第三次光刻形成源漏电极600的图形。
S500：形成钝化层。
在该步骤中，对于底栅结构的TFT，可以继续在沟道薄膜500和源漏电极600的上表面继续形成钝化层700。并且，该步骤获得的产品截面结构示意图可参考图10的(f)。
综上所述，根据本发明的实施例，本发明提出了一种制备超低功耗的薄膜晶体管的方法，不仅能制备出亚阈值摆幅小于60mV/decade的超低功耗的薄膜晶体管，并且，该制备方法无需高温退火工艺，且与薄膜晶体管的传统制备工艺的兼容性良好。
下面参考具体实施例，对本发明进行描述，需要说明的是，这些实施例仅是描述性的，而不以任何方式限制本发明。
实施例1
在该实施例中，制备出超低功耗的薄膜晶体管，其中，栅堆叠结构包括一层金属层、一层铁电介质薄膜和一层绝缘介质层。具体的步骤如下：
Step 1，衬底的准备与清洗：准备玻璃衬底，比如使用CorningTM Eagle XG玻璃，依次在丙酮、酒精、去离子水中各超声清洗10min；
Step 2，淀积隔离层：使用ALD系统淀积厚度为35nm的Al2O3隔离层(该隔离层也可以为SiO2/Si3N4，SiO2/Al2O3等多层介质复合结构)；
Step 3，形成栅金属：(a)光刻形成栅金属图形(光刻1)，为了避免栅边缘处形成毛刺，损伤器件性能，使用双层光刻胶工艺，然后使用等离子体去胶机处理3min将表面残胶去除；(b)溅射厚度为50nm的Mo金属层，在Mo金属层上再淀积20nm厚的TiN或者TaN 金属层；(c)使用丙酮溶液在超声中剥离金属并同时去除光刻胶，形成图形化的栅极金属；
Step 4，生长铁电栅介质和介电栅介质：(a)使用ALD在前面所述的栅金属上生长厚度为1nm至15nm锆掺杂的氧化铪铁电介质薄膜，使用四(甲乙胺基)铪和四(甲乙胺基) 锆分别作为Hf和Zr元素的前驱体源，使用去离子水或者臭氧(O3)作为氧化剂源，生长方法为HfO2和ZrO2薄膜交替生长，其中HfO2和ZrO2沉积循环比设定为5:5，这样获得的HfZrO铁电介质薄膜中铪锆元素比约为1:1，生长温度为200-350℃；(b)将样品置于N2气体环境中进行温度500℃、时间30s的快速热退火处理(室温升温时间30s，自然冷却时间15分钟)，该退火有助于改善铁电氧化铪薄膜的晶体结构，使得非中心对称的正交晶系在其所有晶系中所占的比重更大。因为氧化铪薄膜中除了正交晶系外，其常见的晶系为具有中心对称空间结构的单斜晶系与四方晶系，这两种晶系是不具有铁电性的；(c)使用ALD生长厚度为6nm的Al2O3介质薄膜，生长温度为200℃，Al元素的前驱体与氧化剂分别为三甲基铝和去离子水，该介质薄膜有利于Al2O3介质与InGaZnO沟道形成的界面较好；
Step 5，生长沟道薄膜：使用磁控溅射设备在室温下溅射15nm的非晶铟氧化锌(a-InZnO)半导体薄膜，其中溅射气压为5mTorr，气体流量比O2:Ar＝2:98，溅射时间为1600s；在特殊情形下，InZnO与铁电氧化铪薄膜形成的界面层厚度可以是0.1nm-1nm厚的界面层；
Step 6，光刻形成有源区：光刻有源区图形，使用浓度为3.9％的HCl溶液腐蚀InZnO，时间为30s；再使用丙酮去除光刻胶并依次使用酒精和去离子水清洗，最终得到图形化的 a-InZnO薄膜；
Step 7，形成接触孔：光刻接触孔图形，使用BOE缓冲液(49％HF:H2O＝1:6)刻蚀接触孔，刻蚀时间为1-3min，再使用丙酮去除光刻胶，得到连通栅极的接触孔；在此之后，使用O2等离子体去除沟道上的残胶，处理时间为10min；
Step 8，形成源漏电极及钝化层：(a)为保证良好的欧姆接触，使用O2等离子体清洁源、漏区接触处，处理时间为3min；(b)溅射厚度为150nm的氧化铟锡(In2O3-SnO2，ITO)；(c)使用丙酮溶液在超声清洗设备去除光刻胶，得到图形化的源漏电极；(d)形成Si3N4/SiO2等钝化层。
该实施例的IZO薄膜是在室温下溅射，并且没有高温退火工艺，因此，该器件的最高工艺温度决定于Step 4中的工艺温度，温度一般不高于500℃，因而本发明提出的新型超低功耗薄膜晶体管制备方法与传统薄膜晶体管的制备工艺兼容性良好。
并且，栅堆叠结构包括Al2O3/HfZrO/TiN/MO，也就是仅包括一层铁电介质薄膜，由于铁电材料的极化反转特性，引入了负电容效应，栅堆叠出现负电容值，使该晶体管在室温下能够减小其亚阈值值摆幅SS，甚至实现亚阈值摆幅SS小于60mV/decade。
该实施例制备出的薄膜晶体管的照片可参考图11，显微镜照片可参考图12。且图12 中，HZO/Al2O3代表隔离层，Buried Gate代表栅极，Drain代表源极，Source代表漏极，IZOChannel代表沟道薄膜。
而新型超低功耗薄膜晶体管TFT器件(姑且称为NC-OTFT)与对比器件(ControlDevice)，分别在漏源电压偏置VDS为50mV、100mV、500mV情况下的亚阈值摆幅，如图 13所示。其中，薄膜晶体管TFT器件的栅介质为15nm HfZrO(HZO)/6nm Al2O3，而对比器件的栅介质为6nm Al2O3。对于没有铁电氧化铪薄膜的对比器件来说，它的亚阈值摆幅较高，基本都在83mV/decade以上。与之相比，新型超低功耗薄膜晶体管TFT器件的亚阈值摆幅得到了显著的优化；当栅极电压正向扫描时，正向亚阈值摆幅整体在80mV/decade左右，最低可达74.1mV/decade，虽然没有降低到60mV/decade以下，但是，整体还是比对比器件有所降低；当栅极电压反向扫描时，由于负电容效应的显著影响，反向亚阈值摆幅整体降到了60mV/decade以下。当漏源电压VDS为50mV、100mV、500mV时，新型超低功耗薄膜晶体管TFT器件的反向亚阈值摆幅最低数值分别可达52.8mV/decade、54.2 mV/decade、56.2mV/decade。需要说明的是，亚阈值摆幅低于60mV/decade的区域内，漏源电流的值在10pA以上，整体要高于栅极泄漏电流(<1pA)，这可以说明亚阈值摆幅的改善并不是因为栅极泄漏电流注入，且栅极泄漏电流的影响可以忽略不计。
实施例2
在该实施例中，按照实施例1基本相同的步骤和条件，制备出超低功耗的薄膜晶体管，不过不同的是，栅堆叠结构包括采用两层或/及两层以上的铁电介质薄膜，且任意相邻的两层铁电介质薄膜之间形成有一层金属层。
注意到，在工艺制备过程中，为了获得各层不同的铁电材料的理想物理特性，在较高温度生长时或/和后续退火时，元素之间的互相扩散问题是非常需要值得考虑的。为此，本发明提出在各层不同的铁电介质材料薄膜之间含有电位上悬空的金属层，比如氮化钛(TiN)、氮化钛(TaN)、铂(Pt)等。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种超低功耗的薄膜晶体管，其特征在于，包括层叠设置的衬底、隔离层、栅极、栅堆叠结构、沟道薄膜、源漏电极和钝化层，其中，所述栅堆叠结构设置在所述栅极与所述沟道薄膜之间；并且，所述栅堆叠结构包括层叠设置的至少一层铁电介质薄膜和至少一层金属层。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅堆叠结构包括层叠设置的多层所述铁电介质薄膜和一层所述金属层。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅堆叠结构包括交替层叠设置的多层所述铁电介质薄膜和多层所述金属层，且相邻的两层所述铁电介质薄膜之间设置有一层所述金属层。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅堆叠结构包括：
一层所述金属层，所述金属层设置在所述栅极的表面；
一层所述铁电介质薄膜，所述铁电介质薄膜设置在所述金属层靠近所述沟道薄膜的表面；
绝缘介质薄膜，所述绝缘介质薄膜设置在所述铁电介质薄膜与所述沟道薄膜之间。
5.根据权利要求1所述的薄膜晶体管，其特征在于，形成每层所述铁电介质薄膜的铁电材料种类不同，且多层所述铁电介质薄膜的总等效电容与MOS结构的电容基本相等。
6.根据权利要求1所述的薄膜晶体管，其特征在于，形成所述铁电介质薄膜的材料为掺杂的氧化铪，其中，所述掺杂的元素包括锆、硅、铝、钇、镧和钆中的至少一种；形成所述金属层的材料包括氮化钛、钛、氮化钽、钽、钨、铂、钯和钌中的至少一种。
7.根据权利要求1所述的薄膜晶体管，其特征在于，所述铁电介质薄膜的厚度为0.5～20纳米，所述金属层的厚度为0.5～20纳米。
8.一种制备超低功耗的薄膜晶体管的方法，其特征在于，包括：
在衬底的表面形成隔离层；
形成栅极；
形成栅堆叠结构，且所述栅堆叠结构包括层叠设置的至少一层铁电介质薄膜和至少一层金属层；
形成沟道薄膜；
形成源漏电极；
形成钝化层。
9.根据权利要求8所述的方法，其特征在于，形成栅堆叠结构的步骤包括：
在所述栅极远离所述隔离层的表面淀积一层第一金属层；
在所述第一金属层远离所述栅极的表面生长一层第一铁电介质薄膜。
10.根据权利要求9所述的方法，其特征在于，形成栅堆叠结构的步骤进一步包括：
在所述第一铁电介质薄膜远离所述第一金属层的表面淀积一层第二金属层；
在所述第二金属层远离所述栅极的表面生长一层第二铁电介质薄膜。
CN202010310928.5A 2020-04-20 2020-04-20 超低功耗的薄膜晶体管及其制备方法 Active CN111554737B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010310928.5A CN111554737B (zh) 2020-04-20 2020-04-20 超低功耗的薄膜晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010310928.5A CN111554737B (zh) 2020-04-20 2020-04-20 超低功耗的薄膜晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN111554737A true CN111554737A (zh) 2020-08-18
CN111554737B CN111554737B (zh) 2021-12-07

Family

ID=72003838

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010310928.5A Active CN111554737B (zh) 2020-04-20 2020-04-20 超低功耗的薄膜晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN111554737B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987153A (zh) * 2020-09-15 2020-11-24 电子科技大学 一种具有超低功耗的场效应晶体管及其制备方法
CN112349775A (zh) * 2020-09-16 2021-02-09 清华大学 超陡亚阈值摆幅器件及其制备方法
CN112531112A (zh) * 2020-12-03 2021-03-19 南京大学 一种超高增益有机薄膜晶体管及其制备方法
CN112530989A (zh) * 2020-12-03 2021-03-19 南京大学 一种超高增益有机放大器及其制备方法
CN112768527A (zh) * 2021-01-04 2021-05-07 西安电子科技大学 基于不定形ZrOx的负电容晶体管
WO2023098047A1 (zh) * 2021-12-02 2023-06-08 上海集成电路制造创新中心有限公司 N型二硒化钨负电容场效应晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878549A (ja) * 1994-09-06 1996-03-22 Sony Corp 不揮発性半導体記憶装置並びにその使用方法及び製造方法
CN109935589A (zh) * 2019-03-26 2019-06-25 湘潭大学 一种氧化铪基铁电电容及其制备方法
US20200105897A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878549A (ja) * 1994-09-06 1996-03-22 Sony Corp 不揮発性半導体記憶装置並びにその使用方法及び製造方法
US20200105897A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile
CN109935589A (zh) * 2019-03-26 2019-06-25 湘潭大学 一种氧化铪基铁电电容及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YUXING LI 等: "Negative capacitance oxide thin-film transistor with sub-60mv/decade subthreshold swing", 《IEEE ELECTRON DEVICE LETTERS》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987153A (zh) * 2020-09-15 2020-11-24 电子科技大学 一种具有超低功耗的场效应晶体管及其制备方法
CN111987153B (zh) * 2020-09-15 2022-10-11 电子科技大学 一种具有超低功耗的场效应晶体管及其制备方法
CN112349775A (zh) * 2020-09-16 2021-02-09 清华大学 超陡亚阈值摆幅器件及其制备方法
CN112531112A (zh) * 2020-12-03 2021-03-19 南京大学 一种超高增益有机薄膜晶体管及其制备方法
CN112530989A (zh) * 2020-12-03 2021-03-19 南京大学 一种超高增益有机放大器及其制备方法
CN112531112B (zh) * 2020-12-03 2024-03-22 南京大学 一种超高增益有机薄膜晶体管及其制备方法
CN112530989B (zh) * 2020-12-03 2024-04-12 南京大学 一种超高增益有机放大器及其制备方法
CN112768527A (zh) * 2021-01-04 2021-05-07 西安电子科技大学 基于不定形ZrOx的负电容晶体管
WO2023098047A1 (zh) * 2021-12-02 2023-06-08 上海集成电路制造创新中心有限公司 N型二硒化钨负电容场效应晶体管及其制备方法

Also Published As

Publication number Publication date
CN111554737B (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
CN111554737B (zh) 超低功耗的薄膜晶体管及其制备方法
TWI731863B (zh) 氧化物半導體電晶體以及其製作方法
TWI423334B (zh) 作為閘極介電質之經Ｚｒ取代ＢａＴｉＯ3膜之原子層沈積（ＡＬＤ）
WO2014181777A1 (ja) 薄膜トランジスタおよびその製造方法
US20140187015A1 (en) Methods to Improve Leakage for ZrO2 Based High K MIM Capacitor
CN110854198A (zh) 逻辑开关器件及其制造方法
CN112151602B (zh) 氧化铪基铁电薄膜和氧化铪基铁电薄膜制备方法
CN108091693B (zh) 铁电场效应晶体管及其制备方法
US11824119B2 (en) Domain switching devices and methods of manufacturing the same
Jung et al. A review on morphotropic phase boundary in fluorite-structure hafnia towards DRAM technology
Minh et al. Low-temperature PZT thin-film ferroelectric memories fabricated on SiO2/Si and glass substrates
CN113948520A (zh) 一种氧化铪基铁电电容及其制备方法
US11646375B2 (en) Ferroelectric thin-film structure and electronic device including the same
US20060081905A1 (en) Dielectric multilayer of microelectronic device and method of fabricating the same
CN112349775B (zh) 超陡亚阈值摆幅器件及其制备方法
WO2015188476A1 (zh) 薄膜晶体管及其制作方法、oled背板和显示装置
US20240088256A1 (en) Electronic devices and methods of manufacturing the same
US8652927B2 (en) Integration of non-noble DRAM electrode
Kim et al. The Effect of PMA with TiN Gate Electrode on the Formation of Ferroelectric Undoped HfO 2 Directly Deposited on Si (100)
US20220367665A1 (en) Method for forming semiconductor structure
Lin et al. Self-induced ferroelectric 2-nm-thick Ge-doped HfO2 thin film applied to Ge nanowire ferroelectric gate-all-around field-effect transistor
CN111987153B (zh) 一种具有超低功耗的场效应晶体管及其制备方法
CN107452810B (zh) 一种金属氧化物薄膜晶体管及其制备方法
US20240154035A1 (en) Semiconductor apparatus and forming method for ferroelectric thin film
TWM618395U (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant