JPH0878549A

JPH0878549A - 不揮発性半導体記憶装置並びにその使用方法及び製造方法

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Publication number: JPH0878549A
Application number: JP6238421A
Authority: JP
Inventors: Takashi Shimada; 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-09-06
Filing date: 1994-09-06
Publication date: 1996-03-22
Anticipated expiration: 2018-06-30
Also published as: JP3422442B2

Abstract

(57)【要約】【目的】低電圧で動作可能な不揮発性半導体記憶装置
を提供する。【構成】メモリセルＭ₁₁〜Ｍ₂₂を形成しているＭＩＳ
トランジスタのゲート絶縁膜を構成している強誘電体膜
とＳｉＯ₂膜との間に中間電極を設ける。このため、情
報の書き込み及び消去に際して強誘電体膜に印加する電
圧はワード線Ｗ₁、Ｗ₂と中間電極との間にのみ印加す
ればよく、ＭＩＳトランジスタにチャネルを形成してワ
ード線Ｗ₁、Ｗ₂とチャネルとの間に電圧を印加する必
要がない。従って、強誘電体膜に印加する電圧を、閾値
電圧に依存することなく決定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、ゲート電極側の強
誘電体膜とチャネル領域側の常誘電体膜とでゲート絶縁
膜が構成されているＭＩＳトランジスタによってメモリ
セルが形成されている不揮発性半導体記憶装置並びにそ
の使用方法及び製造方法に関するものである。

【０００２】

【従来の技術】図１４は、強誘電体のヒステリシス特性
の一例を示している。このヒステリシス特性で、Ｖ_Fは
印加電圧、Ｑは分極電荷、±Ｖ_Cは抗電圧、±Ｑ_Pは残
留分極電荷を夫々示している。分極方向を反転させるた
めの電圧としては±２Ｖ_Cが一般的に採用されており、
また、このヒステリシス特性から、±２Ｖ_C／３の電圧
が印加されても分極状態は殆ど変化しないと考えられ
る。

【０００３】図１４に示したヒステリシス特性から、Ｐ
ＺＴ等の強誘電体を用いて不揮発性半導体記憶装置を製
造することが考えられ、大別して２つの方式が既に知ら
れている。図１５は、ＤＲＡＭと略同様の構成を有して
いる第１の方式を示している。即ち、ワード線Ｗがゲー
ト電極になると共にビット線Ｂが接続されている１個の
ＭＩＳトランジスタ１１と、プレート電極Ｐが接続され
ている１個のキャパシタ１２とで、１個のメモリセルＭ
が構成されており、キャパシタ１２の誘電体膜として強
誘電体膜が用いられている。

【０００４】図１６は、第２の方式を示している。この
第２の方式では、図１６（ａ）に示す様に、ワード線Ｗ
がゲート電極になると共にビット線Ｂ及びソース線Ｓが
接続されている１個のＭＩＳトランジスタ１３によっ
て、１個のメモリセルＭが形成されている。

【０００５】ＭＩＳトランジスタ１３では、図１６
（ｂ）に示す様に、強誘電体膜１４のみでゲート絶縁膜
が形成されているか、または、図１６（ｃ）に示す様
に、ワード線Ｗつまりゲート電極側の強誘電体膜１４と
チャネル領域側の常誘電体膜１５、例えばＳｉＯ₂膜、
とでゲート絶縁膜が構成されている。なお、分極可能な
強誘電体膜１４を成長させ易くするために、常誘電体膜
１５と強誘電体膜１４との間に金属膜１６が設けられて
いるが、この金属膜１６は必ずしも必要ではない。

【０００６】そして、強誘電体膜１４の分極によって図
１７の様に閾値電圧が制御される。例えば、ＭＩＳトラ
ンジスタ１３がｎチャネルであり強誘電体膜１４のうち
でチャネル領域側の面に負電荷が誘起されると、閾値電
圧が正側へシフトする。図１７に示すゲート電圧−ドレ
イン電流特性では、初期状態の閾値電圧Ｖ_th0及び読み
出し電圧Ｖ_Rを１．５Ｖ、消去状態の閾値電圧Ｖ_thEを
２．５Ｖ、書き込み状態の閾値電圧Ｖ_thWを０．５Ｖに
してある。なお、ＭＩＳトランジスタ１３中におけるキ
ャパシタ１２中と同様の記号は、強誘電体膜１４を示し
ている。

【０００７】図１５に示した第１の方式では、読み出し
時に情報を破壊するので、情報の再書き込みが読み出し
毎に必要であり、読み出しを高速に行うことができな
い。また、実効的な消去／書き込み回数が多くなって強
誘電体膜の劣化が多いので、書き換え可能な回数が少な
くて寿命が短い。また、メモリセル面積がＤＲＡＭ並に
なり、大容量化が容易でない。これに対して、図１６に
示した第２の方式では、情報を破壊することなく読み出
すことが可能であり、１個のＭＩＳトランジスタ１３で
メモリセルＭを形成することができるのでメモリセル面
積も小さい。

【０００８】図１８は、上述の第２の方式で構成されて
いるメモリセルアレイを示している。このメモリセルア
レイでは、選択されたメモリセル、例えばメモリセルＭ
₁₁、に情報を書き込むためには、図１４に示した様に、
分極方向を反転させ得る高い電圧２Ｖ_C（＝Ｖ_FW）をメ
モリセルＭ₁₁の強誘電体膜１４に印加する必要があり、
そのための書き込み電圧Ｖ_Wをゲート電極つまりワード
線Ｗ₁に印加する必要がある。

【０００９】一方、選択されていないメモリセルＭ₁₂〜
Ｍ₂₂では、それらの強誘電体膜１４に電圧が印加される
としても、図１４に示した様に、分極方向を反転させな
い低い電圧２Ｖ_C／３以下しか印加されない様にする必
要がある。選択されていないメモリセルＭ₁₂〜Ｍ₂₂のう
ちでも、選択されたメモリセルＭ₁₁と異なる行に配置さ
れているメモリセルＭ₂₁、Ｍ₂₂では、選択されたメモリ
セルＭ₁₁とワード線Ｗ₁を共有していないので、このワ
ード線Ｗ₁の高い書き込み電圧Ｖ_Wが強誘電体膜１４に
は印加されない。

【００１０】ところが、選択されたメモリセルＭ₁₁と異
なる列であるが同じ行に配置されているメモリセルＭ₁₂
では、選択されたメモリセルＭ₁₁とワード線Ｗ₁を共有
している。このため、メモリセルＭ₁₂では、分極方向を
反転させない低い電圧２Ｖ_C／３以下の電圧しか強誘電
体膜１４に印加されない様にするために、メモリセルＭ
₁₂のＭＩＳトランジスタ１３にチャネルを形成すると共
にビット線Ｂ₂に所定の電圧を印加し、ソース線Ｓ₂を
浮遊状態にし、チャネルの電位をビット線Ｂ₂の電位と
等しくして、ワード線Ｗ₁とチャネルとの間の電圧を書
き込み電圧Ｖ_Wの１／３以下に低くしている。

【００１１】

【発明が解決しようとする課題】しかし、メモリセルＭ
₁₂のＭＩＳトランジスタ１３にチャネルを形成する必要
があるので、ワード線Ｗ₁とチャネル領域との間には、
消去状態の閾値電圧Ｖ_thE以上の電圧を印加する必要が
ある。従って、ワード線Ｗ₁に印加する書き込み電圧Ｖ
_Wの１／３の電圧を閾値電圧Ｖ_thE以上にする必要があ
り、結局、書き込み電圧Ｖ_Wを閾値電圧Ｖ_thEの３倍以
上にする必要がある。

【００１２】図１７に示した様に消去状態の閾値電圧Ｖ
_thEを２．５Ｖにすると、上述の様に、書き込み電圧Ｖ
_Wは最低でも７．５Ｖにする必要があり、また、消去電
圧Ｖ_Eは−７．５Ｖにする必要がある。しかし、半導体
記憶装置の集積度の向上に伴って電源電圧Ｖ_CCが２．５
〜１．５Ｖ程度にまで低下すると、±７．５Ｖという書
き込み電圧Ｖ_W及び消去電圧Ｖ_Eは非常な高電圧にな
る。従って、図１６に示した第２の方式でも、低電圧で
動作させることができないという問題点があった。

【００１３】また、第２の方式のうちで、図１６（ｂ）
に示した様に、強誘電体膜１４のみでゲート絶縁膜が形
成されている方式では、強誘電体膜１４と半導体基板１
７との界面特性が良好でなく、界面準位の密度が高い。
このため、分極効果が打ち消され、消去状態の閾値電圧
Ｖ_thE及び書き込み状態の閾値電圧Ｖ_thWがばらついて
動作の信頼性が低いという問題点もあった。

【００１４】

【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、ゲート電極４６側の強誘電体膜４４とチ
ャネル領域側の常誘電体膜２７とでゲート絶縁膜が構成
されているＭＩＳトランジスタ４７によってメモリセル
Ｍ₁₁〜Ｍ₂₂が形成されている不揮発性半導体記憶装置に
おいて、前記強誘電体膜４４と前記常誘電体膜２７との
間に中間電極３１、４１が設けられていることを特徴と
している。

【００１５】請求項２の不揮発性半導体記憶装置は、請
求項１の不揮発性半導体記憶装置において、スイッチン
グトランジスタＴ_P11〜Ｔ_P22を介して前記中間電極３
１、４１が制御電極Ｐ₁、Ｐ₂に接続されていることを
特徴としている。

【００１６】請求項３の不揮発性半導体記憶装置は、ゲ
ート電極４６側の強誘電体膜４４とチャネル領域側の常
誘電体膜２７とでゲート絶縁膜が構成されているＭＩＳ
トランジスタ４７によってメモリセルＭ₁₁〜Ｍ₂₂が形成
されており、複数の前記メモリセルＭ₁₁〜Ｍ₂₂が行列状
に配置されており、行方向に配置されている前記ＭＩＳ
トランジスタ４７の前記ゲート電極４６が互いに連なっ
てワード線Ｗ₁、Ｗ₂を形成している不揮発性半導体記
憶装置において、前記強誘電体膜４４と前記常誘電体膜
２７との間に中間電極３１、４１が設けられており、前
記複数のメモリセルＭ₁₁〜Ｍ₂₂の各々にスイッチングト
ランジスタＴ_P11〜Ｔ_P22が設けられており、前記スイ
ッチングトランジスタＴ_P11〜Ｔ_P22を介して前記中間
電極３１、４１が制御電極Ｐ₁、Ｐ₂に接続されてお
り、列方向に配置されている前記スイッチングトランジ
スタＴ_P11〜Ｔ_P22のソース／ドレインが互いに直列に
接続されていることを特徴としている。

【００１７】請求項４の不揮発性半導体記憶装置は、請
求項３の不揮発性半導体記憶装置において、前記スイッ
チングトランジスタＴ_P11〜Ｔ_P22が薄膜トランジスタ
４８であり、この薄膜トランジスタ４８の活性層３１と
前記中間電極３１とが同一層の半導体膜３１で形成され
ていることを特徴としている。

【００１８】請求項５の不揮発性半導体記憶装置は、請
求項３の不揮発性半導体記憶装置において、前記メモリ
セルＭ₁₁の情報を読み出すために前記ＭＩＳトランジス
タ４７のチャネルと前記ワード線Ｗ₁との間に印加され
る読み出し電圧Ｖ_Rのうちで前記強誘電体膜４４に印加
される電圧Ｖ_FRがこの強誘電体膜４４の抗電圧Ｖ_Cより
も小さくなる様に、この強誘電体膜４４及び前記常誘電
体膜２７の比誘電率ε_F、ε_OX及び膜厚ｔ_F、ｔ_OXが設
定されていることを特徴としている。

【００１９】請求項６の不揮発性半導体記憶装置の使用
方法は、請求項５の不揮発性半導体記憶装置を使用する
に際して、総ての前記スイッチングトランジスタＴ_P11
〜Ｔ_P22を導通状態にし、総ての前記ワード線Ｗ₁、Ｗ
₂と総ての前記制御電極Ｐ₁、Ｐ₂との間に、前記強誘
電体膜４４の抗電圧Ｖ_Cよりも大きい電圧−２Ｖ_Cを印
加することによって、総ての前記メモリセルＭ₁₁〜Ｍ₂₂
の情報を一括消去し、総ての前記スイッチングトランジ
スタＴ_P11〜Ｔ_P22を導通状態にし、選択された前記メ
モリセルＭ₁₁で互いに交差する第１の前記ワード線Ｗ₁
と第１の前記制御電極Ｐ₁との間に前記抗電圧Ｖ_Cより
も大きく且つ前記一括消去時とは逆極性の電圧２Ｖ_Cを
印加し、前記第１のワード線Ｗ₁との間の電圧が前記抗
電圧Ｖ_Cよりも小さい電圧４Ｖ_C／３を前記第１の制御
電極Ｐ₁以外の第２の制御電極Ｐ₂に印加し、前記第１
及び第２の制御電極Ｐ₁、Ｐ₂との間の電圧が前記抗電
圧Ｖ_Cよりも小さい電圧２Ｖ_C／３を前記第１のワード
線Ｗ₁以外の第２のワード線Ｗ₂に印加することによっ
て、前記選択されたメモリセルＭ₁₁に情報を書き込み、
総ての前記スイッチングトランジスタＴ_P11〜Ｔ_P22を
非導通状態にし、選択された前記メモリセルＭ₁₁を通る
前記ワード線Ｗ₁に前記読み出し電圧Ｖ_Rを印加するこ
とによって、前記選択されたメモリセルＭ₁₁から情報を
読み出すことを特徴としている。

【００２０】請求項７の不揮発性半導体記憶装置の使用
方法は、請求項６の不揮発性半導体記憶装置の使用方法
において、前記書き込みに際して、前記第１の制御電極
Ｐ₁との間の電圧が前記抗電圧Ｖ_Cよりも小さい電圧２
Ｖ_C／３を前記第１及び第２のワード線Ｗ₁、Ｗ₂に印
加すると共に、これら第１及び第２のワード線Ｗ₁、Ｗ
₂よりも前記第１の制御電極Ｐ₁との間の電圧が大きく
且つこれら第１及び第２のワード線Ｗ₁、Ｗ₂との間の
電圧が前記抗電圧Ｖ_Cよりも小さい電圧４Ｖ_C／３を前
記第２の制御電極Ｐ₂に印加し、総ての前記スイッチン
グトランジスタＴ_P11〜Ｔ_P22を導通状態にした後、前
記第２のワード線Ｗ₂よりも前記第１の制御電極Ｐ₁と
の間の電圧が大きくて前記抗電圧Ｖ_Cよりも大きく且つ
前記第２の制御電極Ｐ₂との間の電圧が前記抗電圧Ｖ_C
よりも小さい電圧２Ｖ_Cを前記第１のワード線Ｗ₁に印
加することを特徴としている。

【００２１】請求項８の不揮発性半導体記憶装置の製造
方法は、請求項４の不揮発性半導体記憶装置を製造する
に際して、前記スイッチングトランジスタＴ_P11〜Ｔ
_P22のゲート電極３４を行方向に連ねて形成する工程
と、前記スイッチングトランジスタＴ_P11〜Ｔ_P22の前
記ゲート電極３４に、第１の絶縁膜３６から成る側壁を
形成する工程と、前記第１の絶縁膜３６間で前記活性層
３１に接触し且つこれら第１の絶縁膜３６間の凹部を埋
める導電膜４１を形成する工程と、前記導電膜４１を各
列毎に分断する工程と、分断した前記導電膜４１間の凹
部を第２の絶縁膜４３で埋めた後、これらの導電膜４１
及び第２の絶縁膜４３の上層に前記強誘電体膜４４及び
前記ワード線Ｗ₁、Ｗ₂を形成する工程とを有すること
を特徴としている。

【００２２】

【作用】請求項１の不揮発性半導体記憶装置では、強誘
電体膜４４と常誘電体膜２７との間に中間電極３１、４
１が設けられているので、強誘電体膜４４に印加する電
圧はゲート電極４６と中間電極３１、４１との間にのみ
印加すればよく、ＭＩＳトランジスタ４７にチャネルを
形成してゲート電極４６とチャネルとの間に電圧を印加
する必要がない。このため、強誘電体膜４４に印加する
電圧を、閾値電圧に依存することなく決定することがで
きる。

【００２３】請求項２の不揮発性半導体記憶装置では、
スイッチングトランジスタＴ_P11〜Ｔ_P22を介して中間
電極３１、４１が制御電極Ｐ₁、Ｐ₂に接続されている
ので、ゲート電極４６と制御電極Ｐ₁、Ｐ₂との間に所
定の電圧を印加してスイッチングトランジスタＴ_P11〜
Ｔ_P22を導通状態にすれば、この電圧が強誘電体膜４４
にのみ印加される。また、スイッチングトランジスタＴ
_P11〜Ｔ_P22を非導通状態にすれば、中間電極３１、４
１が浮遊状態になり、ゲート電極４６に印加した電圧に
よる電界がＭＩＳトランジスタ４７のチャネルに作用す
る。

【００２４】請求項３の不揮発性半導体記憶装置では、
制御電極Ｐ₁、Ｐ₂に接続されているスイッチングトラ
ンジスタＴ_P11〜Ｔ_P22のソース／ドレインが互いに直
列に接続されて列方向に延在しており、ワード線Ｗ₁、
Ｗ₂が行方向に延在している。このため、ワード線
Ｗ₁、Ｗ₂と制御電極Ｐ₁、Ｐ₂とを選択することによ
って所望のメモリセルＭ₁₁〜Ｍ₂₂を選択することがで
き、制御電極Ｐ₁、Ｐ₂を用いる所定の動作を所望のメ
モリセルＭ₁₁〜Ｍ₂₂に対して行うことができる。

【００２５】請求項４の不揮発性半導体記憶装置では、
スイッチングトランジスタＴ_P11〜Ｔ_P22の活性層３１
と中間電極３１とが同一層の半導体膜３１で形成されて
いるので、スイッチングトランジスタＴ_P11〜Ｔ_P22の
活性層３１と中間電極３１とを同一の工程で同時に形成
することができる。

【００２６】請求項５の不揮発性半導体記憶装置では、
読み出し電圧Ｖ_Rのうちで強誘電体膜４４に印加される
電圧Ｖ_FRがこの強誘電体膜４４の抗電圧Ｖ_Cよりも小さ
いので、読み出し時に情報が破壊されず、情報の再書き
込みが不要である。

【００２７】請求項６の不揮発性半導体記憶装置の使用
方法では、メモリセルＭ₁₁に情報を書き込む際に、選択
されたメモリセルＭ₁₁の強誘電体膜４４にのみ抗電圧Ｖ
_Cよりも大きな電圧が印加され、選択されていないメモ
リセルＭ₁₂〜Ｍ₂₂の強誘電体膜４４には抗電圧Ｖ_Cより
も小さな電圧しか印加されない。このため、選択された
メモリセルＭ₁₁にのみ情報が書き込まれ、選択されてい
ないメモリセルＭ₁₂〜Ｍ₂₂には情報が書き込まれない。
また、一括消去では総てのメモリセルＭ₁₁〜Ｍ₂₂の情報
が消去され、読み出しでは何れのメモリセルＭ₁₁〜Ｍ₂₂
の情報も破壊されない。

【００２８】請求項７の不揮発性半導体記憶装置の使用
方法では、総てのスイッチングトランジスタＴ_P11〜Ｔ
_P22を導通状態にする前に、第１及び第２のワード線Ｗ
₁、Ｗ₂よりも第１の制御電極Ｐ₁との間の電圧が大き
い電圧を第２の制御電極Ｐ₂に印加している。このた
め、第２の制御電極Ｐ₂に電圧を印加する時期が第１及
び第２のワード線Ｗ₁、Ｗ₂に電圧を印加する時期より
早くなっても、メモリセルＭ₁₁〜Ｍ₂₂における中間電極
３１、４１は浮遊状態であり、この第２の制御電極Ｐ₂
に接続されているメモリセルＭ₁₂、Ｍ₂₂の情報は破壊さ
れない。

【００２９】また、第１及び第２のワード線Ｗ₁、Ｗ₂
との間の電圧が抗電圧Ｖ_Cよりも小さい電圧４Ｖ_C／３
を第２の制御電極Ｐ₂に印加した後に、第１の制御電極
Ｐ₁との間の電圧が抗電圧Ｖ_Cよりも大きく且つ第２の
制御電極Ｐ₂との間の電圧が抗電圧Ｖ_Cよりも小さい電
圧２Ｖ_Cを第１のワード線Ｗ₁に印加している。このた
め、第２の制御電極Ｐ₂に電圧を印加する時期が第１及
び第２のワード線Ｗ₁、Ｗ₂に電圧を印加する時期より
遅くなっても、この第２の制御電極Ｐ₂に接続されてい
るメモリセルＭ₁₂、Ｍ₂₂の情報は破壊されない。

【００３０】請求項８の不揮発性半導体記憶装置の製造
方法では、スイッチングトランジスタＴ_P11〜Ｔ_P22の
ゲート電極３４の側壁である第１の絶縁膜３６間の凹部
を導電膜４１及び第２の絶縁膜４３で平坦にした後に、
これらの導電膜４１及び第２の絶縁膜４３の上層に強誘
電体膜４４及びワード線Ｗ₁、Ｗ₂を形成しているの
で、スイッチングトランジスタＴ_P11〜Ｔ_P22のゲート
電極３４間のスペースが狭くても、強誘電体膜４４及び
ワード線Ｗ₁、Ｗ₂を容易に形成することができる。

【００３１】

【実施例】以下、本願の発明の一実施例を、図１〜１３
を参照しながら説明する。図１〜３が本実施例を示して
いるが、まず、図４〜６によって本実施例の製造方法を
説明する。本実施例を製造するためには、図４（ａ）に
示す様に、ｐ型のＳｉ基板２１の表面に積層構造のＳｉ
₃Ｎ₄／ＳｉＯ₂膜２２を形成し、このＳｉ₃Ｎ₄／Ｓ
ｉＯ₂膜２２上でフォトレジスト２３を縞状の素子活性
領域のパターンに加工する。

【００３２】なお、素子活性領域の延在方向がメモリセ
ルアレイの列方向になり、素子活性領域の延在方向とは
垂直な方向がメモリセルアレイの行方向になる。その
後、フォトレジスト２３をマスクにしてＳｉ₃Ｎ₄／Ｓ
ｉＯ₂膜２２をエッチングし、更にフォトレジスト２３
をマスクにしてＡｓ⁺２４をＳｉ基板２１中へイオン注
入する。

【００３３】次に、図４（ｂ）に示す様に、フォトレジ
スト２３を除去した後、Ｓｉ₃Ｎ₄／ＳｉＯ₂膜２２を
酸化防止膜とするＬＯＣＯＳ法を実行して、素子分離領
域の表面にＳｉＯ₂膜２５を形成すると共に、イオン注
入したＡｓ⁺２４でＳｉＯ₂膜２５下にｎ⁺拡散層２６
ａ、２６ｂを形成する。

【００３４】次に、図４（ｃ）に示す様に、Ｓｉ₃Ｎ₄
／ＳｉＯ₂膜２２を除去した後、ゲート酸化膜としての
ＳｉＯ₂膜２７を素子活性領域の表面に形成する。な
お、このＳｉＯ₂膜２７の膜厚ｔ_OX＝５ｎｍ、比誘電率
ε_OX＝３．９とする。そして、不純物を含まない多結晶
Ｓｉ膜３１を全面に堆積させ、この多結晶Ｓｉ膜３１の
全面にＢ⁺３２をイオン注入する。

【００３５】次に、図５（ａ）に示す様に、素子活性領
域上及びその近傍のＳｉＯ₂膜２５上を列方向へ延在す
るパターンに多結晶Ｓｉ膜３１を加工し、この多結晶Ｓ
ｉ膜３１の表面にＳｉＯ₂膜３３を形成する。なお、多
結晶Ｓｉ膜３１の加工に際しては、その断面形状を従来
公知の方法で順テーパ状にする。その後、ｎ⁺型の多結
晶Ｓｉ膜３４を全面に堆積させ、この多結晶Ｓｉ膜３４
上の全面にＳｉＯ₂膜３５を堆積させる。

【００３６】次に、図５（ｂ）に示す様に、行方向へ延
在する縞状のパターンに、ＳｉＯ₂膜３５、多結晶Ｓｉ
膜３４及びＳｉＯ₂膜３３を連続的に加工する。そし
て、ＳｉＯ₂膜３６の堆積及びエッチバックによって、
このＳｉＯ₂膜３６から成る側壁を多結晶Ｓｉ膜３４等
の側面に形成する。そして、ＳｉＯ₂膜３５等をマスク
にして、閾値電圧を調整するためのＰｈｏｓ⁺３７と多
結晶Ｓｉ膜３１をｎ⁺化するためのＰｈｏｓ⁺３８と
を、エネルギを互いに異ならせて連続的にイオン注入す
る。

【００３７】次に、図６（ａ）に示す様に、ｎ⁺型の多
結晶Ｓｉ膜４１の堆積及びエッチバックによって、Ｓｉ
Ｏ₂膜３６同士の間の凹部を埋めて行方向へ延在する縞
状の多結晶Ｓｉ膜４１を形成する。そして、Ｐｔ膜や積
層構造のＰｔ／ＴｉＮ膜等である金属膜４２を全面に堆
積させ、多結晶Ｓｉ膜３１と同程度の幅に金属膜４２及
び多結晶Ｓｉ膜４１、３１を加工する。この結果、多結
晶Ｓｉ膜４１は、各メモリセルに対応して孤立している
島状のパターンになる。

【００３８】次に、図６（ｂ）に示す様に、ＳｉＯ₂膜
４３の堆積及びエッチバックによって、多結晶Ｓｉ膜４
１、３１同士の間の凹部をＳｉＯ₂膜４３で埋めて表面
を平坦化する。そして、図３に示した様に、ＰＺＴ等の
強誘電体膜４４、Ｔｉ膜等のバリアメタル膜４５及びＡ
ｌ膜４６を順次に形成し、行方向に並んでいる多結晶Ｓ
ｉ膜４１同士を連ねるワード線のパターンに、これらの
Ａｌ膜４６、バリアメタル膜４５及び強誘電体膜４４を
連続的に加工する。

【００３９】なお、強誘電体膜４４の抗電界Ｅ_C＝６×
１０⁴Ｖ／ｃｍ、膜厚ｔ_F＝１２５ｎｍ、抗電圧Ｖ_C＝
Ｅ_C・ｔ_F＝０．７５Ｖ、比誘電率ε_F＝２５０とす
る。その後、従来公知の方法で表面保護膜（図示せず）
等を形成して、本実施例を完成させる。

【００４０】以上の様にして製造した本実施例では、図
１、２に示した様に、ｎ⁺拡散層２６ａを共通ソース線
Ｓ₁₂とし、ｎ⁺拡散層２６ｂをビット線Ｂ₁、Ｂ₂つま
りドレイン線とし、Ａｌ膜４６から成っているワード線
Ｗ₁、Ｗ₂をゲート電極とするＭＩＳトランジスタ４７
によって、メモリセルＭ₁₁〜Ｍ₂₂等のメモリセルＭが形
成されている。

【００４１】また、多結晶Ｓｉ膜３１を活性層とし、多
結晶Ｓｉ膜３４をゲート電極Ｇ_Pとする薄膜トランジス
タ４８によって、スイッチングトランジスタＴ_P11〜Ｔ
_P22等が形成されている。そして、書き込み及び消去用
の制御電極としてのプレート電極Ｐ₁、Ｐ₂が、多結晶
Ｓｉ膜３１の端部（図示せず）に接続されている。

【００４２】次に、総てのメモリセルＭ₁₁〜Ｍ₂₂の情報
を一括消去した後、メモリセルＭ₁₁に選択的に情報を書
き込み、更にこのメモリセルＭ₁₁から情報を読み出す場
合の動作について順次に説明する。次の表１は、その場
合に印加する電圧を示している。なお、電源電圧Ｖ_CCは
抗電圧Ｖ_C＝０．７５Ｖの２倍である１．５Ｖに設定し
てある。

【００４３】まず、総てのメモリセルＭ₁₁〜Ｍ₂₂の情報
を一括消去するためには、表１に示した様に電圧を印加
して、スイッチングトランジスタＴ_P11〜Ｔ_P22を導通
させる。すると、総てのメモリセルＭ₁₁〜Ｍ₂₂におい
て、Ａｌ膜４６と多結晶Ｓｉ膜３１、４１との間に、図
１４に示した−２Ｖ_Cの電圧が印加される。この結果、
図７に示す様に強誘電体膜４４が分極し、ＭＩＳトラン
ジスタ４７の閾値電圧が正側へシフトして図１７に示し
たＶ_thEになる。

【００４４】

【表１】

【００４５】メモリセルＭ₁₁に選択的に情報を書き込む
ためには、表１に示した様に電圧を印加して、スイッチ
ングトランジスタＴ_P11〜Ｔ_P22を導通させる。する
と、プレート電極Ｐ₁に接続されている多結晶Ｓｉ膜３
１とワード線Ｗ₁との交点に位置しているメモリセルＭ
₁₁では、Ａｌ膜４６と多結晶Ｓｉ膜３１、４１との間
に、図１４に示した２Ｖ_Cの電圧が印加される。この結
果、図８に示す様に強誘電体膜４４が分極し、ＭＩＳト
ランジスタ４７の閾値電圧が負側へシフトして図１７に
示したＶ_thWになる。

【００４６】しかし、プレート電極Ｐ₂に接続されてい
る多結晶Ｓｉ膜３１とワード線Ｗ₁との交点に位置して
いるメモリセルＭ₁₂では、Ａｌ膜４６と多結晶Ｓｉ膜３
１、４１との間に、図１４に示した２Ｖ_C／３の電圧し
か印加されない。このため、図９に示す様に強誘電体膜
４４の分極が消去状態から反転せず、ＭＩＳトランジス
タ４７の閾値電圧は変化しない。

【００４７】また、プレート電極Ｐ₁に接続されている
多結晶Ｓｉ膜３１とワード線Ｗ₂との交点に位置してい
るメモリセルＭ₂₁でも、Ａｌ膜４６と多結晶Ｓｉ膜３
１、４１との間に、２Ｖ_C／３の電圧しか印加されな
い。このため、図１０に示す様に強誘電体膜４４の分極
が消去状態から反転せず、ＭＩＳトランジスタ４７の閾
値電圧は変化しない。

【００４８】更に、プレート電極Ｐ₂に接続されている
多結晶Ｓｉ膜３１とワード線Ｗ₂との交点に位置してい
るメモリセルＭ₂₂でも、Ａｌ膜４６と多結晶Ｓｉ膜３
１、４１との間に、メモリセルＭ₁₂、Ｍ₂₁の場合と大き
さが同じで極性が反対の電圧しか印加されない。このた
め、図１１に示す様に強誘電体膜４４の分極が消去状態
から反転せず、ＭＩＳトランジスタ４７の閾値電圧はや
はり変化しない。

【００４９】図１２は、以上の様にメモリセルＭ₁₁に選
択的に情報を書き込む場合における各電圧の印加タイミ
ングを示している。ゲート電極Ｇ_Pに電圧Ｖ_CCを印加し
てスイッチングトランジスタＴ_P11〜Ｔ_P22を導通状態
にする前は、多結晶Ｓｉ膜３１、４１は浮遊状態であ
り、スイッチングトランジスタＴ_P11〜Ｔ_P22を導通状
態にして始めて、プレート電極Ｐ₁、Ｐ₂の電位が多結
晶Ｓｉ膜３１、４１に伝わる。

【００５０】従って、この図１２から明らかな様に、ゲ
ート電極Ｇ_Pに電圧Ｖ_CCを印加する前において、プレー
ト電極Ｐ₂に電圧２Ｖ_CC／３を印加する時期が、ワード
線Ｗ₁、Ｗ₂に電圧Ｖ_CC／３を印加する時期からずれた
としても、メモリセルＭ₁₂〜Ｍ₂₂の強誘電体膜４４には
２Ｖ_C／３以下の電圧しか印加されない。従って、これ
らのメモリセルＭ₁₂〜Ｍ₂₂の情報が意図に反して破壊さ
れることがない。

【００５１】最後に、メモリセルＭ₁₁から情報を読み出
すためには、表１に示した様に電圧を印加して、スイッ
チングトランジスタＴ_P11〜Ｔ_P22を非導通状態にす
る。すると、多結晶Ｓｉ膜３１、４１が浮遊状態にな
り、また、ＳｉＯ₂膜２７及び強誘電体膜４４の膜厚ｔ
_OX、ｔ_F及び比誘電率ε_OX、ε_Fが既述の様な値を有し
ているので、強誘電体膜４４に印加される電圧Ｖ_FRは、
読み出し電圧Ｖ_R＝Ｖ_CCに対して、Ｖ_FR＝Ｖ_R／〔１＋（ε_F・ｔ_OX）／（ε_OX・ｔ_F）〕＝Ｖ_R／３．５６４１になる。

【００５２】そして、既述の様にＶ_R＝Ｖ_CC＝１．５Ｖ
であるので、上式からＶ_FR＝０．４２Ｖとなる。従っ
て、強誘電体膜４４に印加される電圧Ｖ_FRは２Ｖ_C／３
＝Ｖ_CC／３＝０．５Ｖ以下であり、図１３に示す様に強
誘電体膜４４の分極が書き込み状態から反転せず、読み
出しに伴ってメモリセルＭ₁₁の情報が破壊されることは
ない。

【００５３】以上の説明からも明らかな様に、本実施例
では、消去電圧Ｖ_E、書き込み電圧Ｖ_W、読み出し電圧
Ｖ_Rの何れもが電源電圧Ｖ_CC＝１．５Ｖと等しいので、
低電圧で動作させることができる。従って、昇圧回路や
高耐圧回路が不要であり、周辺回路の面積が小さくなる
と共に、周辺回路の形成工程が簡易化され且つ工程数も
減少する。

【００５４】また、図１６（ｃ）に示した構造では、消
去及び書き込みに際して常誘電体膜１５に高電界が印加
されると共に、金属膜１６が浮遊状態であるので、ファ
ウラー−ノルドハイムトンネルで常誘電体膜１５を透過
したキャリアが金属膜１６に注入されて、閾値電圧がば
らつく。これに対して、本実施例では、低電圧で動作さ
せることができると共に、金属膜４２が多結晶Ｓｉ膜４
１、３１に接触していて浮遊状態ではないので、キャリ
アの注入によって閾値電圧がばらつくことはない。

【００５５】また、図３（ｃ）に示した様に、薄膜トラ
ンジスタ４８の活性層である多結晶Ｓｉ膜３１のうち
で、ゲート電極Ｇ_Pである多結晶Ｓｉ膜３４下の部分は
順テーパ状になっている。従って、この部分における電
界集中が緩和されており、薄膜トランジスタ４８の信頼
性が高い。

【００５６】

【発明の効果】請求項１の不揮発性半導体記憶装置で
は、強誘電体膜に印加する電圧を、閾値電圧に依存する
ことなく決定することができるので、低電圧で動作させ
ることが可能である。

【００５７】請求項２の不揮発性半導体記憶装置では、
ゲート電極と制御電極との間に所定の電圧を印加してス
イッチングトランジスタを導通状態にすれば、この電圧
が強誘電体膜にのみ印加されるが、スイッチングトラン
ジスタを非導通状態にすれば、ゲート電極に印加した電
圧による電界がＭＩＳトランジスタのチャネル領域に作
用する。このため、読み出し動作に支障がなく、低電圧
での動作を円滑に行うことができる。

【００５８】請求項３の不揮発性半導体記憶装置では、
制御電極を用いる所定の動作を所望のメモリセルに対し
て行うことができるので、メモリセルが行列状に配置さ
れていてもラングムアクセスが可能である。

【００５９】請求項４の不揮発性半導体記憶装置では、
スイッチングトランジスタの活性層と中間電極とを同一
の工程で同時に形成することができるので、製造コスト
が低い。

【００６０】請求項５の不揮発性半導体記憶装置では、
読み出し時に情報が破壊されず、情報の再書き込みが不
要であるので、読み出しを高速に行うことができる。ま
た、実効的な消去／書き込み回数が少なくて強誘電体膜
の劣化が少ないので、書き換え可能な回数が多くて寿命
が長い。

【００６１】請求項６の不揮発性半導体記憶装置の使用
方法では、選択されたメモリセルにのみ情報が書き込ま
れ、選択されていないメモリセルには情報が書き込まれ
ない。また、一括消去では総てのメモリセルの情報が消
去され、読み出しでは何れのメモリセルの情報も破壊さ
れない。このため、不揮発性半導体記憶装置の信頼性が
高い。

【００６２】請求項７の不揮発性半導体記憶装置の使用
方法では、情報の書き込みに際して、選択したメモリセ
ル以外のメモリセルの情報が破壊されないので、書き込
みディスターブを防止することができる。

【００６３】請求項８の不揮発性半導体記憶装置の製造
方法では、スイッチングトランジスタのゲート電極間の
スペースが狭くても、強誘電体膜及びワード線を容易に
形成することができるので、集積度の高い不揮発性半導
体記憶装置でも高い歩留りで製造することができる。

【図面の簡単な説明】

【図１】本願の発明の一実施例によるメモリセルアレイ
の等価回路図である。

【図２】一実施例によるメモリセルアレイの平面図であ
る。

【図３】一実施例によるメモリセルアレイを示してお
り、（ａ）（ｂ）（ｃ）は図２の夫々ＩＩＩＡ−ＩＩＩ
Ａ線、ＩＩＩＢ−ＩＩＩＢ線及びＩＩＩＣ−ＩＩＩＣ線
に沿う位置における側断面図である。

【図４】一実施例の初期の製造工程を順次に示してお
り、図３（ａ）（ｂ）に対応する側断面図である。

【図５】一実施例の中期の製造工程を順次に示してお
り、図３（ａ）（ｂ）に対応する側断面図である。

【図６】一実施例の終期の製造工程を順次に示してお
り、図３（ａ）（ｂ）に対応する側断面図である。

【図７】情報の消去時におけるメモリセルＭ₁₁〜Ｍ₂₂の
概念図である。

【図８】情報の書き込み時におけるメモリセルＭ₁₁の概
念図である。

【図９】情報の書き込み時におけるメモリセルＭ₁₂の概
念図である。

【図１０】情報の書き込み時におけるメモリセルＭ₂₁の
概念図である。

【図１１】情報の書き込み時におけるメモリセルＭ₂₂の
概念図である。

【図１２】情報の書き込み時における電圧の印加タイミ
ングを示すグラフである。

【図１３】情報の読み出し時におけるメモリセルＭ₁₁の
概念図である。

【図１４】強誘電体のヒステリシス特性の一例を示すグ
ラフである。

【図１５】強誘電体を用いた第１の方式の半導体記憶装
置におけるメモリセルの等価回路図である。

【図１６】強誘電体を用いた第２の方式の半導体記憶装
置を示しており、（ａ）はメモリセルの等価回路図、
（ｂ）はメモリセルを形成しているＭＩＳトランジスタ
の側断面図、（ｂ）はメモリセルを形成している他の構
造のＭＩＳトランジスタの側断面図である。

【図１７】強誘電体を用いた半導体記憶装置のＭＩＳト
ランジスタにおける閾値電圧の変化を示すグラフであ
る。

【図１８】強誘電体を用いた第２の方式の半導体記憶装
置によるメモリセルアレイの等価回路図である。

【符号の説明】

２７ＳｉＯ₂膜３１多結晶Ｓｉ膜３４多結晶Ｓｉ膜４１多結晶Ｓｉ膜４３ＳｉＯ₂膜４４強誘電体膜４６Ａｌ膜４７ＭＩＳトランジスタＭ₁₁ メモリセルＭ₁₂ メモリセルＭ₂₁ メモリセルＭ₂₂ メモリセルＷ₁ ワード線Ｗ₂ ワード線Ｔ_P11 スイッチングトランジスタＴ_P12 スイッチングトランジスタＴ_P21 スイッチングトランジスタＴ_P22 スイッチングトランジスタＰ₁ プレート電極Ｐ₂ プレート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４５１ 27/108 21/8242

Claims

【特許請求の範囲】

【請求項１】ゲート電極側の強誘電体膜とチャネル領
域側の常誘電体膜とでゲート絶縁膜が構成されているＭ
ＩＳトランジスタによってメモリセルが形成されている
不揮発性半導体記憶装置において、前記強誘電体膜と前記常誘電体膜との間に中間電極が設
けられていることを特徴とする不揮発性半導体記憶装
置。
【請求項２】スイッチングトランジスタを介して前記
中間電極が制御電極に接続されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。
【請求項３】ゲート電極側の強誘電体膜とチャネル領
域側の常誘電体膜とでゲート絶縁膜が構成されているＭ
ＩＳトランジスタによってメモリセルが形成されてお
り、複数の前記メモリセルが行列状に配置されており、
行方向に配置されている前記ＭＩＳトランジスタの前記
ゲート電極が互いに連なってワード線を形成している不
揮発性半導体記憶装置において、前記強誘電体膜と前記常誘電体膜との間に中間電極が設
けられており、前記複数のメモリセルの各々にスイッチングトランジス
タが設けられており、前記スイッチングトランジスタを介して前記中間電極が
制御電極に接続されており、列方向に配置されている前記スイッチングトランジスタ
のソース／ドレインが互いに直列に接続されていること
を特徴とする不揮発性半導体記憶装置。
【請求項４】前記スイッチングトランジスタが薄膜ト
ランジスタであり、この薄膜トランジスタの活性層と前記中間電極とが同一
層の半導体膜で形成されていることを特徴とする請求項
３記載の不揮発性半導体記憶装置。
【請求項５】前記メモリセルの情報を読み出すために
前記ＭＩＳトランジスタのチャネルと前記ワード線との
間に印加される読み出し電圧のうちで前記強誘電体膜に
印加される電圧がこの強誘電体膜の抗電圧よりも小さく
なる様に、この強誘電体膜及び前記常誘電体膜の比誘電
率及び膜厚が設定されていることを特徴とする請求項３
記載の不揮発性半導体記憶装置。
【請求項６】総ての前記スイッチングトランジスタを
導通状態にし、総ての前記ワード線と総ての前記制御電
極との間に、前記強誘電体膜の抗電圧よりも大きい電圧
を印加することによって、総ての前記メモリセルの情報
を一括消去し、総ての前記スイッチングトランジスタを導通状態にし、
選択された前記メモリセルで互いに交差する第１の前記
ワード線と第１の前記制御電極との間に前記抗電圧より
も大きく且つ前記一括消去時とは逆極性の電圧を印加
し、前記第１のワード線との間の電圧が前記抗電圧より
も小さい電圧を前記第１の制御電極以外の第２の制御電
極に印加し、前記第１及び第２の制御電極との間の電圧
が前記抗電圧よりも小さい電圧を前記第１のワード線以
外の第２のワード線に印加することによって、前記選択
されたメモリセルに情報を書き込み、総ての前記スイッチングトランジスタを非導通状態に
し、選択された前記メモリセルを通る前記ワード線に前
記読み出し電圧を印加することによって、前記選択され
たメモリセルから情報を読み出すことを特徴とする請求
項５記載の不揮発性半導体記憶装置の使用方法。
【請求項７】前記書き込みに際して、前記第１の制御電極との間の電圧が前記抗電圧よりも小
さい電圧を前記第１及び第２のワード線に印加すると共
に、これら第１及び第２のワード線よりも前記第１の制
御電極との間の電圧が大きく且つこれら第１及び第２の
ワード線との間の電圧が前記抗電圧よりも小さい電圧を
前記第２の制御電極に印加し、総ての前記スイッチングトランジスタを導通状態にした
後、前記第２のワード線よりも前記第１の制御電極との
間の電圧が大きくて前記抗電圧よりも大きく且つ前記第
２の制御電極との間の電圧が前記抗電圧よりも小さい電
圧を前記第１のワード線に印加することを特徴とする請
求項６記載の不揮発性半導体記憶装置の使用方法。
【請求項８】前記スイッチングトランジスタのゲート
電極を行方向に連ねて形成する工程と、前記スイッチングトランジスタの前記ゲート電極に、第
１の絶縁膜から成る側壁を形成する工程と、前記第１の絶縁膜間で前記活性層に接触し且つこれら第
１の絶縁膜間の凹部を埋める導電膜を形成する工程と、前記導電膜を各列毎に分断する工程と、分断した前記導電膜間の凹部を第２の絶縁膜で埋めた
後、これらの導電膜及び第２の絶縁膜の上層に前記強誘
電体膜及び前記ワード線を形成する工程とを有すること
を特徴とする請求項４記載の不揮発性半導体記憶装置の
製造方法。