CN110189777B - 非挥发性铁电存储器件及其驱动方法 - Google Patents

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Abstract

本发明涉及非挥发性铁电存储器件及其驱动方法。本发明一实施例的非挥发性铁电存储器件作为非挥发性存储器件，包括半导体活性层、多个存储单元以及控制电路，多个存储单元在半导体活性层上串联结合，控制电路对多个存储单元中的选择存储单元执行读取工作及编程工作，非挥发性铁电存储器件的特征在于，各个存储单元可具有栅极结构，栅极结构包括：上述半导体活性层上的顺电层；电介质堆栈，具有铁电层及电荷捕获点，铁电层层叠于顺电层上，电荷捕获点通过配置于顺电层与铁电层之间的界面或半导体活性层与顺电层之间的界面来借助所捕获的电荷而产生铁电层的负电容效应；以及上述铁电层上的控制栅极。

Description

非挥发性铁电存储器件及其驱动方法
技术领域
本发明涉及半导体技术，更详细地，涉及非挥发性铁电存储器件(Non-volatileferroelectric memory device)及其驱动方法。
背景技术
最近，随着如数码相机、MP3播放器、掌上电脑(PDA，personal digitalassistants)及手机的便携式数字应用设备的需求增加和以往的硬盘被固态硬盘(SSD，solid-state drives)替代，非挥发性存储器市场正急速膨胀。作为上述非挥发性存储器件代表性的有低费用的可进行高集成化的NAND闪存器件。
上述NAND闪存器件具有基于金属氧化物半导体场效应晶体管(MOSFET)的晶体管电池结构，根据信息存储层的种类分为浮栅型和电荷捕获型存储器件。通常，在上述NAND闪存器件中，随着I-V曲线具有缓慢的坡度，存储单元晶体管的阈值电压Vth的散布较宽，结果，具有刷新率(refresh margin)变窄的问题。这种窄的刷新率成为增加读取时间的原因，从而妨碍闪存器件的工作速度的改善。
为了克服如基于上述浮栅型及电荷捕获型存储单元晶体管的以往的NAND闪存器件所具有的阈值电压的散布的缺点，控制亚阈值摆幅(subthreshold swing；SS)值成为技术的解决方法。但是，在以往的NAND闪存器件中，借助热载流子的注入进行编程，因此，控制亚阈值摆幅值的物理下限值限制为60mV/dec，因此，理论上不可能将控制亚阈值摆幅值降低至低于60mV/dec。并且，以往的NAND闪存器件工作电压高，达到20V上下，因而要在低电压电路驱动需要使用特殊的高电压升压电路，存在电力消耗大的缺点。
因此，为了减少上述控制亚阈值摆幅值，需要改良构成以往的NAND闪存器件的电介质堆栈。作为相关尝试，公开了利用铁电场效应晶体管(Ferroelectric gate fieldeffect transistor：FeFET)的NAND存储器件的结构。但是，串联上述铁电场效应晶体管来构成的非挥发性NAND存储器件为了读取在一个串内选择的存储单元的数据，需打开未被选择的其他多个存储单元，为此，通常，向未被选择的其他多个存储单元的控制栅极施加大于向选择存储单元的栅极施加的读取电压的高电压的流动电压Vpass。
但是，在上述高电压的流动电压Vpass中，铁电层的极化方向被变更而具有导致数据干扰(disturb)的问题。例如，在未被选择的存储单元的铁电层的极化方向朝向通道层的相反方向定向的情况下(通常，将此定义为消除状态)，借助流动电压Vpass以上述铁电的极化方向朝向通道层的方式被反转(或者，去极化(depolarization))，在此情况下，可产生无意地存储单元的编程或消除。这种问题可成为用于实现利用铁电场效应晶体管的非挥发性NAND存储器件的大障碍。
因此，当利用铁电场效应晶体管的非挥发性NAND存储器件的选择存储单元进行编程、读取及消除工作时，需要防止与上述选择存储单元共享位线的未被选择的其他多个存储单元的干扰的新的驱动方法，为此，需要通过改善阈值电压Vth的散布来提高刷新率(refresh margin)的同时改善NAND存储器件的工作速度。
发明内容
本发明所要实现的目的在于，提供如下的非挥发性铁电存储器件，即，当执行选择存储单元的编程、读取及消除工作时，防止或减少因打开和上述选择存储单元共享位线的其他非选择存储单元而造成的其他上述非选择存储单元的干扰，通过改善阈值电压Vth的分散来提高刷新范围(refresh margin)，同时改善NAND存储器件的工作速度。
并且，本发明所要实现的其他目的为提供具有如上所述的优点的非挥发性铁电存储器件的驱动方法。
根据本发明的实施例，可提供如下的非挥发性铁电存储器件，作为非挥发性存储器件，包括半导体活性层、多个存储单元以及控制电路，上述多个存储单元在上述半导体活性层上串联结合，上述控制电路对上述多个存储单元中的选择存储单元执行读取工作及编程工作，上述非挥发性铁电存储器件的各个存储单元具有栅极结构，上述栅极结构包括：上述半导体活性层上的顺电层；电介质堆栈，具有铁电层及电荷捕获点，上述铁电层层叠于上述顺电层上，上述电荷捕获点通过配置于上述顺电层与上述铁电层之间的界面来借助所捕获的电荷而产生上述铁电层的负电容效应；以及上述铁电层上的控制栅极。上述存储单元的亚阈值摆幅(subthreshold swing；SS)值的大小在60nmV/dec以下。上述控制电路能够以分别与在上述电荷捕获点所捕获的电荷的两种极性相对应的方式分配消除状态及编程状态中的一种。当上述控制电路对上述选择存储单元执行读取工作时，使上述非选择存储单元的铁电层内的极化产生反转，以便打开与上述选择存储单元共享位线的至少一个非选择存储单元，使得上述非选择存储单元的电荷捕获点内的多个电荷可维持捕获。可通过在上述电荷捕获点内捕获的多个电荷和上述铁电层的被反转的极化，来诱导上述铁电层的去极化现象。当上述控制电路对上述选择存储单元结束读取工作时，电荷捕获点内的多个电荷维持捕获，可通过上述铁电层的去极化现象来使上述铁电层内的被反转的极化恢复到之前的极化。当上述控制电路对上述选择存储单元执行编程工作时，可使上述选择存储单元的铁电层内的极化产生反转，并可使上述选择存储单元的电荷捕获点内的多个电荷向上述选择存储单元的半导体活性层的通道移动，可使上述选择存储单元的半导体活性层的通道内的其他多个电荷在上述电荷捕获点被捕获。上述存储单元的传递特性可通过消除状态的第一电压电流曲线和编程状态的第二电压电流曲线显示，在上述读取工作过程中，上述控制电路可向上述选择存储单元的控制栅极施加读取电压，可向和上述选择存储单元共享位线的至少一个非选择存储单元的控制栅极施加流动电压，上述读取电压可由第一阈值电压与第二阈值电压之间的电压来确定，上述第一阈值电压能够以上述第一电压电流曲线来定义，上述第二阈值电压能够以上述第二电压电流曲线定义，并小于上述第一阈值电压，上述流动电压可由上述第二电流电压曲线重叠的重叠区域内的电压来确定。当执行上述编程工作时，上述控制电路可向上述选择存储单元的控制栅极施加编程电压，上述编程电压可由上述重叠区域内的大于上述流动电压的电压来确定。上述铁电层可包含氧化物铁电、氟化物铁电、铁电半导体、高分子铁电或它们的混合物。上述顺电层和上述铁电层可具有相同的结晶结构。上述结晶结构可以为钙钛矿结构、萤石结构或层状结构。通过上述顺电层而产生的上述电荷捕获点与上述半导体活性层的通道之间的电荷交换时间可比读取工作(reading time)的时间长。上述铁电层的厚度可在1nm至100nm的范围。上述顺电层的厚度可在1nm至100nm的范围。
根据本发明的另一实施例，可提供如下的非挥发性铁电存储器件的驱动方法，其中，上述非挥发性铁电存储器件包括多个存储单元，上述多个存储单元包括：上述半导体活性层上的顺电层；电介质堆栈，具有铁电层及电荷捕获点，上述铁电层层叠于上述顺电层上，上述电荷捕获点通过配置于上述顺电层与上述铁电层之间的界面来借助所捕获的电荷而产生上述铁电层的负电容效应；以及上述铁电层上的控制栅极，上述非挥发性铁电存储器件的驱动方法的特征在于，包括：在上述多个存储单元中选择一个存储单元的步骤；以使得和上述选择存储单元共享位线的至少一个非选择存储单元的电荷捕获点内的多个电荷维持捕获的方式进行控制的步骤；以及以打开上述非选择存储单元的方式使上述非选择存储单元的铁电层内的极化产生反转的步骤。本发明还可包括通过在上述电荷捕获点内捕获的多个电荷和上述铁电层的被反转的极化来诱导上述铁电层的去极化现象的步骤。本发明还可包括上述电荷捕获点内的多个电荷维持捕获并通过在上述铁电层诱导的去极化现象来使上述铁电层内的被反转的极化恢复到之前的极化的步骤。在一实施例中，本发明还可包括：使上述选择存储单元的铁电层内的极化产生反转的步骤；以及使上述选择存储单元的电荷捕获点内的多个电荷向上述选择存储单元的半导体活性层的通道移动并使上述选择存储单元的半导体活性层的通道内的其他多个电荷在上述电荷捕获点被捕获的步骤，即隧道开关步骤。
根据本发明的实施例，可提供如下的非挥发性铁电存储器件，即，通过在驱动存储器时利用上述半导体活性层上的顺电层、层叠于上述顺电层上的铁电层以及配置于上述顺电层与上述铁电层之间的界面或上述半导体活性层与上述顺电层之间的界面来借助所捕获的电荷而产生上述铁电层的负电容效应和隧道开关效应的电荷捕获点，从而在执行选择存储单元的读取工作时，改善因打开和上述选择存储单元共享位线的其他非选择存储单元而造成的其他上述非选择存储单元的阻碍，通过改善阈值电压的分散来提高刷新范围，同时改善NAND存储器件的工作速度。
并且，根据本发明的另一实施例，可提供具有如上所述的优点的非挥发性铁电存储器件的驱动方法。
附图说明
图1为示出本发明一实施例的非挥发性铁电存储器件的结构的框图。
图2为示出本发明一实施例的非挥发性铁电存储器件100的NAND铁电存储单元阵列的框图。
图3a示出本发明一实施例的铁电存储单元的磁滞曲线(hysteresis curve)，图3b为示出铁电存储单元的等价电路的附图。
图4a及图4b为例示性地示出构成本发明一实施例的铁电存储单元阵列的存储单元的一例的剖视图，图4c为用晶体管电容模型示出存储单元的等价电路。
图5a为用于说明本发明一实施例的4×2NAND铁电存储单元阵列内的消除工作的附图，图5b为用于说明4×2NAND铁电存储单元阵列内的编程工作的附图，图5c为用于说明4×2NAND铁电存储单元阵列内的读取工作的附图。
图6a及图6b为示出本发明一实施例的NAND铁电存储单元阵列内的存储单元的磁滞Id-Vg曲线的附图。
图7a为用于说明本发明一实施例的铁电存储单元阵列内的存储单元的消除工作的附图，图7b为用于说明与本发明一实施例的铁电存储单元阵列内的选择存储单元共享位线的非选择存储单元的打开工作的附图，图7c为用于说明本发明一实施例的铁电存储单元阵列内的存储单元的编程工作的附图，图7d及图7e为用于说明本发明一实施例的铁电存储单元阵列内的存储单元的读取工作的附图。
图8a为用于说明本发明的再一实施例的铁电存储单元阵列内的存储单元的消除工作的附图，图8b为用于说明与本发明的再一实施例的铁电存储单元阵列内的选择存储单元共享位线的非选择存储单元的打开工作的附图，图8c为用于说明本发明的再一实施例的铁电存储单元阵列内的存储单元的编程工作的附图，图8d及图8e为用于说明本发明的再一实施例的铁电存储单元阵列内的存储单元的读取工作的附图。
图9为示出本发明的再一实施例的NAND铁电存储单元阵列内的存储单元的磁滞Id-Vg曲线的附图。
图10a为用于说明本发明的另一实施例的铁电存储单元阵列内的存储单元的消除工作的附图，图10b为用于说明与本发明的另一实施例的铁电存储单元阵列内的选择存储单元共享位线的非选择存储单元的打开工作的附图，图10c为用于说明本发明的另一实施例的铁电存储单元阵列内的存储单元的编程工作的附图，图10d及图10e为用于说明本发明的另一实施例的铁电存储单元阵列内的存储单元的读取工作的附图。
图11为示出本发明一实施例的存储系统的框图。
图12为示出本发明的再一实施例的数据存储装置的框图。
图13为示出本发明一实施例的快闪存储器件及包括其的计算系统的框图。
具体实施方式
以下，参照附图对本发明的优选实施例进行详细说明。
本发明的多个实施例用于使本发明所属技术领域的普通技术人员更完整地理解本发明，以下实施例能够以多种不同的方式变形，本发明的范围不局限于以下实施例。反而，这些实施例使本公开内容更充实、完整，用于向本发明所属技术领域的普通技术人员完整地传递本发明的思想。
在附图中，相同的附图标记指相同的要素。并且，如在本说明书中使用，术语“和/或”包括所列举的项目中的一种及一种以上的所有组合。
在本说明书中使用的术语用于说明实施例，并不限制本发明的范围。并且，在本说明书中，只要在文脉上不明确指出单数，则即使以单数记载，也可包括多个形态。并且，在本说明书中使用的“包括(comprise)”和/或“包括(comprising)……的”用于特定所提及的多个形状、数字、步骤、工作、部件、要素和/或它们的组合的存在，不排除其他形状、数字、工作、部件、要素和/或多个组的存在或附加。
在本说明书中，当提出形成于基板或其他层“上(on)”的层时，可以指直接形成于上述基板或其他层的层或形成于上述基板或其他层上的中间层或多个中间层上的层。并且，对于普通技术人员，与其他形状“相邻(adjacent)”配置的结构或形状可具有与上述相邻的形状重叠或配置于下部的部分。
在本说明书中，如附图所示，如“向下(below)”、“向上(above)”、“上部的(upper)”、“下部的(lower)”、“水平的(horizontal)”或“垂直的(vertical)”相对术语用于记述一构成部件、层或多个区域和其他构成部件、层或区域所具有的关系。应当理解的是，这些术语部件包括在附图中标记的方向，还包括元件的其他方向。
以下，参照简要示出本发明的多个理想实施例(及多个中间结构)的多个剖视图对本发明的多个实施例进行说明。在这些附图中，例如，为了说明的便利和明确性，放大多个部件的尺寸和形状，当实际实现时，可预想所图示的形状的多个变形。因此，应当理解的是，本发明的实施例并不限制于在本说明书中所图示的区域的特定形状。并且，在全部附图中，附图的多个部件的附图标记指相同的部件。
图1为示出本发明一实施例的非挥发性铁电存储器件100的结构的框图。
参照图1，非挥发性铁电存储器件100可包括多个存储单元的存储单元阵列110、行解码器120、读取/写入电路130及列译码器140。存储单元阵列110可通过多个字线WL1、WL2、……、WLi、……、WLn、多个字符串选线SSL、虚拟字符串选线DSSL、及接地线GSL与行解码器120相连接。并且，存储单元阵列110可通过多个位线BL1、BL2、BL3、……、BLn与读取/写入电路130相连接。
在非挥发性铁电存储器件100为NAND闪存存储器件的情况下，存储单元阵列110可包括由多个存储单元串联的多个存储单元字符串(未图示)。在一实施例中，在上述多个存储单元字符串的一端可配置有用于连接位线和字符串的虚拟字符串选择晶体管(例如，NMOS选择晶体管)以及与虚拟字符串选择晶体管DSST串联的至少一个字符串选择晶体管SST。多个字符串选择晶体管SST的数量可根据多个存储单元字符串是否配置为单层或具有以多层水平或垂直层叠的三维层叠结构而发生变化，本发明并不局限于此。
上述多个存储单元字符串的另一端与共同的源线相连接，并可设置有用于连接共同的源线CSL的接地选择晶体管GST(例如，NMOS选择晶体管)。
多个字线WL1、WL2、……、WLi、……、WLn可分别与沿着列方向排列的多个存储单元的多个控制栅相连接。多个位线BL1、BL2、BL3、……、BLn可与上述多个字符串选择晶体管的多个一端相连接。其控制栅极与各个字线WL1、WL2、……、WLi、……、WLn相结合的行方向的多个存储单元形成逻辑页面，上述多个逻辑页面的数量可通过存储单元的存储容量来确定。例如，可根据存储级别，设置在每个存储单元存储1比特(bit)的单级单元存储器、在每个存储单元存储2比特的多级单元MLC存储器件、在每个存储单元存储3比特的8LC存储器件，以及在每个存储单元存储4比特的16LC存储器件。
存储单元阵列110的多个存储单元可具有平行于半导体基板的主表面的二维结构，或者具有垂直于上述半导体基板的主表面的通道或一层以上的存储阵列层沿着垂直方向层叠的三维阵列结构。在一实施例中，上述三维阵列结构可以为例如通道层叠形结构，直线形BICs结构(straight-shaped Bit Cost Scalable结构)以及管形BICs(pipe-sha pedBit Cost Scalable)结构，上述结构仅仅为例示性结构，而本发明并不局限于此。
形成上述页面的多个存储单元可在相同的程序循环中编程。例如，与第一字线WL1相连接的各个存储单元可在相同的程序循环中能够以相同的程序状态(或目标值)或互不相同的程序状态来编程。例如，在一个程序循环中，一个存储单元可编程为程序状态P1，相邻的再一个存储单元可编程为第二程序状态P2，另一个存储单元可编程为第三程序状态P3。但是，这仅仅为例示，而本发明并不局限于此。在另一实施例中，在具有交错式构架(interleaved architecture)的单级单元的情况下，偶数及奇数单元可形成2个互不相同的页面。例如，4kB的S LC器件可具有65536个存储单元的字线。并且，在多级单元的情况下，由于各个单元存储一个最低比特位(Least Significant Bit；LBS)和一个最高比特位(Most Significant Bit；MSB)，因而具有4个页面。例如，在此情况下，也可设置有偶数个位线上的MSB及LSB页面和奇数个位线上的MSB及LSB页面。
行解码器120可对多个字符串选线SSL及虚拟字符串选线DSSL进行控制。在一实施例中，行解码器120可选择多个字符串选线SSL或同时驱动电压或电流。
并且，行解码器120可选择存储块的多个字线中的一个。行解码器120向所选的存储块的字线输入从电压发生器(未图示)生成的字线电压VWL。当通过增量步进脉冲编程(ISPP，Incremental Step Pul se Program)模式进行编程工作时，行解码器120可向所选的字线(S elected WL)输入编程电压Vpgm和验证电压Vvfy，并且可向未选择的字线(Unselected WL)输入流动电压Vpass。
存储单元阵列110可通过列译码器140借助多个位线BL1、BL2、BL3、……、BLn来寻址。读取/写入电路130可通过列译码器140接收从外部传递的数据可向外部输出数据。
读取/写入电路130可包括页面缓冲器(未图示)，并可根据工作模式作为检测放大器或写入驱动器来进行工作。但是，在本说明书中，读取/写入电路或页面缓冲器可具有等同含义，应理解为可互换的名称。当进行编程工作时，读取/写入电路130通过从外部电路接收数据来向将要编程为单元阵列110的位线的数据传递对应的位线电压。当进行读取工作，读取/写入电路130可通过位线对存储于被选存储单元的数据，并可通过对上述读取的数据进行锁存来向外部输出。
在通过用于对字符串选择晶体管进行初始化的增量步进脉冲编程(incrementalstep pulse programming，ISPP)模式来进行编程的过程中，读取/写入电路130可以为了验证编程而对向位线输出的字符串电流或电压进行测定。验证模式可通过与上述位线相结合，且通过上述电流传感电路来实现。在一实施例中，上述电流传感电路可设置于读取/写入电路130内。
控制逻辑180可根据上述增量步进脉冲编程模式，通过执行编程-验证回路来对被选的存储单元和/或多个字符串选择晶体管进行编程。每当编程回路计数增加时，通过/失败验证电路150对存储单元和/或多个字符串选择晶体管在验证阶段是否达到所需目标级别进行验证。控制逻辑180可根据指令CMD，对行解码器120、读取/写入电路130、列解码器140、通过/失败检测器150、编程回路顺序检测器160和/或比较器170进行控制，以执行基于上述增量步进脉冲编程模式的脉冲编程及验证工作。编程回路顺序检测器160和比较器170为用于对所要编程的存储单元和/或字符串选择晶体管是否为不正常的低速单元或快速单元进行辨别的电路，并且可以省略。
在多种设计中，控制逻辑180可集成在与存储单元阵列110相同的芯片内或配置于不同的芯片，本发明并不局限于此。
图2示出包括本发明一实施例的非挥发性铁电存储器件100的N AND铁电存储单元阵列的块。
参照图2，图2例示非挥发性铁电存储器件100的NAND铁电存储单元阵列具有n×m大小。非挥发性铁电存储器件100可具有包括与页面缓冲器(参照图1的130)侧相连接的构成GSL的1×m个字符串选择晶体管SGD、连接在共同源线的1×m个晶体管SGS及大小为n×m的铁电存储单元FeFET的块(block)。在图2中，例示出一个块，但本发明并不局限于此，非挥发性铁电存储器件100可包括根据容量定义的多个块。
上述块内的n×m大小的铁电存储单元FeFET可分为m个NAND串或n个页面。在本发明中，一个NAND串指共享一个位线(例：BL1)的多个存储单元，一个页面可以指共享一个字线(例：WLn)的多个存储单元。对于上述铁电存储单元FeFET的说明可参照在图3b中示出的存储单元的等效电路及示出示意性示出存储单元的一例的剖视图的图4b。
在一实施例中，多个铁电存储单元FeFET可朝向第一方向及第二方向，例如通过朝向位线方向和字线方向配置来形成二维阵列。NAN D结构，例如，通道(未图示)沿着位线方向形成，沿着字线方向，上述多个通道(未图示)之间能够以相互隔开的方式不连续形成。并且，栅极(未图示)沿着字线方向形成，沿着位线方向，上述栅极之间能够以相互隔开的方式不连续形成。这种多个通道(未图示)及栅极(未图示)可在多个区域相互交叉。铁电存储单元FeFET可配置于通道(未图示)与栅极(未图示)交叉的区域。通道(未图示)可形成位线，栅极(未图示)可形成字线。
图3a示出基于本发明一实施例的铁电存储单元的电压-电荷量变化的滞后曲线，图3b为示出铁电存储单元的等效电路的图。
参照图3a，铁电存储单元可包括铁电层。当相铁电存储单元的栅极输入接地电压(Vss或0V)时，若未向上述铁电层输入任何电场，则可能不发生极化。当输入于铁电存储单元的栅极的电压向正(plus)方向增加时，极化率(或电荷量)可从(zero)增加至正极化区域内的状态点A。在状态点A，极化沿着一个方向发生，状态点A的极化率可达到最大值。此时，极化率，即，铁电层所具有的电荷量能够以+Qs来表示。然后，若输入于栅极的电压重新减少至接地电压0V，则极化率不恢复至零(zero)，而在状态点B具有以残留极化率+Qr来表示的残留极化。然后，若输入于上述栅极的电压向负方向增加，则极化率从状态点B变更为负电荷极化区域内的状态点C。在状态点C，上述铁电层可朝向与状态点A中的极化方向相反的方向极化，以下可将其称为极化反转。此时的极化率能够以-Qs来表示。然后，即使输入于上述栅极的电压重新减少至接地电压0V，极化率也不减少至零(zero)，而是残留于状态点D。此时的残留极化率能够以-Qr来表示。若输入于栅极的电压的大小再一次向正方向增加，则铁电层的极化率从状态点D变为状态点A，因而可将这种状态点A、状态点D分别定义为信息“1”、“0”或“0”、“1”来用作存储器件。
参照图3b，铁电存储单元可具有包括晶体管T1和铁电电容器C1的1T-1C结构。朝向单方向形成位线B/L，朝向与位线B/L交叉的方向形成字线W/L，以与字线W/L隔开规定间隔的方式朝向与字线W/L相同的方向形成板线P/L，晶体管T1的栅极G与字线W/L相连接，晶体管T1的源极S与位线B/L相连接，晶体管T1的漏极D可与铁电电容器C1的第一端子相连接。并且，可使铁电电容器C1的第二端子与板线P/L相连接。
图4a为示意性地图示构成本发明一实施例的铁电存储单元阵列的存储单元的一例的剖视图，图4b为以晶体管电容模型来示出存储单元的等价电路。
参照图4a，铁电存储单元110可包括栅极10、铁电层20、顺电层30及半导体活性层40。半导体活性层40可包括漏极区域41、源极区域42及在漏极区域41与源极区域42之间形成通道的半导体层43。在本发明中，在半导体活性层40内形成通道CH的可称为铁电存储单元110的打开状态，在半导体活性层40内未形成通道CH的可称为铁电存储单元110的关闭状态。在一实施例中，铁电层20的极化方向为箭头A方向时，称为负的极化状态，并将其分配于信息‘1’，当铁电层20内的极化反转，与箭头A的方向相反时，称为正的极化状态，并可以分配于信息‘0’。在另一实施例中，铁电层20内的负的极化状态被分配于信息‘0’，铁电层20内的正的极化状态还可被分配于信息‘1’。
在图4a中，示例着一个存储单元被配置于导体活性层40上，但多个源极区域S可以在一个半导体层42上与多个漏极区域D隔开配置，在此情况下，多个存储单元可在半导体活性层40上串联结合。各个存储单元110可包括半导体活性层40上的顺电层30、层叠于顺电层30上的铁电层20、具有电荷捕获点CTS的电介质堆栈DST及铁电层20上的栅极10，上述电荷捕获点CTS配置于铁电层20与顺电层30之间的界面，并通过捕获的电荷来产生铁电层20的负电容效应。
电荷捕获点CTS可通过消除工作来捕获负的多个电荷，而通过编程工作来捕获正的多个电荷。在一些实施例中，可通过消除工作来捕获正的多个电荷，而通过编程工作来捕获负的多个电荷。
具体地，当电荷捕获点CTS进行消除工作时，捕获与相应的界面中的铁电极化电荷相反的符号的多个补偿电荷，消除工作之后，即使施加流动电压VPASS，也可持续保持捕获的上述多个补偿电荷，当消除工作之后施加编程电压VPGM时，可捕获相反符号的多个电荷。具体地，当施加低于编程电压VPGM的流动电压VPASS时，虽然电荷捕获点CTS内的捕获的多个电荷被保持，但当施加编程电压VPGM时，随着铁电的极化发生变化，与此相符的相反符号的多个补偿电荷可将顺电层30从半导体活性层40隧道化，并捕获在电荷捕获点CTS内(以下，称为隧道开关)。
在一实施例中，存储单元110具有铁电金属绝缘体半导体(MFIS，MetalFerroelectric Insulator Semiconductor)结构，但本发明不限于此。例如，存储单元110可具有金属铁电半导体(MFS，Metal Ferroelectri c Semiconductor)结构或金属铁电金属绝缘体半导体(MFMIS，Metal Ferroelectric Metal Insulator Semiconductor)结构。
在另一实施例中，如图4b所示，顺电层30可配置于铁电层20与栅极10之间。在此情况下，借助捕获的电荷而产生铁电层20的负电容效应的电荷捕获点CTS可被定义在顺电层30与半导体活性层40之间的界面。只要不相互矛盾，图4b的铁电存储单元110的栅极10、铁电层20、顺电层30及半导体活性层40可参照图4a的铁电存储单元110的栅极10、铁电层20、顺电层30及半导体活性层40的相关说明。
在一实施例中，为了产生铁电层20的负电容效应，存储单元110的亚阈值摆幅(subthreshold swing，SS)值可具有60nmV/dec以下的值。在另一实施例中，为了在不使铁电层20内的极化状态反转的情况下，利用存在于铁电层20内的逆域，来打开存储单元110，存储单元110的SS值可具有100mV/dec至300nmV/dec的范围。
栅极10可包含铂(Pt)、钌(Ru)、铱(Ir)、银(Ag)、铝(A l)、钛(Ti)、钽(Ta)、钨(W)、硅(Si)、铜(Cu)、镍(Ni)、钴(Co)或钼(Mo)或如它们的合金等的具有导电性的金属。这些材料为示例性的，本发明不限于此。例如，栅极10还可包含如上所述的金属的导电性氮化物(例如，TiN、MoN等)、导电性氮氧化物(例如，TiON等)或它们的组合(例如，TiSiN、TiAlON等)。或者栅极10还可包含重掺杂有杂质的多晶硅。
铁电层20可包含氧化物铁电、氟化物铁电、铁电半导体、聚合物铁电或其的混合物。上述氧化物铁电可包含氧化铪(HfOx)、氧化锆(ZrOx)、氧化钛(TiOx)，氧化铪锆(HfZrOx)、氧化铪钛(HfTi Ox)、氧化铪硅(HfSiOx)、氧化镍(NiO)、氧化钽(TaOx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铜(CuOx)、氧化铌(NbOx)、氧化钽(TaOx)、氧化镓(GaOx)、氧化钆(GdOx)、氧化锰(Mn Ox)、PrCaMnO及ZnONiOx。或者上述氧化物铁电可以为如PZT(PbZrxTi1-xO3)、BaTiO3、PbTiO3等的钙钛矿(Perovskite)铁电、如Li NbO3、LiTaO3等的伪钛铁矿(Pseudo-ilmenite)铁电、如PbNb3O6、B a2NaNb5O15等的钨青铜(TB)铁电、如SBT(SrBi2Ta2O9)、BLT((B i，La)4Ti3O12)、Bi4Ti3O12等的铋层结构的铁电以及包括如La2Ti2O7等的烧绿石(Pyrochlore)铁电和这些铁电的固溶体为首的如Y、Er、Ho、Tm、Yb、Lu等的稀土元素(R)的RMnO3与PGO(Pb5Ge3O11)、BFO(BiFeO3)。作为上述铁电半导体，可包含CdZnTe、CdZnS、Cd ZnSe、CdMnS、CdFeS、CdMnSe及CdFeSe等的2－6族化合物。上述聚合物铁电可包含聚偏二氟乙烯(PVDF)、含有聚偏二氟乙烯的聚合物、含有聚偏二氟乙烯的共聚物、含有聚偏二氟乙烯的三元共聚物、奇数尼龙、氰基聚合物及它们的聚合物或共聚物中至少一种。铁电层20的这些材料为示例性的，本发明不限于此。优选地，铁电层20可包含具有选自立方晶状、四方晶状、单斜晶状中的至少一种的稳定组成区域的氟石(fluorite)结构的金属氧化物。例如，上述氟石(fluorite)结构的金属氧化物可包含掺杂有如Si、Al、La、Gd等的元素的HfO2、掺杂有如Si、Al、La、Gd等的元素的ZrO2或它们的组合。
考虑到如读取电压、编程电压及流动电压等的施加于栅极的电压，铁电层20的厚度可具有1nm至100nm范围。优选地，铁电层20的厚度可以为10nm。当铁电层20的厚度为1nm以下时，难以确保用于存储数据的充分的极化，从而存储保持力(retention)降低，当铁电层20的厚度为100nm以上时，读取电压及编程电压有可能变大，因此难以以低电压来进行驱动。
顺电层30可以与铁电层20的材料类似或相同。优选地，顺电层30可包含氧化硅，但不限于此。为了在半导体活性层40与顺电层30之间的界面形成用于产生负电容效应的电荷捕获点CTS，顺电层30的厚度可具有1nm至100nm范围。例如，当顺电层30的厚度为100nm以上时，因栅极电压变大而使存储工作电压变大，当顺电层30的厚度为1nm以下时，无法使铁电层30内的负电容稳定化，且表现出滞后行为，因此优选的读取(read)行为有可能受阻。
在一实施例中，就用于驱动存储单元110的控制电路(参照图1的180)而言，在结束非选择存储单元的打开工作之后，例如，如在下文中叙述的图5c所示，当读取电压Vread施加于选择单元C22时，还同时向与选择存储单元C22共享位线BL2的多个非选择存储单元C21、C23、C24施加流动电压Vpass，从而可打开多个非选择存储单元C21、C23、C24，在断开或去除施加于多个非选择存储单元C21、C23、C24的流动电压Vpass的情况下，在电荷捕获点CTS内捕获的电荷保持对应于消除状态的极性(例如，负的电荷)，并且可控制通过借助电荷捕获点CTS的去极化现象来使铁电层20内的被反转的极化状态返回至之前的极化状态。具体地，当施加流动电压Vpass时，铁电层20的第一极化状态被反转为第二极化状态，但当断开或去除流动电压Vpass时，可从上述第二极化状态恢复至上述第一极化状态，此时可保持电荷捕获点CTS内的被捕获的多个电荷。上述第一极化状态可以为正的极化状态，上述第二极化状态可以为负的极化状态。在一些实施例中，上述第一极化状态可以为负的极化状态，上述第二极化状态可以为正的极化状态。
在一实施例中，如在下文中叙述的图5a所示，就上述控制电路而言，在选择存储单元的编程工作之前，有关上述多个存储单元还可执行消除工作。并且，如在下文中叙述的图5b所示，当进行上述选择存储单元的编程工作时，为了在电荷捕获点CTS内将对应于上述消除状态的极性(例如，正的电荷)变更为对应于上述编程状态的极性(负的电荷)，进行隧道开关，可控制铁电层20内的对应于上述消除状态的极化状态(例如，正的极化状态)反转为对应于上述编程状态的极化状态(例如，负的极化状态)。
在一实施例中，参照在下文中叙述的图6或图9的存储单元的滞后现象Id-Vg曲线，上述存储单元的传递特性以消除状态的第一电压电流曲线(ERS)与编程状态的第二电压电流曲线(PGM)来表示，上述控制电路在上述读取工作期间向上述选择存储单元的控制栅极施加读取电压，向与上述选择存储单元共享位线的至少一个非选择存储单元的控制栅极施加流动电压Vpass或Vrp，上述读取电压可通过由上述第一电压电流曲线来定义的第一阈值电压及由上述第二电压电流曲线来定义且低于上述第一阈值电压的第二阈值电压之间的电压来确定，流动电压Vpass或Vrp可由上述第二电流的电压曲线重叠的重叠区域内的电压来确定。
在一实施例中，就上述控制电路而言，在进行上述编程工作时，向上述选择存储单元的控制栅极施加编程电压，上述编程电压VPGM在上述重叠区域内可由大于上述流动电压Vpass或Vrp的电压来确定
图4b为铁电存储单元110的电容器等价电路，铁电存储单元110的电容器等价电路包括借助铁电层20的第一电容器CFE、借助顺电层30的第二电容器CDE及借助半导体活性层40的第三电容器CSE，第一电容器CFE、第二电容器CDE及第三电容器CSE可串联。第一电容器CFE可具有负电容(negative capacitance：NC)，第二电容器CDE及第三电容器CSE中的至少一个可具有正电容。
根据本发明的实施例，在铁电层20中，铁电层20可与顺电层30形成固溶体来在常温的工作温度中具有负电容。在一实施例中，在铁电层20中，具有晶格常数相同的结晶结构的铁电层20可与顺电层30形成固溶体来具有负电容。在其他实施例中，铁电层20还可与具有和铁电层20相同或类似的结晶结构的顺电层30形成固溶体来具有负电容。在另一实施例中，在铁电层20中，具有第一钙钛矿(Perovskite)结晶结构的铁电层20可与具有第二钙钛矿结晶结构的顺电层形成固溶体来具有负电容，或铁电层20可从它们的组合具有负电容。其中，上述第一钙钛矿结晶结构可与第二钙钛矿结晶结构相同或不同。优选地，为了具有负电容的特性，铁电层20可维持铁电层20内的极化具有均相同的极化的相同分极(homogeneous polarization)状态。为此，通过铁电层20的外延(epitaxial)生长适合单晶薄膜，因此，在如图4a的结构中，在顺电层30的上侧层叠铁电层20，因此，顺电层30的结晶结构可与铁电层20的结晶结构相同。
在一实施例中，当铁电层20处于负电容状态时，铁电存储单元110的亚阈值摆幅(subthreshold Swing：SS)值可小于理论阈值的60mV/dec(Boltzmann tyranny)。具体地，若特定栅极电压Vg向栅极堆，则可与各区域的静电容量CFE、CDE、CSE成反比来使上述栅极电压Vg)配于铁电层20、顺电层30及半导体活性层40。因此，若第一电容器CFE为负数，则分配于顺电层30及半导体活性层40的电压的合需大于上述栅极电压Vg，在第二电容器CDE>>第三电容器CSE的条件下，半导体活性层40的表面电位需大于上述栅极电压Vg，从而使控制亚阈值摆幅值成为<60mV/dec以下。60mV/dec(Boltzmann tyranny)以下的具有控制亚阈值摆幅值的铁电存储单元110的滞后Id-Vg曲线示出于后述的图6。
图5a为用于说明在本发明一实施例的4×2NAND铁电存储单元阵列内的消除工作的图，图5b为用于说明在4×2NAND铁电存储单元阵列内的编程工作的图，图5c为用于说明在4×2NAND铁电存储单元阵列内的读取工作的图。
参照图5a，当进行对于在NAND铁电存储单元阵列内的至少一个存储单元的消除工作时，NAND铁电存储单元阵列内的所有存储单元的数据可被消除。例如，使源线(SOURCE)和位线BL1、BL2浮动，向所有字线WL1至WL4、SGD线及SGS线施加OV，由此，NAND铁电存储单元阵列内的8个存储单元的数据可被消除，之后，如图5所示，对至少一个存储单元进行编程工作之后，如图5c所示，对选择存储单元执行读取工作。在另一实施例中，如图5c所示，对选择存储单元执行读取工作之后，如图5b所示，对至少一个存储单元执行编程工作之后执行。
参照图5b，在对图5a的所有存储单元执行消除工作之后，对选择的存储单元(例如，C32)执行编程工作。例如，为了打开SGD线的晶体管，向SGS线施加OV电压，向选择的存储单元(例如，C32)施加编程电压Vpgm。此时，为了选择存储单元(例如：C32)，向位线B L0实际OV，向字线WL3施加编程电压Vpgm，由此，在栅极10和半导体活性层40内的通道(未图示)之间，通过充分的电压差Vpgm对C32进行编程。此时，向非选择的位线BL1施加Vbl电压，向非选择的字线WL1、WL2施加Vpass电压。其中，向非选择字线WL1、WL2施加Vpass电压来减少存储单元C31的妨碍(disturb)，由此，存储单元C12和字线WL3与SGS线之间的字线WL4为了避免与存储单元C41和C42的不必要的妨碍而接地。图5b中，对一个存储单元C32进行编程工作，追加地，对存储单元C32和其他至少一个以上的存储单元还可执行编程工作。
参照图5c，在对于图5b的存储单元的编程工作之后，对一个选择存储单元C22执行读取工作。具体地，向选择存储单元C22的字线W L2施加读取电压Vread，向非选择多个字线WL1、WL3、WL4施加Vp ass电压。这意味着向打开共享选择存储单元C22和位线的存储单元C21、C23、C24施加流动电压Vpass来打开非选择存储单元C21、C23、C24。读取工作的流动电压Vpass和图5b的编程工作的流动电压Vpass可以具有相同或不同值。
在NAND链结构中，因存储OSFET的串联结构，除选择存储单元C22之外的其他非选择存储单元C21、C23、C24需要在读取工作的过程中打开，这必然妨碍FeFET的关闭状态。因此，当对选择存储单元C22进行读取工作时，存储于关闭状态的FeFET的数据损失，从而导致严重的问题。这种恶劣影响基本在流动电压Vpass向非选择单元C21、C23、C24施加时，会引起从+P(正的极化状态处于关闭状态)向–P(具有负的极化状态的打开状态)的铁电极化反转。
通常，铁电存储器呈现出与通过以往的顺时针方向的滞后曲线工作的闪存类似的滞后Id-Vg曲线，但是，如图6或图9所示，铁电存储单元100通过逆时针方向的滞后曲线，可执行读取及编程工作。不同于以往的闪存，铁电存储单元100的关闭状态被充分大的负的栅极电压Vg诱导，可引发栅极对的铁电层20的正的极化(+P)状态。因此，铁电存储单元100的消除状态与关闭状态相应，充分大的量的栅极电压Vg从正的极化(+P)向负的极化(-P)反转，由此，可打开铁电存储器件100。这与编程状态(打开状态)相对应，因此，滞后Id-Vg曲线具有逆时针方向旋转方向。
如上所述，当选择存储单元的读取工作时，本发明的铁电存储单元阵列110即使将非选择存储单元从关闭状态向打开状态打开，即，从正的极化状态向负的极化状态反转，需要抑制对于非选择存储单元的数据破坏的读取驱动方法。通过后述的图6的滞后Id-Vg曲线，利用铁电的负的电容效应，即使从正的极化状态向负的极化状态反转，当未施加读取工作的流动电压Vpass时，通过去极化，回到之前极化状态，数据破坏受到抑制，或者通过后述的图9的滞后Id-Vg曲线，即使不从正的极化状态向负的极化状态反转，支配铁电的极化状态的多个域中，通过一部分域，铁电存储器件100被打开，从而抑制数据破坏。
图6a及图6b为示出在本发明一实施例的NAND铁电存储单元阵列内中的存储单元的滞后Id-Vg曲线的图。图6a至图6b中示出当存储单元的SS值为60mV/dec以下，优选地，当50mV/dec时的滞后Id-Vg曲线。
参照图6a，当向铁电存储单元阵列110的栅极施加大的负的消除电压Vers时，在铁电层20形成正的极化，此时，铁电存储单元阵列110可处于关闭状态(zero)。并且，在铁电层20的正的极化会妨碍通道CH的电荷流动，因此，第一阈值Vth1有可能增加，第一阈值Vth1可以为用于打开消除状态的存储单元的阈值。
之后，当正的编程电压VPGM向铁电存储单元阵列110的栅极施加时，在铁电层20形成负的极化，此时，铁电存储单元阵列110可处于打开状态(＝“1”)。并且，在铁电层20的负的极化改善通道CH的电荷流动，因此，低于第一阈值Vth1的第二阈值Vth2可以降低。第二阈值Vth2可以为用于打开存储单元的阈值。
如上所述，铁电存储单元阵列110通过消除电压Vers维持消除状态，或者通过编程电压VPGM维持编程状态，由此，可作为记忆元件进行工作。此时，通过被定义为第一阈值Vth1和第二阈值Vth2之间的读取电压Vr，可读取铁电存储单元阵列110内的消除状态或编程状态。具体地，通过控制电路，在检测与消除状态相对应的电流的情况下为“O”值，在检测与编程状态相对应的电流的情况下为“1”值，在检测与消除状态相对应的电流的情况下为“1”值，在检测与编程状态相对应的电流的情况下为“0”值。
或者，小于编程电压VPGM且大于第一阈值Vth1的电压，即，在被定义为编程电压VPGM和第一阈值Vth1之间的电压的流动电压Vpass向消除状态的铁电存储单元阵列110施加的情况下，铁电层20的极化状态反转，从而打开铁电存储单元110，当流动电压Vpass断开或被去除时，可回到之前极化状态。这依赖于上述铁电层20的负的电容效应的电荷捕获点CTS。相反，在流动电压Vpass向编程状态的铁电存储单元阵列110施加的情况下，铁电存储单元阵列110在打开状态之后不会发生铁电层20的极化发电。
在图6a中，第一阈值Vth1为用于打开消除状态ERS的存储单元的阈值，低于第一阈值Vth1的第二阈值Vth2为用于关闭存储单元的阈值。在另一实施例中，如图6b所示，第一阈值Vth1为用于打开编程状态的存储单元的阈值，低于第一阈值Vth1的第二阈值Vth2为用于关闭消除状态的存储单元的阈值。
参照图6b，当向铁电存储单元阵列110的栅极施加大的负的编程电压VPGM时，在铁电层20形成正的极化，此时，铁存储单元阵列110处于关闭状态。并且，在铁电层20的正的极化妨碍通道CH的电荷流动，因此，第一阈值Vth1有可能增加。第一阈值Vth1可以为用于打开编程状态的存储单元的阈值。
之后，当正的编程电压VPGM向铁电存储单元阵列110的栅极施加时，在铁电层20形成负的极化，此时，铁存储单元阵列110可处于打开状态(＝“1”)。并且，在铁电层20的负的极化改善通道CH的电荷流动，因此，低于第一阈值Vth1的第二阈值Vth2可以降低。第二阈值Vth2可以为用于打开存储单元的阈值。
如上所述，铁电存储单元阵列110通过消除电压Vers维持消除状态，或者通过编程电压VPGM维持编程状态，由此，可作为记忆元件进行工作。此时，通过被定义为第一阈值Vth1和第二阈值Vth2之间的读取电压Vr，可读取铁电存储单元阵列110内的消除状态或编程状态。具体地，通过控制电路，在检测与消除状态相对应的电流的情况下为“0”值，在检测与编程状态相对应的电流的情况下为“1”值，在检测与消除状态相对应的电流的情况下为“1”值，在检测与编程状态相对应的电流的情况下为“0”值。
或者，小于编程电压VPGM且大于第一阈值Vth1的电压，即，在被定义为编程电压VPGM和第一阈值Vth1之间的电压的流动电压Vpass向消除状态的铁电存储单元阵列110施加的情况下，铁电层20的极化状态反转，从而打开铁电存储单元阵列110，当流动电压Vpass断开或被去除时，可回到之前极化状态。这依赖于上述铁电层20的负的电容效应的电荷捕获点CTS。相反，在流动电压Vpass向编程状态的铁电存储单元阵列110施加的情况下，铁电存储单元阵列110在打开状态之后不会发生铁电层20的极化发电。
图7a为用于说明在本发明一实施例的铁电存储单元阵列内的存储单元的消除工作的图，图7b为用于说明共享在本发明一实施例的铁电存储单元阵列内的选择存储单元和位线的非选择存储单元的打开工作，图7c为用于说明本发明一实施例的铁电存储单元阵列内的存储单元的编程工作的图，图7d及图7c为在本发明一实施例的铁电存储单元阵列内的存储单元的读取工作的图。其中，存储单元可具有50mV/d ec的SS值的滞后Id-Vg曲线(图6)的传递特性，存储单元的栅极结构为铁电层FE、顺电层DE、半导体层SE的层叠结构。
参照图7a，通过栅极FG，在施加负的消除电压Vers的情况下，通过栅极FG的负的多个电荷，在铁电层FE的第一接合面(例如，栅极FG和铁电层FE相接的面)生成正的电荷，在与铁电层FE的第一接合面相向的第二接合面(铁电层FE和顺电层DE相接的面)生成负的电荷，由此，铁电层FE具有正的极化状态。在本发明中，铁电层FE的正的极化方向可以为从上述第二接合面中朝向第一接合面的方向。
并且，在施加负的消除电压Vers的情况下，在源极区域S和漏极区域D之间的通道内可形成多个孔(+)，但是，这会引起铁电层FE的去极化效应，从而变为不稳定状态，因此，在消除状态中为了维持稳定化，如A区域所示，通道内的多个孔(+)可向铁电层FE和顺垫层DE之间的界面移动。通道的一部分孔向铁电层FE和顺电层DE之间的界面移动，通过通道的一部分残留孔，存储单元可维持关闭状态。
在图7a的消除工作之后，如图7c所示，对上述存储单元执行编程工作，之后，对消除状态或编程状态的存储单元，如图7d或图7e所示，可执行读取工作。如上所述，当选择存储单元的读取工作时，对共享选择存储单元和位线的非选择存储单元，如图7b所示，可执行施加流动电压的工作。
参照图7b，通过具有正的极化状态的非选择存储单元的栅极FG，在施加流动电压Vpass的情况下，非选择存储单元的铁电层FE的正的极化状态可变为负的极化状态。在本发明中，铁电层FE的负的极化方向可以为从上述第一接合面朝向第二接合面的方向。上述流动电压Vpass小于编程电压VPGM，在负的电容工作条件下维持，比第一阈值Vth1大可以从正的极化状态变为铁电层FE的极化的程度。
在此情况下，通道被打开，并供给充分的电流C，由此，上述非选择存储单元可以不妨碍选择存储单元的读取工作，用于数据存储的极化状态可以反转，因此，可发生数据破坏。在本发明中，使上述反转的极化稳定化，由此，可抑制这种数据破坏。具体地，当去除上述流动电压Vpass时，铁电层FE的反转的极化在B区域中可通过配置于铁电FE的第一接合面的正电荷(+)和之前诱导的界面正电荷(+)来发生强力的去极化效应，通过这种强力的去极化效应，反转的极化可恢复为之前极化。例如，铁电层FE内的负的极化状态变为正的极化状态，由此，在施加流动电压Vpass之后，数据不会被破坏，而是可以维持。即，在流动电压Vpass施加区间内，只要维持顺电层DE、半导体层SE之间的界面电荷，因外部电压及界面电荷效应，在顺电层DE整体的电场会大幅度提高。这种效应是因为通过顺电层DE的铁电层FE和顺电层DE之间的界面和通道之间的电荷交换时间大于读取时间(reading time)而呈现。在电荷交换时间小于读取时间的情况下，顺电层DE/半导体层SE之间的界面电荷不会维持，但是，铁电层FE内的第一计划状态有可能不会恢复到第二极化状态。
参照图7c，通过对应选择存储单元的栅极FG，在施加大于流动电压Vpass的编程电压VPGM的情况下，通过栅极FG的正的多个电荷，铁电层FE的第一接合面(例如，栅极FG和铁电层FE相接的面)生成负的电荷，在与铁电层FE的第一接合面相向的第二接合面(铁电层FE和顺电层DE相接的面)生成正的电荷，由此，铁电层FE具有负的极化状态，并将其称为变成状态。因为编程电压VPGM非常高于流动电压Vpass，因此，顺电层DE的两端的电场通过隧道可以诱导电荷交换，负的极化状态可以稳定化。并且，通常，变成时间非常大于读取时间(约为数十μs)，因此，对极化反转(均对编程及消除工作)发生充分的电荷交换。这依赖于铁电层FE、顺电层DE结构的隧道开关效应。因此，消除状态和编程状态之间的可逆交换可使用上述隧道开关效应来实现。
参照图7d，通过具有消除状态的选择存储单元的栅极FG，在施加读取电压Vread的情况下，上述选择存储单元因通过消除电压形成的铁电层FE的正的极化，可读取为电流的流动受到妨碍的关闭状态。
参照图7e，通过具有编程状态的选择存储单元的栅极FG，在施加读取电压Vread的情况下，上述选择存储单元因通过编程电压形成的铁电层FE的负的极化，读取为电流的流动提高的打开状态。
图7a至图7e示出在存储单元中，顺电层DE配置于铁电层FE和半导体活性层SE之间，从而电荷捕获点CTS形成半导体活性层SE和顺电层DE之间的界面的情况下，如图8a至图8e所示，在存储单元中，顺电层DE配置于栅极FG和铁电层FE之间，从而，电荷捕获点可形成铁电层FE和顺电层DE之间的界面。在另一个实施例中，在存储单元中，第一顺电层DE配置于铁电层FE和半导体活性层S二酯键，第二顺电层DE配置于栅极FG和铁电层FE之间，从而，可在半导体活性层SE和第一顺电层DE之间的界面和铁电层FE和顺电层DE之间的界面形成电荷捕获点。
图8a为用于说明在本发明的再一实施例的铁电存储单元阵列内存储单元的消除工作的图，图8b为用于说明在本发明的另一实施例的铁电存储单元阵列内共享选择存储单元和位线的非选择存储单元的打开工作的图，图8c为用于说明在本发明的还有一实施例的铁电存储单元阵列内存储单元的编程工作的图，图8d及图8e为用于说明在本发明的又一实施例的铁电存储单元阵列内存储单元的读取工作的图。
参照图8a，当施加负消除电压Vers时，在铁电层FE内形成正极化的内容不产生矛盾的情况下，可以参照图7a。但是，在图7a情况下，在通道内至少有多个空穴+向铁电层FE与顺电层DE之间的界面移动并捕获在其界面，但是，在图8a的情况下，如A’所示，栅极的多个电子-向铁电层FE与顺电层DE之间的截面移动并可捕获在其界面。与图7a相似地，存储单元可借助通道的多个空穴而维持关闭状态。
参照图8b，当通过具有正极化状态的非选择存储单元的栅极FG施加流动电压Vpass时，在非选择存储单元的铁电层FE的正极化状态反转为负极化状态的内容不产生矛盾的情况下，可以参照图7b。
与图7b相似地，在此情况下，通道被打开，并供给充分的电流C，由此，上述非选择存储单元可以不妨碍选择存储单元的读取工作，用于数据存储的极化状态可以反转，因此，可发生数据破坏。在本发明中，使上述反转的极化稳定化，由此，可抑制这种数据破坏。具体地，当去除上述流动电压Vpass时，铁电层FE的反转的极化在B’区域中可通过配置于铁电FE的第二接合面的负电荷-和之前诱导的界面负电荷-来发生强力的去极化效应，通过这种强力的去极化效应，当去除上述流动电压Vpass时，铁电层FE的反转的极化可恢复为之前极化。例如，铁电层FE内的负极化状态恢复为正极化状态，由此，在施加流动电压Vpass之后，数据不会被破坏，而是可以维持。即，在流动电压Vpass施加区间内，只要维持顺电层DE、半导体层SE之间的界面电荷，因外部电压及界面电荷效应，在顺电层DE整体的电场会大幅度提高。
通过如图8c所示的该选择存储单元的栅极FG，在比流动电压Vpass高的编程电压VPGM所施加的编程工作不产生矛盾的情况下，可以参照图7c，在与图8d及图8e的读取工作相关的内容不产生矛盾的情况下，可以参照图7d及图7e。
图9为示出在本发明的又一实施例的NAND铁电存储单元阵列内存储单元的迟滞Id-Vg曲线的图。图9示出当存储单元的SS值为60mV/dec以上，优选地为200mV/dec以上时的迟滞Id-Vg曲线。SS值使顺电层DE的厚度增加，或者使多晶的铁电层FE的矫顽电压Vc充分分散，从而可确保约200mV/dec。
在对图9的基于迟滞Id-Vg曲线的存储单元的传递特性的说明不产生矛盾的情况下，可参照与在图6中所说明的基于迟滞Id-Vg曲线的存储单元的传递特性相关的说明。
但是，在利用大于图6a至图6b的存储单元的SS值的200mV/dec的存储单元的SS值的情况下，存储单元的打开机制会不同。具体地，在图6a至图6b的情况下，为了打开存储单元而反转铁电层FE的极化，之后，能够以通过负电容效应而恢复之前极化状态的机制工作。相反，在图9的情况下，能够以通过用于决定铁电层FE内的极化状态或极化方向的多个域区域中的少数逆域区域而使铁电层FE的极化不被反转并使存储单元打开的机制工作。
在域区域具有正极化的情况下，逆域区域可具有负极化，相反，域区域具有负极化的情况下，逆域区域可具有正极化。
在SS值大的情况下，作为存储单元工作的参数，为了在适当的编程时间内确保充分的铁电层极化的反转，而可需要高于图6的编程电压VPGM的编程电压VPGM。例如，编程电压VPGM可以为约15V。并且，相当于铁电层的矫顽电压Vc的栅极电压Vg可以为8V。在此情况下，可将流动电压Vpass设定为比作为妨碍非选择存储单元的消除数据的8V高的值。因此，流动电压Vpass可具有比8V低的值，例如，流动电压Vpass可以为在消除工作上不能够完全打开上述非选择存储单元的约7V。但是，在低的Vg区域中，参照Id-Vg曲线的所扩大的区域，当读取电压Vr为充分低的2V，流动电压Vpass中的关闭状态ERS电流Ioffrp可比选择存储单元的读取电路高。如果在非选择存储单元为打开状态PGM的情况下，电流Ionrp需要比电流Ioffrp高，因此，可不妨碍上述选择存储单元读取工作。当读取电压Vr选择存储单元例如，Vr1的读取电路，即，Ionr及Ioffr低于Ioffpass时，读取电流范围可以为Ionr-Ioffr，范围值不会充分大。由于Id-Vg曲线的非线型性，Vr2的增加可使读取电流范围增加。但是，若Vr被增加至Ionr高于Ioffpass的值，读取电流范围为Ioffpass-Ioffr，读取电流范围可随着Vr接近Vpass而变为0(zero)。此时，需要尽量使Vpass具有高的值(仍然低于VPGM)，然而，这因铁电层(FE)的部分反转而会引起妨碍非选择存储单元的消除数据的问题。
在其他实施例中，如图6b所示，在图9中，第一阈值Vth1作为用于使编程状态的存储单元打开的阈值，低于第一阈值Vth1的第二阈值Vth2能够以用于使消除状态的存储单元关闭的阈值进行驱动。
图10a为用于说明在本发明的又一实施例的铁电存储单元阵列内存储单元的消除工作的图，图10b为用于说明在本发明的又一实施例的铁电存储单元阵列内共享选择存储单元和位线的非选择存储单元的打开工作的图，图10c为用于说明在本发明的又一实施例的铁电存储单元阵列内存储单元的编程工作的图，图10d及图10e为用于说明在本发明的又一实施例的铁电存储单元阵列内存储单元的读取工作的图。
参照图10a，当施加负消除电压Vers时，在铁电层FE内形成正极化的内容不产生矛盾的情况下，可以参照图7a。但是，在图7a情况下，在铁电层FE内以多个域区域仅表示正极化+P，图10a中，当消除状态时，能够以多个域区域和少数逆域区域定义极化状态。具体地，上述多个域区域就可以指正极化+P，少数逆域区域可以指负极化+P。
参照图10b，当通过具有正极化状态的非选择存储单元的栅极FG施加流动电压Vpass时，与图8b不同地，虽然选择存储单元的铁电层FE的极化不被反转，但可借助少数逆域区域的负极化+P并通过半导体活性层SE的通道使电流通过。具体地，铁电层FE的极化不被反转，且非选择存储单元可被打开。
参照图10c，在通过该选择存储单元的栅极FG施加高于流动电压Vpass的编程电压VPGM的情况下，在铁电层FE的第一接合面(例如，栅极FG与铁电层FE相接触的面)生成负电荷，在与铁电层FE的第一接合面相向的第二接合面(铁电层FE与顺电层DE相接触的面)生成正电荷，从而铁电层FE具有负极化状态，可将其称为编程状态。此时，与图10a的消除状态相似地，铁电层FE作为多个域区域和少数逆域区域可被定义为极化状态。具体地，上述多个域区域可以指负极化-P，少数逆域区域可以指正极化-P。进一步地，在与图10d及图10e的读取工作相关的内容不产生矛盾的情况下，可以参照图7d及图7e。
图11为示出本发明一实施例的存储系统500的框图。
参照图11，存储系统500包括存储控制器510及非挥发性存储器件520。存储控制器510可对非挥发性存储器件520执行纠错码。存储控制器510可从外部参照指令和地址来抑制非挥发性存储器件520。
若存储控制器510从主机接收写入请求，则可对被请求写入的数据执行错误修正编码。并且，存储控制器510可抑制非挥发性存储器件520，以对与提供上述被编码的数据的地址对应的储存区域进行编程。并且，当进行读取工作时，存储控制器510可对从非挥发性存储器件520输出的数据执行错误修正编码。可通过上述错误修正编来对包括在输出数据的错误进行修正。为了执行上述错误的检测及修正，存储控制器510可包括修正块515。
非挥发性存储器件520可包括存储单元阵列521及页面缓冲器523。存储单元阵列521可包括单层存储单元或两个以上比特的多层存储单元的阵列。若存储控制器510接收初始化请求，则根据上述的多个实施列，通过利用时变消除电压信号的编程或消除方式以各储存层的多个字符串选择晶体管具有规定的状态的方式进行初始化。
图12为示出本发明的另一实施例的数据储存装置3000的框图。
参照图12，本发明的数据储存装置3000可包括非挥发性铁电存储器件3100及闪存控制器3200。闪存控制器3200可基于从数据储存装置3000的外部电路接收的多个控制信号来控制非挥发性铁电存储器件3100。非挥发性铁电存储器件3100的三维储存阵列结构可为如下结构，例如，通道层叠型结构、直线型BICs结构(straight-shaped Bit Cost Scalable结构)及管型BICs(pipe-shaped Bit Cost Scalable)结构，上述结构仅为例示性的，而本发明并不限定于此。
本发明的数据储存装置3000可构成存储卡装置、固态硬盘SSD装置、多媒体记忆卡装置、SD卡、内存卡装置、硬盘驱动装置、混合动力装置或用串行总线闪存装置。例如，本发明的数据储存装置3000可以为满足用于使用如数码相机或个人计算机等电子装置的标准或规格的储存卡。
图13为示出本发明一实施例的非挥发性铁电存储器件4100及包括其的计算系统4000的框图。
参照图13，本发明的计算系统4000可包括与总线4400电连接的非挥发性铁电存储器件4100、存储控制器4200、如基频芯片组(base band chipset)的调制解调器4300、微处理机4500及用户界面4600。
图13所示的非挥发性铁电存储器件4100可以为如上所述的非挥发性存储器件。本发明的计算系统4000可以为移动装置，在此情况下，还可包括用于供给计算系统4000的工作电压的电池4700。虽然未图示，本发明的计算系统还可包括应用芯片组(applicationchipset)、相机图像处理器(Camera Image Processor：CIS)或移动动态随机内存芯片。例如，存储控制器4200及非挥发性铁电存储器件4100可构成使用用于储存数据的非挥发性铁电存储器件的固态硬盘(SSD，Solid State Drive/Disk)。
本发明的非挥发性储存装置和/或存储控制器可利用多种封装方式而被内置。例如，本发明的非挥发性铁电存储器件和/或存储控制器可利用如堆叠式封装(Package onPackage，PoP)、球栅阵列封装(Ball grid arrays，BGAs)、晶片尺寸封装(Chip scalepackages，CSPs)、塑料引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插式外壳(Plastic Dual In-Line Package，PDIP)、锻造在窝伏尔组件(Die in WafflePack)、锻造在晶片模型(Die in Wafer Form)、载芯片板(Chip On Board，COB)、陶瓷双列直插式封装(Ceramic Dual In-Line Package，CERDIP)、塑料公制四方扁平封装(PlasticMetric Quad Flat Pack，MQFP)、薄型四方扁平封装(Thin Quad Flatpack，TQFP)、小外形封装(Small Outline，SOIC)、紧缩小外形封装(Shrink Small Outline Package，SSOP)、多芯片封装(Multi Chip Package，MCP)、晶片级制造(Wafer-level Fabricated Package，WFP)或封装晶圆级堆栈封装(Wafer-Level Processed Stack Package，WSP)等封装方式而被内置。
以上所说明的本发明不限定于如上所述的实施例及所附的附图，对于本发明所属领域的普通技术人员而言，在不超过本发明的技术思想的范围内，可进行多种置换、变形及变更是显而易见的。

Claims (18)

1.一种非挥发性铁电存储器件，作为非挥发性存储器件，包括半导体活性层、多个存储单元以及控制电路，上述多个存储单元在上述半导体活性层上串联结合，上述控制电路对上述多个存储单元中的选择存储单元执行读取工作及编程工作，上述非挥发性铁电存储器件的特征在于，各个存储单元具有栅极结构，上述栅极结构包括：
上述半导体活性层上的顺电层；
电介质堆栈，具有铁电层及电荷捕获点，上述铁电层层叠于上述顺电层上，上述电荷捕获点通过配置于上述顺电层与上述铁电层之间的界面来借助所捕获的电荷而产生上述铁电层的负电容效应；以及
上述铁电层上的控制栅极，
其中通过上述顺电层的上述电荷捕获点与上述半导体活性层的通道之间的电荷交换时间比读取工作的时间长。
2.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述存储单元的亚阈值摆幅值的大小在60nmV/dec以下。
3.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述控制电路以分别与在上述电荷捕获点所捕获的电荷的两种极性相对应的方式分配消除状态及编程状态中的一种。
4.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，当上述控制电路对上述选择存储单元执行读取工作时，使非选择存储单元的铁电层内的极化产生反转，以便打开和上述选择存储单元共享位线的至少一个非选择存储单元，使得上述非选择存储单元的电荷捕获点内的多个电荷维持捕获。
5.根据权利要求4所述的非挥发性铁电存储器件，其特征在于，通过在上述电荷捕获点内捕获的多个电荷和上述铁电层的被反转的极化，来诱导上述铁电层的去极化现象。
6.根据权利要求5所述的非挥发性铁电存储器件，其特征在于，当上述控制电路对上述选择存储单元结束读取工作时，电荷捕获点内的多个电荷维持捕获，通过上述铁电层的去极化现象来使上述铁电层内的被反转的极化恢复到之前的极化。
7.根据权利要求3所述的非挥发性铁电存储器件，其特征在于，当上述控制电路对上述选择存储单元执行编程工作时，使上述选择存储单元的铁电层内的极化产生反转，并使上述选择存储单元的电荷捕获点内的多个电荷向上述选择存储单元的半导体活性层的通道移动，使上述选择存储单元的半导体活性层的通道内的其他多个电荷在上述电荷捕获点被捕获。
8.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，
上述存储单元的传递特性通过消除状态的第一电压电流曲线和编程状态的第二电压电流曲线显示，
在上述读取工作过程中，上述控制电路向上述选择存储单元的控制栅极施加读取电压，向和上述选择存储单元共享位线的至少一个非选择存储单元的控制栅极施加流动电压，
上述读取电压由第一阈值电压与第二阈值电压之间的电压来确定，上述第一阈值电压以上述第一电压电流曲线来定义，上述第二阈值电压以上述第二电压电流曲线定义，并小于上述第一阈值电压，
上述流动电压由上述第二电流电压曲线重叠的重叠区域内的电压来确定。
9.根据权利要求8所述的非挥发性铁电存储器件，其特征在于，
当执行上述编程工作时，上述控制电路向上述选择存储单元的控制栅极施加编程电压，
上述编程电压由上述重叠区域内的大于上述流动电压的电压来确定。
10.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述铁电层包含氧化物铁电、氟化物铁电、铁电半导体、高分子铁电或它们的混合物。
11.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述顺电层和上述铁电层具有相同的结晶结构。
12.根据权利要求11所述的非挥发性铁电存储器件，其特征在于，上述结晶结构为钙钛矿结构、萤石结构或层状结构。
13.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述铁电层的厚度在1nm至100nm的范围。
14.根据权利要求1所述的非挥发性铁电存储器件，其特征在于，上述顺电层的厚度在1nm至100nm的范围。
15.一种非挥发性铁电存储器件的驱动方法，其中，上述非挥发性铁电存储器件包括多个存储单元，上述多个存储单元包括：半导体活性层上的顺电层；电介质堆栈，具有铁电层及电荷捕获点，上述铁电层层叠于上述顺电层上，上述电荷捕获点通过配置于上述顺电层与上述铁电层之间的界面来借助所捕获的电荷而产生上述铁电层的负电容效应；以及上述铁电层上的控制栅极，上述非挥发性铁电存储器件的驱动方法的特征在于，包括：
在上述多个存储单元中选择一个存储单元的步骤；
以使得和上述选择存储单元共享位线的至少一个非选择存储单元的电荷捕获点内的多个电荷维持捕获的方式进行控制的步骤；以及
以打开上述非选择存储单元的方式使上述非选择存储单元的铁电层内的极化产生反转的步骤，
其中通过上述顺电层的上述电荷捕获点与上述半导体活性层的通道之间的电荷交换时间比读取工作的时间长。
16.根据权利要求15所述的非挥发性铁电存储器件的驱动方法，其特征在于，还包括通过在上述电荷捕获点内捕获的多个电荷和上述铁电层的被反转的极化来诱导上述铁电层的去极化现象的步骤。
17.根据权利要求16所述的非挥发性铁电存储器件的驱动方法，其特征在于，还包括上述电荷捕获点内的多个电荷维持捕获并通过在上述铁电层诱导的去极化现象来使上述铁电层内的被反转的极化恢复到之前的极化的步骤。
18.根据权利要求15所述的非挥发性铁电存储器件的驱动方法，其特征在于，还包括：
使上述选择存储单元的铁电层内的极化产生反转的步骤；以及
使上述选择存储单元的电荷捕获点内的多个电荷向上述选择存储单元的半导体活性层的通道移动并使上述选择存储单元的半导体活性层的通道内的其他多个电荷在上述电荷捕获点被捕获的步骤，即隧道开关步骤。
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