KR20190105179A - 비휘발성 강유전체 메모리 소자 및 이의 구동 방법 - Google Patents
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Abstract
본 발명은 비휘발성 강유전체 메모리 소자 및 이의 구동 방법에 관한 것이다. 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자는, 반도체 활성층 및 상기 반도체 활성층 상에 직렬 결합된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 중 선택 메모리 셀에 대해 읽기 동작 및 프로그램 동작을 수행하는 제어 회로를 포함하는 비휘발성 메모리 소자로서, 각각의 메모리 셀은, 상기 반도체 활성층 상의 상유전층, 상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면 또는 상기 반도체 활성층과 상기 상유전체 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트를 갖는 유전체 스택 및 상기 강유전층 상의 제어 게이트 전극을 포함하는 게이트 구조를 가질 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는 비휘발성 강유전체 메모리 소자 및 이의 구동 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가와 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용의 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 대표적이다.
상기 낸드(NAND) 플래시 메모리 소자는, 모스펫(MOSFET) 기반의 트랜지스터 셀 구조를 가지며, 정보 저장 층의 종류에 따라 플로팅 게이트형과 전하 트랩형 메모리 소자로 나뉜다. 이러한 낸드 플래시 메모리 소자는 일반적으로 I-V 곡선이 완만한 기울기를 가짐에 따라 메모리 셀 트랜지스터의 문턱 전압(Vth)의 산포가 비교적 넓고, 그 결과 리플레시 마진(refresh margin)이 좁아지는 문제점이 있다. 이러한 좁은 리플레시 마진은 읽기 시간을 증가시키는 원인이 되어 플래시 메모리 소자의 동작 속도를 개선하는데 있어 장벽이 된다.
상기 플로팅 게이트형 및 전하 트랩형 메모리 셀 트랜지스터에 기반한 종래의 NAND 플래시 메모리 소자가 갖는 문턱 전압의 산포와 같은 단점의 극복을 위하여, 서브문턱 스윙(subthreshold swing; SS) 값을 제어하는 것이 기술적 해결책이 될 수 있다. 그러나, 종래의 NAND 플래시 메모리 소자에서는 핫 캐리어의 주입에 의해 프로그래밍이 이루어지 때문에, SS 값의 물리적 하한 값이 60mV/dec로 제한되어 SS 값을 60 mV/dec 미만으로 감소시키는 것이 이론적으로 불가능하다. 또한 종래의 NAND 플래시 메모리 소자에서는 동작 전압이 20V 내외로 높기 때문에 저전압 회로에서 구동하기 위해서는 특별한 고전압 승압 회로를 사용해야 하기 때문에 전력 소모가 큰 단점이 있다.
따라서, 상기 SS 값의 감소와 저전압 구동을 위해 종래의 NAND 플래시 메모리 소자를 구성하는 유전체 스택의 개량이 요구된다. 관련 시도로서 강유전체 전계 효과 트랜지스터(Ferroelectric gate field effect transistor: FeFET)를 이용한 NAND 메모리 소자의 구성이 제안된 바 있다. 그러나, 상기 강유전체 전계 효과 트랜지스터를 직렬 연결하여 구성된 비휘발성 NAND 메모리 소자의 경우, 하나의 스트링 내에서 선택된 메모리 셀의 데이터를 읽기 위해 비선택된 다른 메모리 셀들이 턴온되어야 하며, 이를 위해 비선택 다른 메모리 셀들의 제어 게이트 전극에는 선택 메모리 셀의 게이트에 인가되는 읽기 전압보다 더 큰 고전압의 패스 전압(VPASS)이 인가되는 것이 일반적 접근이다.
그러나, 상기 고전압의 패스 전압(VPASS)은 강유전체 층의 분극 방향이 변경되어 데이터 간섭(disturb)을 초래하는 문제점이 발생할 수 있다. 예를 들면, 비선택된 메모리 셀의 강유전층의 분극 방향이 채널층의 반대 방향으로 배향된 경우(통상적으로 이를 프로그램 상태로 정의함), 패스 전압(VPASS)에 의하여 상기 강유전체의 분극 방향이 채널층을 향하도록 반전(또는 탈분극(depolarization))될 수 있으며, 이 경우 의도치 않은 메모리 셀의 소거가 일어날 수 있다. 이러한 문제점은 강유전체 전계 효과 트랜지스터를 이용한 비휘발성 NAND 메모리 소자의 실현을 위한 큰 장해가 될 수 있다.
따라서, 강유전체 전계 효과 트랜지스터를 이용한 비휘발성 NAND 메모리 소자의 선택 메모리 셀의 프로그래밍, 읽기, 및 소거 동작 시 상기 선택 메모리 셀과 비트라인을 공유하는 비선택된 다른 메모리 셀들의 간섭을 방지하는 새로운 구동 방법이 요구되며, 이를 위해 문턱 전압(Vth)의 산포를 개선하여 리플레시 마진(refresh margin)을 향상시킴과 동시에 NAND 메모리 소자의 동작 속도를 개선하는 것이 필요할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 선택 메모리 셀의 프로그래밍, 읽기, 및 소거 동작 시, 상기 선택 메모리 셀과 비트라인을 공유하는 비선택된 다른 메모리 셀들의 턴온으로 인한 상기 비선택된 다른 메모리 셀들의 간섭을 방지 및 저감시키며, 문턱 전압(Vth)의 산포를 개선하여 리플레시 마진(refresh margin)을 향상시킴과 동시에 NAND 메모리 소자의 동작 속도를 개선하는 비휘발성 강유전체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 비휘발성 강유전체 메모리 소자의 구동 방법을 제공하는 것이다.
본 발명의 실시예에 따르면, 반도체 활성층 및 상기 반도체 활성층 상에 직렬 결합된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 중 선택 메모리 셀에 대해 읽기 동작 및 프로그램 동작을 수행하는 제어 회로를 포함하는 비휘발성 메모리 소자로서, 각각의 메모리 셀은, 상기 반도체 활성층 상의 상유전층; 상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트를 갖는 유전체 스택; 및 상기 강유전층 상의 제어 게이트 전극을 포함하는 게이트 구조를 갖는 비휘발성 강유전체 메모리 소자가 제공될 수 있다. 상기 메모리 셀의 서브문턱 subthreshold swing; SS) 값은 60 nmV/dec 이하의 크기를 가질 수 있다. 상기 제어 회로는, 상기 전하 트랩 사이트에 트랩된 전하의 2 가지 극성에 각각 대응하여 소거 상태 및 프로그램 상태 중 어느 하나를 할당할 수 있다. 상기 제어 회로는, 상기 선택 메모리 셀에 대하여 읽기 동작 시, 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀을 턴온하도록 상기 비선택 메모리 셀의 강유전층 내의 분극을 반전시키되, 상기 비선택 메모리 셀의 전하 트랩 사이트 내의 전하들은 트랩을 유지할 수 있다. 상기 전하 트랩 사이트 내에 트랩된 전하들과 상기 강유전층의 반전된 분극에 의해, 상기 강유전층의 탈분극 현상이 유도될 수 있다. 상기 제어 회로는, 상기 선택 메모리 셀에 대하여 읽기 동작 완료 시, 전하 트랩 사이트 내의 전하들은 트랩을 유지하며, 상기 강유전층의 탈분극 현상에 의해 상기 강유전층 내의 반전된 분극이 이전 분극으로 회복될 수 있다. 상기 제어 회로는, 상기 선택 메모리 셀에 대하여 프로그램 동작 시, 상기 선택 메모리 셀의 강유전층 내의 분극을 반전시키되, 상기 선택 메모리 셀의 전하 트랩 사이트 내의 전하들을 상기 선택 메모리 셀의 반도체 활성층의 채널로 이동시키고, 상기 선택 메모리 셀의 반도체 활성층의 채널 내의 다른 전하들을 상기 전하 트랩 사이트에 트랩시킬 수 있다. 상기 메모리 셀의 전달 특성은 소거 상태의 제 1 전압 전류 곡선과 프로그램 상태의 제 2 전압 전류 곡선으로 표시되며, 상기 제어 회로는 상기 읽기 동작 동안 상기 선택 메모리 셀의 제어 게이트 전극에 읽기 전압을 인가하고, 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀의 제어 게이트 전극에 패스 전압을 인가하고, 상기 읽기 전압은 상기 제 1 전압 전류 곡선으로부터 정의되는 제 1 문턱 전압과 상기 제 2 전압 전류 곡선으로부터 정의되며 상기 제 1 문턱 전압보다 낮은 제 2 문턱 전압 사이의 전압으로 결정되고, 상기 패스 전압은 상기 제 2 전류 전압 곡선이 중첩되는 중첩 영역 내의 전압으로 결정될 수 있다. 상기 제어 회로는 상기 프로그램 동작 시 상기 선택 메모리 셀의 제어 게이트 전극에 프로그램 전압을 인가하고, 상기 프로그램 전압은, 상기 중첩 영역 내에서 상기 패스 전압 보다 큰 전압으로 결정될 수 있다. 상기 강유전체층은, 산화물 강유전체, 불화물 강유전체, 강유전체 반도체, 고분자 강유전체 또는 이의 혼합물을 포함할 수 있다. 상기 상유전층과 상기 강유전층은 동일한 결정 구조를 가질 수 있다. 상기 결정 구조는 페로브스카이트, 플루오라이트 또는 층상 구조 구조일 수 있다. 상기 상유전층을 통한 상기 전하 트랩 사이트와 상기 반도체 활성층의 채널 사이의 전하 교환 시간이 읽기 동작의 시간(reading time)보다 길 수 있다. 상기 강유전층의 두께는 1 ㎚ 내지 100 ㎚ 범위를 가질 수 있다. 상기 상유전층의 두께는 1 ㎚ 내지 100 ㎚ 범위를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 활성층 상의 상유전층, 상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트를 갖는 유전체 스택 및 상기 강유전층 상의 제어 게이트 전극을 포함하는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 소자의 구동 방법에 있어서, 상기 복수의 메모리 셀들 중 하나의 메모리 셀을 선택하는 단계; 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀의 전하 트랩 사이트 내의 전하들이 트랩을 유지하도록 제어하는 단계; 및 상기 비선택 메모리 셀을 턴온하도록 상기 비선택 메모리 셀의 강유전층 내의 분극을 반전시키는 단계를 포함하는 비휘발성 강유전체 메모리 소자의 구동 방법이 제공될 수 있다. 상기 전하 트랩 사이트 내에 트랩된 전하들과 상기 강유전층의 반전된 분극에 의해, 상기 강유전층의 탈분극 현상을 유도하는 단계를 더 포함할 수 있다. 상기 전하 트랩 사이트 내의 전하들은 트랩을 유지하며, 상기 강유전층에 유도되는 탈분극 현상을 이용하여, 상기 강유전층 내의 반전된 분극을 이전 분극으로 회복되는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 선택 메모리 셀의 강유전층 내의 분극을 반전시키는 단계; 및 상기 선택 메모리 셀의 전하 트랩 사이트 내의 전하들을 상기 선택 메모리 셀의 반도체 활성층의 채널로 이동시키고, 상기 선택 메모리 셀의 반도체 활성층의 채널 내의 다른 전하들을 상기 전하 트랩 사이트에 트랩 시키도록 하는 터널 스위치 단계가 더 포함될 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 활성층 상의 상유전층, 상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면 또는 상기 반도체 활성층과 상기 상유전체 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과와 터널 스위치 효과를 발생시키는 전하 트랩 사이트를 메모리 구동 시 이용함으로써, 선택 메모리 셀의 읽기 동작 시, 상기 선택 메모리 셀과 비트라인을 공유하는 비선택된 다른 메모리 셀들의 턴온으로 인한 상기 비선택된 다른 메모리 셀들의 장애를 개선시키며, 문턱 전압(Vth)의 산포를 개선하여 리플레시 마진(refresh margin)을 향상시킴과 동시에 NAND 메모리 소자의 동작 속도를 개선하는 비휘발성 강유전체 메모리 소자를 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 비휘발성 강유전체 메모리 소자의 구동 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자(100)의 낸드 강유전체 메모리 셀 어레이를 나타내는 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 강유전체 메모리 셀의 히스테리시스 커브(curve) 곡선을 나타내고, 도 3b는 강유전체 메모리 셀의 등가 회로를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 강유전체 메모리 셀 어레이를 구성하는 메모리 셀의 일례를 모식적으로 도시하는 단면도이고, 도 4c는 메모리 셀을 트랜지스터 커패시턴스 모델로 나타낸 등가회로이다.
도 5a는 본 발명의 일 실시예에 따른 4 × 2 낸드 강유전체 메모리 어레이 내에서 소거 동작을 설명하기 위한 도면이고, 도 5b는 4 × 2 낸드 강유전체 메모리 어레이 내에서 프로그램 동작을 설명하기 위한 도면이며, 도 5c는 4 × 2 낸드 강유전체 메모리 어레이 내에서 읽기 동작을 설명하기 위한 도면이다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다.
도 7a는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 7b 는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 7c는 본 발명의 일 실시예에 따른 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 7d 및 도 7e는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 8a는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 8b 는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 8c는 본 발명의 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 8d 및 도 8e는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다.
도 10a는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 10b 는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 10c는 본 발명의 또 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 8d 및 도 8e는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 플래시 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자(100)의 낸드 강유전체 메모리 셀 어레이를 나타내는 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 강유전체 메모리 셀의 히스테리시스 커브(curve) 곡선을 나타내고, 도 3b는 강유전체 메모리 셀의 등가 회로를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 강유전체 메모리 셀 어레이를 구성하는 메모리 셀의 일례를 모식적으로 도시하는 단면도이고, 도 4c는 메모리 셀을 트랜지스터 커패시턴스 모델로 나타낸 등가회로이다.
도 5a는 본 발명의 일 실시예에 따른 4 × 2 낸드 강유전체 메모리 어레이 내에서 소거 동작을 설명하기 위한 도면이고, 도 5b는 4 × 2 낸드 강유전체 메모리 어레이 내에서 프로그램 동작을 설명하기 위한 도면이며, 도 5c는 4 × 2 낸드 강유전체 메모리 어레이 내에서 읽기 동작을 설명하기 위한 도면이다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다.
도 7a는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 7b 는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 7c는 본 발명의 일 실시예에 따른 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 7d 및 도 7e는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 8a는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 8b 는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 8c는 본 발명의 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 8d 및 도 8e는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다.
도 10a는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 10b 는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 10c는 본 발명의 또 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 8d 및 도 8e는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 플래시 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자(100)의 구성을 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 강유전체 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL1, WL2, … , WLi,…, WLn), 스트링 선택 라인들(SSL), 더미 스트링 선택 라인(DSSL), 및 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트라인들(BL1, BL2, BL3, … , BLn)을 통해 판독/기입 회로(130)에 연결될 수 있다.
비휘발성 강유전체 메모리 소자(100)가 낸드 플래시 메모리 소자인 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 일 실시예에서, 상기 메모리 셀 스트링들의 일단에는 비트라인과 스트링을 서로 연결하기 위한 더미 스트링 선택 트랜지스터(예를 들면, NMOS 선택 트랜지스터)와 더미 스트링 선택 트랜지스터(DSST)와 직렬 연결된 적어도 1 개 이상의 스트링 선택 트랜지스터들(SST)이 배치될 수 있다. 스트링 선택 트랜지스터들(SST)의 개수는 메모리 셀 스트링들이 단일 층으로 배치되거나 복수 층으로 수평 또는 수직 적층된 3차원 적층 구조를 갖는지에 따라 달라질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 메모리 셀 스트링들의 타단은 공통 소스 라인에 연결되고, 공통 소스 라인(CSL)과 연결하기 위한 접지 선택 트랜지스터(GST, 예를 들면, NMOS 선택 트랜지스터)가 제공될 수 있다.
워드라인들(WL1, WL2, …, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트라인들(BL1, BL2, BL3,…, BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다. 각각의 워드라인들(WL1, WL2, …, WLi,…, WLn)에 그 제어 게이트 전극이 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 예를 들면, 저장 레벨에 따라, 메모리 셀당 1 bit를 저장하는 싱글 레벨 셀 메모리, 메모리 셀당 2 bits를 저장하는 멀티 레벨 셀(MLC) 메모리 소자, 메모리 셀당 3 bits를 저장하는 8LC 메모리 소자, 그리고, 메모리 셀당 4 bits를 저장하는 16LC 메모리 소자가 제공될 수 있다.
메모리 셀 어레이(110)의 메모리 셀들은 반도체 기판의 주면에 평행한 2차원, 또는 상기 반도체 기판의 주면에 대해 수직한 채널을 갖거나 1 층 이상의 메모리 어레이층이 수직 방향으로 적층된 3차원 어레이 구조를 가질 수 있다. 일 실시예에서, 상기 3 차원 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다,
상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 일 메모리 셀은 프로그램 상태(P1)로, 인접하는 다른 메모리 셀은 제 2 프로그램 상태(P2), 또 다른 메모리 셀들은 제 3 프로그램 상태(P3)로 프로그래밍될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 인터리브드 아키텍처(interleaved architecture)를 갖는 싱글 레벨 셀의 경우 짝수 및 홀수 셀들이 2 개의 서로 다른 페이지들을 구성할 수 있다. 예를 들면, 4 kB의 SLC 소자는 65,536개의 메모리 셀들의 워드라인을 가질 수 있다. 또한, 멀티 레벨 셀의 경우에는 각 셀이 하나의 최하위 비트(Least Significant Bit; LBS)와 하나의 최상위 비트(Most Significant Bit; MSB)를 저장하므로 4 개의 페이지들을 갖게 된다. 예를 들면, 이 경우, 짝수 비트라인들 상의 MSB 및 LSB 페이지들과 홀수 비트라인 상의 MSB 및 LSB 페이지들이 제공될 수도 있다.
행 디코더(120)는 복수의 스트링 선택 라인들(SSL) 및 더미 스트링 선택 라인(DSSL)을 제어할 수 있다. 일 실시예에서, 행 디코더(120)는 복수의 스트링 선택 라인들(SSL)을 선택하거나 동시에 전압 또는 전류 구동할 수 있다.
또한, 행 디코더(120)는 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드라인에 전압 발생기(미도시)로부터 생성된 워드라인 전압 VWL을 인가한다. ISPP(Incremental Step Pulse Program) 모드에 의한 프로그램 동작시 행 디코더(120)는 선택된 워드라인(Selected WL)에 프로그램 전압(VPGM)과 검증 전압(Vvfy)을, 그리고, 비선택된 워드라인(Unselected WL)에는 패스 전압(Vpass)을 인가할 수 있다.
메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트라인들(BL1, BL2, BL3,…, BLn)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.
독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖도록 사용될 수 있으며, 상호 호환적 명칭으로 이해되어야 한다. 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트라인으로 프로그램될 데이터에 대응하는 비트라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.
독출/기록 회로(130)는 스트링 선택 트랜지스터의 초기화를 위한 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 의한 프로그래밍 동안 프로그래밍의 검증을 위해 비트라인으로 출력되는 스트링 전류 또는 전압을 측정할 수 있다. 검증 모드는 상기 비트라인에 결합되고, 상기 전류 센싱 회로를 통해 달성될 수 있다. 일 실시예에서, 상기 전류 센싱 회로는 독출/기록 회로(130) 내에 제공될 수 있다.
제어 로직(180)은 상기 ISPP 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀 및/또는 스트링 선택 트랜지스터들을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다, 검증 단계에서, 메모리 셀 및/또는 스트링 선택 트랜지스터들이 원하는 타겟 레벨에 도달하였는지 검증한다. 제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 모드에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 프로그램 루프 순번 검출기(160)과 비교기(170)는 프로그램될 메모리 셀 및/또는 스트링 선택 트랜지스터가 비정상적인 스로우 셀 또는 패스트 셀인지 여부를 판별하기 위한 회로이며, 생략될 수 있다.
다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자(100)의 NAND 강유전체 메모리 셀 어레이를 포함하는 블록을 도시한다.
도 2를 참조하면, 비휘발성 강유전체 메모리 소자(100)의 낸드 강유전체 메모리 셀 어레이는 n × m 크기를 갖는 것을 예시한다. 비휘발성 강유전체 메모리 소자(100)는 페이지 버퍼(도 1의 130 참조) 측에 연결되는 GSL을 구성하는 1 × m 개의 스트링 선택 트랜지스터(SGD), 공통 소스 라인에 연결되는 1 × m 개수의 트랜지스터(SGS), 및 n × m 크기의 강유전체 메모리 셀(FeFET)을 포함하는 블록(block)을 가질 수 있다. 도 2에서 하나의 블록을 예시적으로 나타내고 있지만, 본원 발명은 이에 한정되지 않으며, 비휘발성 강유전체 메모리 소자(100)는 용량에 따라 정의되는 복수의 블록들을 포함할 수 있다.
상기 블록 내의 n × m 크기의 강유전체 메모리 셀(FeFET)은 m 개의 NAND string으로 구분되거나, n 개의 page로 구분될 수 있다. 본 발명에서, 하나의 NAND string은 하나의 비트라인(예: BL1)을 공유하는 메모리 셀들을 지칭하며, 하나의 page는 하나의 워드라인(예: WLn)을 공유하는 메모리 셀들을 지칭할 수 있다. 상기 강유전체 메모리 셀(FeFET)에 대한 설명은 후술할 도 3b에 나타낸 메모리 셀의 등가 회로 및 메모리 셀의 일례를 모식적으로 도시하는 단면도를 나타낸 도 4b를 참조할 수 있다.
일 실시예에서, 복수의 강유전체 메모리 셀(FeFET)은 제 1 방향 및 제 2 방향 예컨대, 비트라인 방향과 워드라인 방향으로 배치되어 2 차원 어레이를 이룰 수 있다. 낸드(NAND) 구조를 예를 들면, 채널(미도시함)은 비트라인 방향을 따라 형성되며, 워드라인 방향으로는 상기 채널(미도시함)들 사이가 서로 이격되도록 불연속적으로 형성될 수 있다. 그리고, 게이트 전극(미도시함)은 워드라인 방향을 따라 형성되며, 비트라인 방향으로는 상기 게이트 전극 사이가 서로 이격되도록 불연속적으로 형성될 수 있다. 이러한 채널(미도시함)들 및 게이트 전극(미도시함)은 복수의 영역에서 서로 교차할 수 있다. 강유전체 메모리 셀(FeFET)은 채널(미도시함)과 게이트 전극(미도시함)이 교차하는 영역에 배치될 수 있다. 채널(미도시함)은 비트라인을 형성하고, 게이트 전극(미도시함)은 워드라인을 형성할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 강유전체 메모리 셀의 전압-전하량의 변화에 따른 이력 곡선을 나타내고, 도 3b는 강유전체 메모리 셀의 등가 회로를 나타내는 도면이다.
도 3a를 참조하면, 강유전체 메모리 셀은, 강유전층을 포함할 수 있다. 강유전체 메모리 셀의 게이트 전극에 접지 전압(Vss 또는 0V)이 인가될 시 상기 강유전층에 아무런 전계가 인가되지 않으면 분극이 발생되지 않을 수 있다. 강유전체 메모리 셀의 게이트 전극에 인가된 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가할 수 있다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 될 수 있다. 이때, 분극도 즉, 강유전층이 보유하는 전하의 양은 +Qs로 표시될 수 있다. 이후, 게이트 전극에 인가되는 전압이 다시 접지 전압(0V)까지 감소되면 분극도는 영(zero)까지 복귀되지 않고 상태점(B)에 잔류 분극도 +Qr로 표시되는 잔류 분극을 가질 수 있다. 이후, 상기 게이트 전극에 인가되는 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)으로 변할 수 있다. 상태점(C)에서, 상기 강유전층은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극될 수 있으며, 이하에서는 이를 분극 반전이라 지칭할 수 있다. 이때의 분극도는 -Qs로 표시될 수 있다. 이후, 상기 게이트 전극에 인가되는 전압이 다시 접지 전압(0V)까지 감소하더라도, 분극도는 영(zero)까지 감소되지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시될 수 있다. 게이트 전극에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전층의 분극도는 상태점(D)에서 상태점(A)으로 변하게 되므로, 이러한 상태점(A), 상태점(D)을 각각 정보 '1', '0' 또는 '0', '1' 로 정의하여, 메모리 소자로서 이용될 수 있다.
도 3b를 참조하면, 강유전체 메모리 셀은 트랜지스터(T1)와 강유전체 캐패시터(C1)를 포함하는 1T-1C 구조를 가질 수 있다. 일방향으로 비트라인(B/L)이 형성되고, 비트라인(B/L)과 교차하는 방향으로 워드라인(W/L)이 형성되고, 워드라인(W/L)에 일정한 간격을 두고 워드라인(W/L)과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 트랜지스터(T1)의 게이트(G)는 워드라인(W/L)에 연결되고 트랜지스터(T1)의 소스(S)는 비트라인(B/L)에 연결되며, 트랜지스터(T1)의 드레인(D)은 강유전체 캐패시터(C1)의 제 1 단자와 연결될 수 있다. 그리고, 강유전체 캐패시터(C1)의 제 2 단자를 플레이트 라인(P/L)에 연결될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 강유전체 메모리 셀 어레이를 구성하는 메모리 셀의 일례를 모식적으로 도시하는 단면도이고, 도 4b는 메모리 셀을 트랜지스터 커패시턴스 모델로 나타낸 등가회로이다.
도 4a를 참조하면, 강유전체 메모리 셀(110)은 게이트 전극(10), 강유전층(20), 상유전층(30) 및 반도체 활성층(40)를 포함할 수 있다. 반도체 활성층(40)은 드레인 영역(41), 소스 영역(42), 드레인 영역(41)과 소스 영역(42) 사이에 채널을 형성하는 반도체층(43)을 포함할 수 있다. 본 발명에서 반도체 활성층(40) 내에서 채널(CH) 형성은 강유전체 메모리 셀(110)의 온 상태로 지칭될 수 있고, 반도체 활성층(40) 내에서 채널(CH) 형성이 되지 않은 것은 강유전체 메모리 셀(110)의 오프 상태로 지칭될 수 있다. 일 실시예에서, 강유전층(20)의 분극 방향이 화살표 A 방향일 때를 음의 분극 상태라 하고, 이는 정보 ‘1’에 할당시키고, 강유전층(20) 내의 분극이 반전되어 화살표 A와 반대 방향이 되는 경우 양의 분극 상태라 지칭하고, 정보 ‘0’에 할당시킬 수 있다. 또 다른 실시예에서, 강유전층(20) 내의 음의 분극 상태는 정보 ‘0’에 할당시키고, 강유전층(20) 내의 양의 분극 상태는 정보 ‘1’에 할당시킬 수도 있다.
도 4a에서, 반도체 활성층(40) 상에 하나의 메모리 셀이 배치되는 것을 예시하지만, 하나의 반도체층(42) 상에 복수의 드레인 영역(D)들과 복수의 소스 영역(S)들이 이격되어 배치될 수 있으며, 이때, 반도체 활성층(40) 상에 복수의 메모리 셀들이 직렬 결합될 수 있다. 각각의 메모리 셀(110)은, 반도체 활성층(40) 상의 상유전층(30), 상유전층(30) 상에 적층되는 강유전층(20) 및 강유전층(20)과 상유전체(30) 사이의 계면에 배치되어 트랩된 전하에 의해 강유전층(20)의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트(CTS)를 갖는 유전체 스택(DST) 및 강유전층(20) 상의 게이트 전극(10)을 포함할 수 있다.
전하 트랩 사이트(CTS)는 소거 동작에 의해 음의 전하들 트랩시키고 프로그램 동작에 의해 양의 전하들이 트랩될 수 있다. 일부 실시예에서, 소거 동작에 의해 양의 전하들 트랩시키고 프로그램 동작에 의해 음의 전하들이 트랩될 수 있다.
구체적으로, 전하 트랩 사이트(CTS)는 소거 동작 시, 해당 계면에서의 강유전체 분극 전하와 반대 부호의 보상 전하들을 트랩하며, 소거 동작 후 패스 전압(VPASS)이 인가 되라도 트랩된 상기 보상 전하들은 계속 유지될 수 있으며, 소거 동작 후 프로그램 전압(VPGM) 인가 시, 반대 부호의 전하들을 트랩할 수 있다. 구체적으로, 프로그램 전압(VPGM)보다 낮은 패스 전압(VPASS)이 인가되는 경우, 전하 트랩 사이트(CTS) 내의 트랩된 전하들은 유지되지만, 프로그램 전압(VPGM)이 인가되는 경우, 강유전체의 분극이 변화함에 따라 이에 맞는 반대 부호의 보상 전하들이 반도체 활성층(40)으로부터 상유전층(30)을 터널링하여 전하 트랩 사이트(CTS) 내에 트랩될 수 있다(이하, 터널 스위치라 지칭함).
일 실예에서, 메모리 셀(110)은 MFIS(Metal Ferroelectric Insulator Semiconductor) 구조를 가지지만, 본 발명은 이에 한정되지 않는다. 예컨대, 메모리 셀(110)은 MFS(Metal Ferroelectric Semiconductor) 구조 또는 MFMIS(Metal Ferroelectric Metal Insulator Semiconductor) 구조를 가질 수 있다.
또 다른 실시예에서, 도 4b와 같이, 상유전체(30)가 강유전층(20)과 게이트 전극(10) 사이에 배치될 수 있다. 이 경우에, 트랩된 전하에 의해 강유전층(20)의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트(CTS)가 상유전층(30)과 반도체 활성층(40) 사이의 계면에 정의될 수 있다. 도 4b의 강유전체 메모리 셀(110)은 게이트 전극(10), 강유전층(20), 상유전층(30) 및 반도체 활성층(40)은 모순되지 않는 한, 도 4a의 강유전체 메모리 셀(110)은 게이트 전극(10), 강유전층(20), 상유전층(30) 및 반도체 활성층(40)에 관한 설명을 참조할 수 있다.
일 실시예에서, 강유전층(20)의 네거티브 캐패시턴스 효과가 발생되도록, 메모리 셀(110)의 서브문턱 스윙(subthreshold swing; SS) 값은 60 nmV/dec 이하 값을 가질 수 있다. 다른 실시예에서, 강유전층(20) 내의 분극 상태를 반전시키지 않고, 강유전층(20) 내에 존재하는 역 도메인을 이용하여, 메모리 셀(110)을 턴온시키기 위해서, 메모리 셀(110)의 SS값은 100 mV/dec 내지 300 nmV/dec 범위를 가질 수 있다.
게이트 전극(10)은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 또는, 몰리브데늄(Mo), 또는 이들의 합금 같은 도전성을 갖는 금속을 포함할 수 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 게이트 전극(10)은 전술한 금속들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소 질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있다. 또는 게이트 전극(10)은 불순물이 과도핑된 폴리실리콘을 포함할 수도 있다.
강유전층(20)은, 산화물 강유전체, 불화물 강유전체, 강유전체 반도체, 고분자 강유전체 또는 이의 혼합물을 포함할 수 있다. 상기 산화물 강유전체는 산화 하프늄(HfOx), 산화 지르코늄(ZrOx), 산화 타이타늄(TiOx), 산화 하프늄 지르코늄(HfZrOx), 산화 하프늄 타이타늄(HfTiOx), 산화 하프늄 실리콘(HfSiOx), 산화 니켈(NiO), 산화 탄탈 (TaOx), 산화 알루미늄(AlOx), 산화 지르코늄(ZrOx), 산화 구리(CuOx), 산화 니오븀(NbOx), 산화탄탈륨(TaOx), 산화 갈륨(GaOx), 산화 가돌리늄(GdOx), 산화 망간(MnOx), PrCaMnO, 및 ZnONiOx를 포함할 수 있다. 또는 상기 산화물 강유전체는 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 같은 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 같은 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 같은 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 같은 비스무스 층구조의 강유전체 및 La2Ti2O7 같은 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 같은 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11), BFO(BiFeO3)일 수 있다. 상기 강유전체 반도체로서는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 같은 2-6족 화합물을 포함할 수 있다. 상기 고분자 강유전체가 폴리비닐리덴 플로라이드(PVDF), PVDF를 포함하는 중합체, PVDF를 포함하는 공중합체, PVDF를 포함하는 삼원공중합체, 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 중 적어도 하나 이상을 포함할 수 있다. 강유전층(20)의 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 바람직하게, 강유전층(20)은 입방정상, 정방정상, 단사정상에서 선택되는 적어도 하나 이상의 안정적인 조성 영역을 갖는 플루오라이트(fluorite) 구조의 금속 산화물을 포함할 수 있다. 예컨대, 상기 플루오라이트(fluorite) 구조의 금속 산화물은 Si, Al, La, Gd 같은 원소가 도핑된 HfO2, Si, Al, La, Gd 같은 원소가 도핑된 ZrO2, 또는 이들의 조합을 포함할 수 있다.
강유전층(20)의 두께는, 읽기 전압, 프로그램 전압 및 패스 전압 같은 게이트 전극에 인가되는 전압을 고려하여, 1 ㎚ 내지 100 ㎚ 범위를 가질 수 있다. 바람직하게, 강유전층(20)의 두께는 10 ㎚일 수 있다. 강유전층(20)의 두께가 1 ㎚ 이하인 경우, 데이터 저장을 위한 충분한 분극을 확보하기 어려워, 메모리의 저장능(retention)이 저하될 수 있으며, 100 ㎚ 이상인 경우, 읽기 전압 및 프로그램 전압이 커질 수 있어서 저전압으로 구동하기 어려울 수 있다.
상유전층(30)은 강유전층(20)의 재료와 유사하거나 동일할 수 있다. 바람직하게, 상유전층(30)은 산화 실리콘을 포함할 수 있지만, 이에 한정되지 않는다. 상유전층(30)의 두께는, 반도체 활성층(40)과 상유전층(30) 사이의 계면에 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트(CTS)를 형성하기 위해서, 1 ㎚ 내지 100 ㎚범위를 가질 수 있다. 예컨대, 상유전층(30)의 두께가 100 ㎚ 이상인 경우, 게이트 전압이 커져서 메모리 동작 전압이 커질 수 있으며, 1 ㎚ 이하인 경우 강유전층(30) 내의 네거티브 캐패시턴스가 안정화 되지 못하고 히스테리시스 거동을 보이기 때문에, 바람직한 읽기(read) 거동에 장해가 발생할 수 있다.
일 실시예에서, 메모리 셀(110)을 구동하기 위한 제어 회로(도 1의 180 참조)는, 비선택 메모리 셀의 턴온 동작 완료 후에, 예컨대, 후술할 도 5c에서와 같이, 선택 셀(C22)에 읽기 전압(Vread)이 인가될 때, 선택 메모리 셀(C22)과 비트라인(BL2)을 공유하는 비선택 메모리 셀들(C21, C23, C24)에도 패스 전압(Vpass)을 동시에 인가함으로써, 비선택 메모리 셀들(C21, C23, C24)을 턴온시킬 수 있으며, 비선택 메모리 셀들(C21, C23, C24)에 인가된 패스 전압(Vpass )을 차단 또는 제거한 경우에, 전하 트랩 사이트(CTS) 내에 트랩된 전하가 소거 상태에 대응하는 극성(예: 음의 전하)을 유지하며, 전하 트랩 사이트(CTS)에 의한 탈분극 현상에 의해 강유전층(20) 내의 반전시킨 분극 상태를 이전 분극 상태로 돌아가도록 제어할 수 있다. 구체적으로, 패스 전압(Vpass) 인가 시 강유전층(20)의 제 1 분극 상태가 제 2 분극 상태로 반전되지만, 패스 전압(Vpass) 차단 또는 제거 시 상기 제 2 분극 상태에서 상기 제 1 분극 상태로 복구될 수 있으며, 이때 전하 트랩 사이트(CTS) 내의 트랩된 전하들은 유지될 수 있다. 상기 제 1 분극 상태는 양의 분극 상태이며 상기 제 2 분극 상태는 음의 분극 상태일 수 있다. 일부 실시 예에서, 상기 제 1 분극 상태는 음의 분극 상태이며 상기 제 2 분극 상태는 양의 분극 상태일 수 있다.
일 실시예에서, 상기 제어 회로는, 후술할 도 5a에 같이, 선택 메모리 셀의 프로그램 동작 전에, 상기 복수의 메모리 셀들에 대해 소거 동작을 더 수행할 수 있다. 그리고, 후술할 도 5b에 같이, 상기 선택 메모리 셀의 프로그램 동작 시, 전하 트랩 사이트(CTS) 내에 상기 소거 상태에 대응하는 극성(예: 양의 전하)을 상기 프로그램 상태에 대응하는 극성(음의 전하)으로 변경되도록, 터널 스위치하며, 강유전층(20) 내의 상기 소거 상태에 대응하는 분극 상태(예: 양의 분극 상태)를 상기 프로그램 상태에 대응하는 분극 상태(예: 음의 분극 상태)로 반전시키도록 제어할 수 있다.
일 실시예에서, 후술할 도 6 또는 도 9 의 메모리 셀의 히스테리시스 Id-Vg 곡선을 참조하면, 상기 메모리 셀의 전달 특성은 소거 상태의 제 1 전압 전류 곡선(ERS)과 프로그램 상태의 제 2 전압 전류 곡선(PGM)으로 표시되며, 상기 제어 회로는 상기 읽기 동작 동안 상기 선택 메모리 셀의 제어 게이트 전극에 읽기 전압을 인가하고, 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀의 제어 게이트 전극에 패스 전압(Vpass 또는 Vrp)을 인가하고, 상기 읽기 전압은 상기 제 1 전압 전류 곡선으로부터 정의되는 제 1 문턱 전압과 상기 제 2 전압 전류 곡선으로부터 정의되며 상기 제 1 문턱 전압보다 낮은 제 2 문턱 전압 사이의 전압으로 결정되고, 패스 전압(Vpass 또는 Vrp)은 상기 제 2 전류 전압 곡선이 중첩되는 중첩 영역 내의 전압으로 결정될 수 있다.
일 실시예에서, 상기 제어 회로는 상기 프로그램 동작 시 상기 선택 메모리 셀의 제어 게이트 전극에 프로그램 전압을 인가하고, 상기 프로그램 전압(VPGM)은, 상기 중첩 영역 내에서 상기 패스 전압(Vpass 또는 Vrp) 보다 큰 전압으로 결정될 수 있다.
도 4b는 강유전체 메모리 셀(110)의 캐패시터 등가 회로로서, 강유전체 메모리 셀(110)의 캐패시터 등가 회로는 강유전층(20)에 의한 제 1 캐패시터(CFE), 상유전층(30)에 의한 제 2 캐패시터(CDE) 및 반도체 활성층(40)에 의한 제 3 캐패시터(CSE)를 포함하며, 제 1 캐패시터(CFE), 제 2 캐패시터(CDE) 및 제 3 캐패시터(CSE)가 직렬 연결될 수 있다. 제 1 캐패시터(CFE)는 음의 커패시턴스(negative capacitance: NC)를 가지며, 제 2 캐패시터(CDE) 및 제 3 캐패시터(CSE)은 적어도 하나는 양의 커패시턴스를 가질 수 있다.
본 발명의 실시예에 따르면, 강유전층(20)은 강유전층(20)과 상유전층(30)이 고용체를 이루어 상온의 동작 온도에서 음의 커패시턴스를 가질 수 있다. 일 실시예에서, 강유전층(20)은 격자 상수가 같은 결정 구조를 갖는 강유전층(20)과 상유전층(30)이 고용체를 이루어 음의 커패시턴스를 가질 수 있다. 다른 실시예에서, 강유전층(20)은 강유전층(20)과 동일 또는 유사한 결정 구조를 갖는 상유전층(30)와 고용체를 이루어 음의 커패시턴스를 가질 수도 있다. 또 다른 실시예에서, 강유전층(20)은 제 1 페로브스카이트(Perovskite) 결정 구조를 갖는 강유전층(20)과 제 2 페로브스카이트 결정 구조를 갖는 상유전체가 고용체를 이루어 음의 커패시턴스를 가지거나, 이들의 조합으로부터 강유전층(20)이 음의 커패시턴스를 가질 수 있다. 여기서, 상기 제 1 페로브스카이트 결정 구조는 제 2 페로브스카이트 결정 구조와 동일하거나 다를 수 있다. 바람직하게는, 강유전층(20)이 네거티브 커패시턴스의 특성을 갖기 위해서, 강유전층(20) 내의 분극이 모두 동일한 분극을 갖는 동일 분 극(homogeneous polarization) 상태를 유지할 수 있다. 이를 위해, 강유전체(20)의 에피택셜(epitaxial) 성장을 통해 단결정 박막이 적합하며 따라서, 도 4a와 같은 구조에서는 상유전층(30) 위에 강유전층(20)이 적층되므로, 상유전체(30)의 결정 구조가 강유전층(20)의 결정 구조와 동일할 수 있다.
일 실시예에서, 강유전층(20)이 음의 커패시턴스 상태에 있을 때, 강유전체 메모리 셀(110)의 서브문턱 스윙(subthreshold Swing: SS) 값은 이론적 한계인 60mV/dec(Boltzmann tyranny)보다 작을 수 있다. 구체적으로, 특정 게이트 전압(Vg)이 게이트 스택에 인가되면, 각 영역의 정전 용량(CFE, CDE, CSE)에 반비례하여, 상기 게이트 전압(Vg)은 강유전층(20), 상유전층(30) 및 반도체 활성층(40)에 분배될 수 있다. 따라서, 제 1 캐패시터(CFE)가 음수이면, 상유전층(30) 및 반도체 활성층(40)에 분배된 전압의 합이 상기 게이트 전압(Vg)보다 커야 하고, 제 2 캐패시터(CDE) >> 제 3 캐패시터(CSE)의 조건에서 반도체 활성층(40)의 표면 전위는 상기 게이트 전압(Vg)보다 높아야SS 값이 < 60 mV/dec 이하가 될 수 있다. 60mV/dec(Boltzmann tyranny) 이하의 SS 값을 갖는 강유전체 메모리 셀(110)의 히스테리시스 Id-Vg 곡선은 후술한 도 6에 나타난다.
도 5a는 본 발명의 일 실시예에 따른 4 × 2 낸드 강유전체 메모리 어레이 내에서 소거 동작을 설명하기 위한 도면이고, 도 5b는 4 × 2 낸드 강유전체 메모리 어레이 내에서 프로그램 동작을 설명하기 위한 도면이며, 도 5c는 4 × 2 낸드 강유전체 메모리 어레이 내에서 읽기 동작을 설명하기 위한 도면이다.
도 5a를 참조하면, 낸드 강유전체 메모리 어레이 내의 적어도 하나의 메모리 셀에 대한 소거 동작 시, 낸드 강유전체 메모리 어레이 내의 모든 메모리 셀들의 데이터가 소거될 수 있다. 예를 들면, 소스 라인(SOURCE)과 모든 비트라인(BL1, BL2)을 플로팅하고, 모든 워드라인(WL1 내지 WL4), SGD 라인 그리고 SGS 라인에 OV를 인가함으로써, 낸드 강유전체 메모리 어레이 내의 8 개의 메모리 셀들의 데이터가 소거될 수 있으며, 이후 도 5b와 같이 적어도 하나의 메모리 셀에 대하여 프로그램 동작 후에 도 5c와 같이 선택 메모리 셀에 대하여 읽기 동작이 수행될 수 있다. 다른 실시예에서, 도 5c와 같이 선택 메모리 셀에 대하여 읽기 동작이 수행된 후에 도 5b와 같이 적어도 하나의 메모리 셀에 대하여 프로그램 동작 후에 수행될 수도 있다.
도 5b를 참조하면, 도 5a의 모든 메모리 셀들에 대하여 소거 동작이 수행된 후, 선택된 메모리 셀(예: C32)에 대하여 프로그램 동작이 수행될 수 있다. 예컨대, SGD 라인의 트랜지스터들을 턴온시키기 위해, SGD 라인에 Vsgd 전압이 인가되고, SGS 라인의 트랜지스터들을 턴오프시키기 위해, SGS 라인에 0V 전압이 인가되며, 선택된 메모리 셀(예: C32)에 프로그램 전압(VPGM)이 인가될 수 있다. 이때, 메모리 셀(예: C32)이 선택되기 위해서, 비트라인(BL0)에 OV 가 인가되며, 워드라인(WL3)에 프로그램 전압(VPGM)이 인가됨으로써, 게이트 전극(10)과 반도체 활성층(40) 내의 채널(미도시함) 사이에 충분한 전압 차 VPGM에 의해서 C32가 프로그램할 수 있다. 이때, 비선택된 비트라인(BL1)에 Vbl 전압이 인가되며, 비선택 워드라인(WL1, WL2)에 Vpass 전압이 인가될 수 있다. 여기서, 비선택 워드라인(WL1, WL2)에 Vpass 전압을 인가하여 메모리 셀 C31의 방해(disturb)를 감소시킴으로써, 메모리 셀 C12와 C22가 대신 패스 전압(Vpass)에 의해 방해를 겪을 수 있다. 선택된 워드라인(WL3)과 SGS 라인 사이의 워드라인(WL4)은 메모리 셀 C41과 C42의 불필요한 방해를 회피하기 위해서, 접지될 수 있다. 도 5b에서 하나의 메모리 셀(C32)에 대하여 프로그램 동작을 설명하였지만, 추가적으로 메모리 셀(C32)과 다른 적어도 하나 이상의 메모리 셀에 대하여 프로그램 동작이 더 수행될 수 있다.
도 5c를 참조하면, 도 5b의 메모리 셀들에 대한 프로그램 동작 후에, 하나의 선택 메모리 셀(C22)에 대하여 읽기 동작이 수행될 수 있다. 구체적으로, 선택 메모리 셀(C22)의 워드라인(WL2)에 읽기 전압 Vread이 인가되며, 비선택 워드라인들(WL1, WL3, WL4)에는 Vpass 전압이 인가될 수 있다. 이는 선택 메모리 셀(C22)과 비트라인을 공유하는 다른 메모리 셀들(C21, C23, C24)에 패스 전압(Vpass)을 인가하여, 비선택 메모리 셀들(C21, C23, C24)을 턴온시켜야하는 것을 의미한다. 읽기 동작의 패스 전압(Vpass)과 도 5b의 프로그램 동작의 패스 전압(Vpass)은 동일하거나 서로 다른 값을 가질 수 있다.
NADD 체인 구조에서 메모리 MOSFET의 직렬 구성으로 인해, 선택 메모리 셀(C22)을 제외한 다른 비선택 메모리 셀들(C21, C23, C24)은 읽기 동작 중에 턴온되어야 하지만, 이는 필연적으로 FeFET의 오프 상태를 방해할 수 있다. 따라서, 선택 메모리 셀(C22)을 읽기 동작 할 때, 오프 상태의 FeFET에 저장된 데이터가 손실되어 심각한 문제가 될 수 있다. 이러한 악영향은 기본적으로 패스 전압(Vpass)이 비선택 셀들(C21, C23, C24)에 인가될 때, + P(양의 분극 상태를 오프 상태)에서 ? P(음의 분극 상태를 갖는 온 상태)로의 강유전체 분극 반전에 기인할 수 있다.
일반적으로, 강유전체 메모리는 종래의 시계 방향의 히스테리시스 곡선 에 의해 동작하는 플래시 메모리와 유사한 히스테리시스 Id-Vg 곡선을 나타내지만, 후술한 도 6 또는 도 9에 도시된 바와 같이, 강유전체 메모리(100)는 반시계 방향의 히스테리시스 곡선에 의해, 읽기 및 프로그램 동작을 수행할 수 있다. 종래의 플래시 메모리와 상이하게, 강유전체 메모리(100)의 오프 상태는 충분히 큰 음의 게이트 전압(Vg)에 의해 유도되어, 게이트 스택의 강유전체층(20)의 양의 분극(+P) 상태를 유도할 수 있다. 따라서, 강유전체 메모리(100)의 소거 상태는 오프 상태에 상응하고, 충분히 큰 양의 게이트 전압(Vg)은 양의 분극(+P)에서 음의 분극(-P)으로 분극 반전시킴으로써, 강유전체 메모리(100)을 턴온시킬 수 있다. 이는 프로그램 상태(on 상태)에 해당하므로, 히스테리시스 Id-Vg 곡선은 반시계 방향 회전 방향을 갖는다.
전술한 바와 같이, 본원 발명의 강유전체 메모리 셀(110)은 선택 메모리 셀의 읽기 동작 시, 비선택 메모리 셀들을 오프 상태에서 온 상태로 턴온시키더라도 즉, 양의 분극 상태에서 음의 분극 상태로 반전시키더라도, 비선택 메모리 셀들에 대한 데이터 파괴를 억제시키는 읽기 구동 방법이 필요할 수 있다. 후술할 도 6의 히스테리시스 Id-Vg 곡선에 의해서, 강유전체의 음의 커패시턴스 효과를 이용하여, 양의 분극 상태에서 음의 분극 상태로 반전되더라도 읽기 동작의 패스 전압(Vpass)이 인가되지 않을 시 탈분극에 의해 이전 분극 상태로 되돌아가 데이터 파괴가 억제되거나, 후술할 도 9의 히스테리시스 Id-Vg 곡선에 의해 양의 분극 상태에서 음의 분극 상태로 반전되지 않더라도 강유전체의 분극 상태를 지배하는 다중 도메인 중 일부 역 도메인에 의해, 강유전체 메모리(100)가 턴온되어 데이터 파괴가 억제될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다. 도 6a 내지 도 6b는 메모리 셀의 SS 값이 60 mV/dec 이하, 바람직하게 50 mV/dec일 때의 히스테리시스 Id-Vg 곡선을 나타낸 것이다.
도 6a를 참조하면, 큰 음의 소거 전압(VERS)이 강유전체 메모리 셀(110)의 게이트 전극에 인가될 때, 강유전층(20)에 양의 분극이 형성되며, 이때 강유전체 메모리 셀(110)은 오프 상태(zero)로 정의될 수 있다. 또한, 강유전층(20)에 양의 분극이 채널(CH)의 전하 흐름을 방해하기 때문에, 제 1 문턱 값(Vth1)이 높아질 수 있다. 제 1 문턱 값(Vth1)은 소거 상태의 메모리 셀을 턴온시키기 위한 문턱 값일 수 있다.
이후, 양의 프로그램 전압(VPGM)이 강유전체 메모리 셀(110)의 게이트 전극에 인가될 때, 강유전층(20)에 음의 분극이 형성되며, 이때 강유전체 메모리 셀(110)은 온 상태(= ‘1’)로 정의될 수 있다. 또한, 강유전층(20)에 음의 분극이 채널(CH)의 전하 흐름을 개선시키기 때문에, 제 1 문턱 값(Vth1)보다 낮은 제 2 문턱 값(Vth2)이 낮아질 수 있다. 제 2 문턱 값(Vth2)은 메모리 셀을 턴오프시키기 위한 문턱 값일 수 있다.
전술한 바와 같이, 강유전체 메모리 셀(110)은 소거 전압(VERS)에 의해 소거 상태를 유지하거나, 프로그램 전압(VPGM)에 의해 프로그램 상태를 유지함으로써, 기억 소자로 동작할 수 있다. 이때, 제 1 문턱 값(Vth1)과 제 2 문턱 값(Vth2) 사이의 전압으로 정의되는 읽기 전압(Vr)을 통해, 강유전체 메모리 셀(110) 내의 소거 상태 또는 프로그램 상태를 읽을 수 있다. 구체적으로, 제어 회로에 의해, 소거 상태에 대응하는 전류를 감지하는 경우 ‘0’ 값으로, 프로그램 상태에 대응하는 전류를 감지하는 경우 ‘1’ 값으로 읽히거나, 소거 상태에 대응하는 전류를 감지하는 경우 ‘1’ 값으로, 프로그램 상태에 대응하는 전류를 감지하는 경우 ‘0’ 값으로 읽힐 수 있다.
또는, 프로그램 전압(VPGM)보다 작고 제 1 문턱 값(Vth1)보다 큰 전압, 즉, 프로그램 전압(VPGM)과 제 1 문턱 값(Vth1) 사이의 전압으로 정의되는 패스 전압(Vpass)이 소거 상태의 강유전체 메모리 셀(110)에 인가되는 경우, 강유전층(20)의 분극 상태가 반전되어, 강유전체 메모리 셀(110)을 턴온시키며, 패스 전압(Vpass)이 차단 또는 제거될 때, 이전 분극 상태로 되돌아 갈 수 있다. 이는 전술한 강유전층(20)의 음의 커패시턴스 효과에 의한 전하 트랩 사이트(CTS)에 의한 것이다. 반면, 패스 전압(Vpass)이 프로그램 상태의 강유전체 메모리 셀(110)에 인가되는 경우, 이미 강유전체 메모리 셀(110)은 턴온 상태이어서 강유전층(20)의 분극 반전이 발생하지 않을 수 있다.
도 6a에서 제 1 문턱 값(Vth1)이 소거 상태(ERS)의 메모리 셀을 턴온시키기 위한 문턱 값으로, 제 1 문턱 값(Vth1)보다 낮은 제 2 문턱 값(Vth2)이 프로그램 상태의 메모리 셀을 턴오프시키기 위한 문턱 값으로 정의될 수 있다. 다른 실시예에서, 도 6b와 같이, 제 1 문턱 값(Vth1)이 프로그램 상태의 메모리 셀을 턴온시키기 위한 문턱 값으로, 제 1 문턱 값(Vth1)보다 낮은 제 2 문턱 값(Vth2)은 소거 상태의 메모리 셀을 턴오프시키기 위한 문턱 값으로 정의할 수 있다.
도 6b를 참조하면, 큰 음의 프로그램 전압(VPGM)이 강유전체 메모리 셀(110)의 게이트 전극에 인가될 때, 강유전층(20)에 양의 분극이 형성되며, 이때 강유전체 메모리 셀(110)은 오프 상태(zero)로 정의될 수 있다. 또한, 강유전층(20)에 양의 분극이 채널(CH)의 전하 흐름을 방해하기 때문에, 제 1 문턱 값(Vth1)이 높아질 수 있다. 제 1 문턱 값(Vth1)은 프로그램 상태의 메모리 셀을 턴온시키기 위한 문턱 값일 수 있다.
이후, 양의 소거 전압(VERS)이 강유전체 메모리 셀(110)의 게이트 전극에 인가될 때, 강유전층(20)에 음의 분극이 형성되며, 이때 강유전체 메모리 셀(110)은 온 상태(= ‘1’)로 정의될 수 있다. 또한, 강유전층(20)에 음의 분극이 채널(CH)의 전하 흐름을 개선시키기 때문에, 상기 제 1 문턱 값(Vth1)보다 낮은 제 2 문턱 값(Vth2)이 낮아질 수 있다. 제 2 문턱 값(Vth2)은 메모리 셀을 턴오프시키기 위한 문턱 값일 수 있다.
전술한 바와 같이, 강유전체 메모리 셀(110)은 소거 전압(VERS)에 의해 소거 상태를 유지하거나, 프로그램 전압(VPGM)에 의해 프로그램 상태를 유지함으로써, 기억 소자로 동작할 수 있다. 이때, 제 1 문턱 값(Vth1)과 제 2 문턱 값(Vth2) 사이의 전압으로 정의되는 읽기 전압(Vr)을 통해, 강유전체 메모리 셀(110) 내의 소거 상태 또는 프로그램 상태를 읽을 수 있다. 구체적으로, 제어 회로에 의해, 소거 상태에 대응하는 전류를 감지하는 경우 ‘0’ 값으로, 프로그램 상태에 대응하는 전류를 감지하는 경우 ‘1’ 값으로 읽히거나, 소거 상태에 대응하는 전류를 감지하는 경우 ‘1’ 값으로, 프로그램 상태에 대응하는 전류를 감지하는 경우 ‘0’ 값으로 읽힐 수 있다.
또는, 소거 전압(VERS)보다 작고 제 1 문턱 값(Vth1)보다 큰 전압, 즉, 프로그램 전압(VPGM)과 제 1 문턱 값(Vth1) 사이의 전압으로 정의되는 패스 전압(Vpass)이 프로그램 상태의 강유전체 메모리 셀(110)에 인가되는 경우, 강유전층(20)의 분극 상태가 반전되어, 강유전체 메모리 셀(110)을 턴온시키며, 패스 전압(Vpass)이 차단 또는 제거될 때, 이전 분극 상태로 되돌아 갈 수 있다. 이는 전술한 강유전층(20)의 음의 커패시턴스 효과에 의한 전하 트랩 사이트(CTS)에 의한 것이다. 반면, 패스 전압(Vpass)이 소거 상태의 강유전체 메모리 셀(110)에 인가되는 경우, 이미 강유전체 메모리 셀(110)은 턴온 상태이어서 강유전층(20)의 분극 반전이 발생하지 않을 수 있다.
도 7a는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 7b 는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 7c는 본 발명의 일 실시예에 따른 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 7d 및 도 7e는 본 발명의 일 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다. 여기서, 메모리 셀은 50 mV/dec의 SS 값의 히스테리시스 Id-Vg 곡선(도 6)의 전달 특성을 가질 수 있으며, 메모리 셀의 게이트 구조는 강유전층(FE)/상유전층(DE)/반도체층(SE)의 적층 구조이다.
도 7a를 참조하면, 게이트 전극(FG)을 통해, 음의 소거 전압(VERS)이 인가되는 경우, 게이트 전극(FG)의 음의 전하들에 의해, 강유전층(FE)의 제 1 접합면(예, 게이트 전극(FG)와 강유전층(FE)이 접하는 면)에 양의 전하가 생성되고, 강유전층(FE)의 제 1 접합면과 대향하는 제 2 접합면(강유전층(FE)와 상유전층(DE)이 접하는 면)에 음의 전하가 생성됨으로써, 강유전층(FE)은 양의 분극 상태를 갖는다. 본 발명에서 강유전층(FE)의 양의 분극 방향은 상기 제 2 접합면에서 제 1 접합면으로 향하는 방향을 지칭할 수 있다.
또한, 음의 소거 전압(VERS)이 인가되는 경우, 소스 영역(S)과 드레인 영역(D) 사이의 채널 내에 홀들(+)이 형성될 수 있으나, 이는 강유전층(FE)의 탈분극 효과를 유도하여, 불안정 상태가 될 수 있으므로, 소거 상태에서 안정화를 유지하기 위해서, A 영역에 도시된 바와 같이, 채널 내의 홀들(+)이 강유전층(FE)와 상유전층(DE) 사이의 계면으로 이동할 수 있다. 채널의 일부 홀들이 강유전층(FE)와 상유전층(DE) 사이의 계면으로 이동하더라도, 채널의 일부 잔류 홀들에 의해 메모리 셀은 오프 상태로 유지될 수 있다.
도 7a의 소거 동작 이후에, 도 7c와 같이, 상기 메모리 셀에 대해 프로그램 동작이 수행될 수 있으며, 이후 소거 상태 또는 프로그램 상태의 메모리 셀에 대하여 도 7d 또는 도 7e와 같이 읽기 동작이 수행될 수 있다. 전술한 바와 같이, 선택 메모리 셀의 읽기 동작 시, 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀에 대하여 도 7b와 같이 패스 전압을 인가하는 동작이 수행될 수 있다.
도 7b를 참조하면, 양의 분극 상태를 갖는 비선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)이 인가되는 경우, 비선택 메모리 셀의 강유전층(FE)의 양의 분극 상태는 음의 분극 상태로 반전될 수 있다. 본 발명에서 강유전층(FE)의 음의 분극 방향은 상기 제 1 접합면에서 제 2 접합면으로 향하는 방향을 지칭할 수 있다. 상기 패스 전압(Vpass)은 프로그램 전압(PGM)보다 작지만, 음의 커패시턴스 동작 조건 내에서 유지되어, 양의 분극 상태에서 음의 분극 상태로 강유전층(FE)의 분극을 반전시킬 만큼 제 1 문턱 값(Vth1)보다 높을 수 있다.
이 경우, 채널은 턴온되고 충분한 전류(C)가 공급됨으로써, 상기 비선택 메모리 셀은 선택 메모리 셀의 읽기 동작을 방해하지 않을 수 있지만, 데이터 저장을 위한 분극 상태가 반전되기 때문에 데이터 파괴가 일어날 수 있다. 본 발명에서는 상기 반전된 분극을 안정화시킴으로써, 이러한 데이터 파괴를 억제할 수 있다. 구체적으로, 강유전층(FE)의 반전된 분극은 상기 패스 전압(Vpass)가 제거될 때, B 영역에서, 강유전체(FE)의 제 1 접합면에 배치된 양전하(+)와 이전 유지된 계면 양전하(+)에 의해 강한 탈분극 효과를 유도할 수 있으며, 이러한 강한 탈분극 효과에 의해, 상기 패스 전압(Vpass)이 제거될 때, 강유전층(FE)의 반전된 분극은 이전 분극으로 회복될 수 있다. 예컨대, 강유전층(FE) 내의 음의 분극 상태가 양의 분극 상태로 복구됨으로써, 패스 전압(Vpass) 인가 후에도 데이터는 파괴되지 않고 유지될 수 있다. 즉, 패스 전압(Vpass) 인가 구간 동안, 상유전층(DE)/반도체층(SE) 사이의 계면 전하가 유지되는 한, 외부 전압 및 계면 전하 효과 때문에, 상유전층(DE) 전체에 걸치는 전기장이 상당히 높아질 수 있다. 이러한 효과는, 상유전층(DE)를 통한 강유전층(FE)과 상유전층(DE) 사이의 인터페이스와 채널 사이의 전하 교환 시간이 읽기 시간(reading time)보다 길기 때문에 가능하다. 만약, 전하 교환 시간이 읽기 시간보다 짧은 경우에는 상유전층(DE)/반도체층(SE) 사이의 계면 전하가 유지되지 않거나, 강유전층(FE) 내의 제 1 분극 상태가 제 2 분극 상태로 복구되지 않을 수 있다.
도 7c를 참조하면, 해당 선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)보다 높은 프로그램 전압(VPGM)이 인가되는 경우, 게이트 전극(FG)의 양의 전하들에 의해, 강유전층(FE)의 제 1 접합면(예, 게이트 전극(FG)와 강유전층(FE)이 접하는 면)에 음의 전하가 생성되고, 강유전층(FE)의 제 1 접합면과 대향하는 제 2 접합면(강유전층(FE)와 상유전층(DE)이 접하는 면)에 양의 전하가 생성됨으로써, 강유전층(FE)은 음의 분극 상태를 가지며, 이는 프로그램 상태를 지칭할 수 있다. 이는 프로그램 전압(VPGM)이 패스 전압(Vpass)보다 매우 높기 때문에, 상유전층(DE)의 양단의 전계가 터널링을 통해 전하 교환을 유도할 만큼 충분히 높고 음의 분극 상태가 안정화될 수 있다. 또한, 프로그램 시간은 일반적으로 읽기 시간(약 수십 ㎲)보다 훨씬 길기 때문에, 분극 반전(프로그램 및 소거 동작 모두)에 대해 충분한 전하 교환이 발생할 수 있다. 이것은 강유전층(FE)/상유전층(DE) 구조의 터널 스위치 효과를 기반으로 할 수 있다. 따라서, 소거 상태와 프로그램 상태 간의 가역 교환은 상기 터널 스위치 효과를 사용하여 가능할 수 있다.
도 7d를 참조하면, 소거 상태를 갖는 선택 메모리 셀의 게이트 전극(FG)을 통해, 읽기 전압(Vread)이 인가되는 경우, 상기 선택 메모리 셀이 소거 전압에 의해 형성된 강유전층(FE)의 양의 분극으로 인해 전류의 흐름이 방해 받는 오프 상태로 독출될 수 있다.
도 7e를 참조하면, 프로그램 상태를 갖는 선택 메모리 셀의 게이트 전극(FG)을 통해, 읽기 전압(Vread)이 인가되는 경우, 상기 선택 메모리 셀이 프로그램 전압에 의해 형성된 강유전층(FE)의 음의 분극으로 인해 전류의 흐름이 향상되는 온 상태로 독출될 수 있다.
도 7a 내지 도 7e에서 메모리 셀은 상유전층(DE)이 강유전층(FE)과 반도체 활성층(SE) 사이에 배치되어, 전하 트랩 사이트(CTS)이 반도체 활성층(SE)와 상유전층(DE) 사이의 계면에 형성되는 경우를 예를 들었지만, 도 8a 내지 도 8e과 같이 메모리 셀이 상유전층(DE)이 게이트 전극(FG)과 강유전층(FE) 사이에 배치되어, 전하 트랩 사이트(CTS)이 강유전층(FE)와 상유전층(DE) 사이의 계면에 형성될 수 있다. 또 다른 실시예로, 메모리 셀은 이 제 1 상유전층(DE)이 강유전층(FE)과 반도체 활성층(SE) 사이에 배치되며, 제 2 상유전층(DE)이 게이트 전극(FG)과 강유전층(FE) 사이에 배치되어서, 반도체 활성층(SE)와 제 1 상유전층(DE) 사이의 계면과 강유전층(FE)와 상유전층(DE) 사이의 계면에 전하 트랩 사이트(CTS)들이 형성될 수도 있다.
도 8a는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 8b 는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 8c는 본 발명의 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 8d 및 도 8e는 본 발명의 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 8a를 참조하면, 음의 소거 전압(VERS)이 인가되는 경우, 강유전층(FE) 내에 양의 분극이 형성되는 내용은 모순되지 않는 한 도 7a를 참조할 수 있다. 다만, 도 7a의 경우, 채널 내의 적어도 홀들(+)이 강유전층(FE)와 상유전층(DE) 사이의 계면으로 이동하여 그 계면에 트랩 되지만, 도 8a의 경우, A’와 같이 게이트 전극의 전자들(-)이 강유전층(FE)와 상유전층(DE) 사이의 계면으로 이동하여 그 계면에 트랩 될 수 있다. 도 7a과 유사하게, 채널의 홀들에 의해 메모리 셀은 오프 상태로 유지될 수 있다.
도 8b를 참조하면, 양의 분극 상태를 갖는 비선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)이 인가되는 경우, 비선택 메모리 셀의 강유전층(FE)의 양의 분극 상태는 음의 분극 상태로 반전되는 내용은 모순되지 않는 한 도 7b를 참조할 수 있다.
도 7b와 유사하게 이 경우, 채널은 턴온되고 충분한 전류(C)가 공급됨으로써, 상기 비선택 메모리 셀은 선택 메모리 셀의 읽기 동작을 방해하지 않을 수 있지만, 데이터 저장을 위한 분극 상태가 반전되기 때문에 데이터 파괴가 일어날 수 있다. 본 발명에서는 상기 반전된 분극을 안정화시킴으로써, 이러한 데이터 파괴를 억제할 수 있다. 구체적으로, 강유전층(FE)의 반전된 분극은 상기 패스 전압(Vpass)가 제거될 때, B’ 영역에서, 강유전체(FE)의 제 2 접합면에 배치된 음전하(-)와 이전 유지된 계면 음전하(-)에 의해 강한 탈분극 효과를 유도할 수 있으며, 이러한 강한 탈분극 효과에 의해, 상기 패스 전압(Vpass)이 제거될 때, 강유전층(FE)의 반전된 분극은 이전 분극으로 회복될 수 있다. 예컨대, 강유전층(FE) 내의 음의 분극 상태가 양의 분극 상태로 복구됨으로써, 패스 전압(Vpass) 인가 후에도 데이터는 파괴되지 않고 유지될 수 있다. 즉, 패스 전압(Vpass) 인가 구간 동안, 상유전층(DE)/강유전층(FE) 사이의 계면 전하가 유지되는 한, 외부 전압 및 계면 전하 효과 때문에, 상유전층(DE) 전체에 걸치는 전기장이 상당히 높아질 수 있다.
도 8c에 나타난 해당 선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)보다 높은 프로그램 전압(VPGM)이 인가하는 프로그램 동작은 모순되지 않는 한 도 7c를 참조할 수 있으며, 도 8d 및 도 8e의 읽기 동작 관련 내용은 모순되지 않는 한 도 7d 및 도 7e를 참조할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 낸드 강유전체 메모리 어레이 내에서 메모리 셀의 히스테리시스 Id-Vg 곡선을 나타내는 도면이다. 도 9는 메모리 셀의 SS 값이 60 mV/dec 이상, 바람직하게 200 mV/dec일 때의 히스테리시스 Id-Vg 곡선을 나타낸 것이다. SS 값은 상유전층(DE)의 두께를 증가시키거나, 다결정질의 강유전층(FE)의 보자 전압(Vc)을 크게 분산시킴으로써, 대략 200mV/dec를 확보할 수 있다.
도 9의 히스테리시스 Id-Vg 곡선에 기반한 메모리 셀의 전달 특성의 설명은 모순되지 않는 한 도 6에 설명된 히스테리시스 Id-Vg 곡선에 기반한 히스테리시스 Id-Vg 곡선에 기반한 메모리 셀의 전달 특성과 관련된 설명을 참조할 수 있다.
다만, 도 6a 내지 도 6b의 메모리 셀의 SS 값보다 큰 200 mV/dec의 메모리 셀의 SS 값을 이용하는 경우, 메모리 셀의 턴온 메커니즘이 상이할 수 있다. 구체적으로, 도 6a 내지 도 6b의 경우 메모리 셀을 턴온시키기 위해서 강유전층(FE)의 분극을 반전시키고, 이후 음의 커패시턴스 효과로 이전 분극 상태로 복구되는 메커니즘으로 동작될 수 있다. 반면, 도 9의 경우에, 강유전층(FE) 내의 분극 상태 또는 분극 방향을 결정하는 복수의 도메인 영역들 중 소수의 역 도메인 영역들을 통해 강유전층(FE)의 분극을 반전시키지 않으면서 메모리 셀을 턴온시키는 메커니즘으로 동작될 수 있다.
도메인 영역이 양의 분극을 갖는 경우, 역 도메인 영역은 음의 분극을 가지며, 반대로 도메인 영역이 음의 분극을 갖는 경우, 역 도메인 영역은 양의 분극을 가질 수 있다.
SS 값이 큰 경우에, 메모리 셀 동작의 파라미터로서, 적당한 프로그램 시간 내에 충분한 강유전층 분극의 스위칭을 보장하기 위해, 도 6의 프로그램 전압(VPGM)보다 높은 프로그램 전압(VPGM)이 필요할 수 있다. 예컨대, 프로그램 전압(VPGM)은 대략 15 V일 수 있다. 또한, 강유전층의 보자 전압(Vc)에 해당하는 게이트 전압(Vg)는 8 V일 수 있다. 이 경우, 패스 전압(Vpass)은 비선택 메모리 셀의 소거 데이터를 방해하는 8 V보다 높은 값으로 설정될 수 있다. 따라서, 패스 전압(Vpass)은 8 V보다 낮은 값, 예컨대, 소거 동작에서 상기 비선택 메모리 셀을 완전히 턴온할 수 없는 약 7V로 주어질 수 있다. 그러나, 낮은 Vg 영역에서 Id-Vg 곡선의 확대된 영역을 참조하면, 패스 전압(Vpass)에서의 오프 상태 (ERS) 전류(Ioffrp)는 읽기 전압(Vr)이 충분히 낮은 2 V로 주어질 때, 선택 메모리 셀의 읽기 전류보다 더 높을 수 있다. 만일 비선택된 메모리 셀이 온 상태(PGM)인 경우, 전류(Ionrp)는 전류(Ioffrp)보다 더 높아야 하므로, 상기 선택된 메모리 셀의 읽기 동작을 방해하지 않을 수 있다. 읽기 전압(Vr)이 선택된 메모리 셀(예컨대, Vr1)의 읽기 전류, 즉 Ionr 및 Ioffr이 Ioffpass보다 낮은 값으로 주어질 때, 읽기 전류 마진은 Ionr - Ioffr이 될 수 있고, 마진 값이 충분히 크지 않을 수 있다. Id-Vg 곡선의 비선형성으로 인해, Vr2 증가는 읽기 전류 마진을 증가시킬 수 있다. 그러나, Vr이 Ionr 이 Ioffpass보다 높은 값으로 증가하면, 읽기 전류 마진 Ioffpass - Ioffr이 되고, 읽기 전류 마진 값은 Vr이 Vpass에 가까워짐에 따라 0(zero)이 될 수 있다. 이때, Vpass는 가능한 높게(여전히 VPGM 보다 낮은) 있어야 하지만, 이것은 강유전층(FE)의 부분 스위칭으로 인해, 비선택 메모리 셀의 소거 데이터의 방해 문제를 유발할 수 있다.
다른 실시예에서, 도 9에서, 도 6b와 같이, 제 1 문턱 값(Vth1)이 프로그램 상태의 메모리 셀을 턴온시키기 위한 문턱 값으로, 제 1 문턱 값(Vth1)보다 낮은 제 2 문턱 값(Vth2)은 소거 상태의 메모리 셀을 턴오프시키기 위한 문턱 값으로 구동될 수 있다.
도 10a는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 소거 동작을 설명하기 위한 도면이고, 도 10b 는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 선택 메모리 셀과 비트라인을 공유하는 비선택 메모리 셀의 턴온 동작을 설명하기 위한 도면이고, 도 10c는 본 발명의 또 다른 실시예에 따른 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 프로그램 동작을 설명하기 위한 도면이며, 도 10d 및 도 10e는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 어레이 내에서 메모리 셀의 읽기 동작을 설명하기 위한 도면이다.
도 10a를 참조하면, 음의 소거 전압(VERS)이 인가되는 경우, 강유전층(FE) 내에 양의 분극이 형성되는 내용은 모순되지 않는 한 도 7a를 참조할 수 있다. 다만, 도 7a의 경우, 강유전층(FE) 내에 다수의 도메인 영역으로 양의 분극(+P)만을 나타낸 것이며, 도 10a에서는 소거 상태 시에 복수의 도메인 영역과 소수의 역 도메인 영역으로 분극 상태가 정의될 수 있다. 구체적으로, 상기 복수의 도메인 영역은 양의 분극(+P)을 지칭하며, 소수의 역 도메인 영역은 음의 분극(+P)을 지칭할 수 있다.
도 10b를 참조하면, 양의 분극 상태를 갖는 비선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)이 인가되는 경우, 도 8b와 다르게 비선택 메모리 셀의 강유전층(FE)의 분극은 반전되지 않으나, 소수의 역 도메인 영역의 음의 분극(+P)에 의해서, 반도체 활성층(SE)의 채널을 통해 전류가 흐르게 될 수 있다. 구체적으로, 강유전층(FE)의 분극은 반전되지 않으며, 비선택 메모리 셀이 턴온될 수 있다.
도 10c를 참조하면, 해당 선택 메모리 셀의 게이트 전극(FG)을 통해, 패스 전압(Vpass)보다 높은 프로그램 전압(VPGM)이 인가되는 경우, 강유전층(FE)의 제 1 접합면(예, 게이트 전극(FG)와 강유전층(FE)이 접하는 면)에 음의 전하가 생성되고, 강유전층(FE)의 제 1 접합면과 대향하는 제 2 접합면(강유전층(FE)와 상유전층(DE)이 접하는 면)에 양의 전하가 생성됨으로써, 강유전층(FE)은 음의 분극 상태를 가지며, 이는 프로그램 상태를 지칭할 수 있다. 이때, 도 10a의 소거 상태와 유사하게, 강유전층(FE)은 복수의 도메인 영역과 소수의 역 도메인 영역으로 분극 상태가 정의될 수 있다. 구체적으로, 상기 복수의 도메인 영역은 음의 분극(-P)을 지칭하며, 소수의 역 도메인 영역은 양의 분극(-P)을 지칭할 수 있다. 더하여, 도 10d 및 도 10e의 읽기 동작 관련 내용은 모순되지 않는 한 도 7d 및 도 7e를 참조할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템(500)을 도시하는 블록도이다.
도 11을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 비휘발성 메모리 소자(520)를 포함한다. 메모리 컨트롤러(510)는 비휘발성 메모리 소자(520)에 대해 에러정정코드를 수행할 수 있다. 메모리 컨트롤러(510)는 외부로부터의 명령어와 어드레스를 참조하여 비휘발성 메모리 소자(520)를 제어할 수 있다.
메모리 컨트롤러(510)는 호스트로부터 쓰기 요청을 수신하면, 쓰기 요청된 데이터에 대한 에러 정정 인코딩을 수행할 수 있다. 또한, 메모리 컨트롤러(510)는 상기 인코딩된 데이터를 제공된 어드레스에 대응하는 메모리 영역에 프로그램하도록 비휘발성 메모리 소자(520)를 제어할 수 있다. 또한, 메모리 컨트롤러(510)는 읽기 동작시 비휘발성 메모리 소자(520)로부터 출력된 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 상기 에러 정정 디코딩에 의해서 출력 데이터에 포함되는 에러가 정정될 수 있다. 상기 에러의 검출 및 정정을 수행하기 위하여 메모리 컨트롤러(510)는 에러 정정 블록(515)을 포함할 수 있다.
비휘발성 메모리 소자(520)는 메모리 셀 어레이(521) 및 페이지 버퍼(523)를 포함할 수 있다. 메모리 셀 어레이(521)는 싱글 레벨 메모리 셀 또는 2 이상의 비트의 멀티 레벨 메모리 셀의 어레이를 포함할 수 있다. 메모리 컨트롤러(510)는 초기화 요청을 수신하면, 전술한 실시예들에 따라, 시변 소거 전압 신호를 이용한 프로그램 또는 소거 방식에 의해 각 메모리 층들의 스트링 선택 트랜지스터들이 소정의 상태를 갖도록 초기화할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.
도 12를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 비휘발성 강유전체 메모리 소자(3100) 및 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 비휘발성 강유전체 메모리 소자(3100)를 제어할 수 있다. 비휘발성 강유전체 메모리 소자 (3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
도 13는 본 발명의 일 실시예에 따른 비휘발성 강유전체 메모리 소자 (4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 비휘발성 강유전체 메모리 소자 (4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 13에 도시된 비휘발성 강유전체 메모리 소자 (4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 비휘발성 강유전체 메모리 소자 (4100)는, 예를 들면, 데이터를 저장하는 비휘발성 강유전체 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 강유전체 메모리 소자 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 강유전체 메모리 셀
10: 게이트 전극
20: 강유전층
30: 상유전층
40: 반도체 활성층
41: 드레인 영역(41)
42: 소스 영역
CTS: 전하 트랩 사이트
DST: 유전체 스택
FG: 게이트 전극
FE: 강유전층)
DE: 상유전층
10: 게이트 전극
20: 강유전층
30: 상유전층
40: 반도체 활성층
41: 드레인 영역(41)
42: 소스 영역
CTS: 전하 트랩 사이트
DST: 유전체 스택
FG: 게이트 전극
FE: 강유전층)
DE: 상유전층
Claims (19)
- 반도체 활성층 및 상기 반도체 활성층 상에 직렬 결합된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들 중 선택 메모리 셀에 대해 읽기 동작 및 프로그램 동작을 수행하는 제어 회로를 포함하는 비휘발성 메모리 소자로서, 각각의 메모리 셀은,
상기 반도체 활성층 상의 상유전층;
상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트를 갖는 유전체 스택; 및
상기 강유전층 상의 제어 게이트 전극을 포함하는 게이트 구조를 갖는 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 메모리 셀의 서브문턱 subthreshold swing; SS) 값은 60 nmV/dec 이하의 크기를 갖는 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 제어 회로는, 상기 전하 트랩 사이트에 트랩된 전하의 2 가지 극성에 각각 대응하여 소거 상태 및 프로그램 상태 중 어느 하나를 할당하는 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 제어 회로는, 상기 선택 메모리 셀에 대하여 읽기 동작 시, 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀을 턴온하도록 상기 비선택 메모리 셀의 강유전층 내의 분극을 반전시키되, 상기 비선택 메모리 셀의 전하 트랩 사이트 내의 전하들은 트랩을 유지하는 비휘발성 강유전체 메모리 소자. - 제 4 항에 있어서,
상기 전하 트랩 사이트 내에 트랩된 전하들과 상기 강유전층의 반전된 분극에 의해, 상기 강유전층의 탈분극 현상이 유도되는 비휘발성 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 제어 회로는, 상기 선택 메모리 셀에 대하여 읽기 동작 완료 시, 전하 트랩 사이트 내의 전하들은 트랩을 유지하며, 상기 강유전층의 탈분극 현상에 의해 상기 강유전층 내의 반전된 분극이 이전 분극으로 회복되는 비휘발성 강유전체 메모리 소자. - 제 3 항에 있어서,
상기 제어 회로는, 상기 선택 메모리 셀에 대하여 프로그램 동작 시, 상기 선택 메모리 셀의 강유전층 내의 분극을 반전시키되, 상기 선택 메모리 셀의 전하 트랩 사이트 내의 전하들을 상기 선택 메모리 셀의 반도체 활성층의 채널로 이동시키고, 상기 선택 메모리 셀의 반도체 활성층의 채널 내의 다른 전하들을 상기 전하 트랩 사이트에 트랩시키는 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 메모리 셀의 전달 특성은 소거 상태의 제 1 전압 전류 곡선과 프로그램 상태의 제 2 전압 전류 곡선으로 표시되며,
상기 제어 회로는 상기 읽기 동작 동안 상기 선택 메모리 셀의 제어 게이트 전극에 읽기 전압을 인가하고, 상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀의 제어 게이트 전극에 패스 전압을 인가하고,
상기 읽기 전압은 상기 제 1 전압 전류 곡선으로부터 정의되는 제 1 문턱 전압과 상기 제 2 전압 전류 곡선으로부터 정의되며 상기 제 1 문턱 전압보다 낮은 제 2 문턱 전압 사이의 전압으로 결정되고,
상기 패스 전압은 상기 제 2 전류 전압 곡선이 중첩되는 중첩 영역 내의 전압으로 결정되는 비휘발성 강유전체 메모리 소자. - 제 8 항에 있어서,
상기 제어 회로는 상기 프로그램 동작 시 상기 선택 메모리 셀의 제어 게이트 전극에 프로그램 전압을 인가하고,
상기 프로그램 전압은, 상기 중첩 영역 내에서 상기 패스 전압 보다 큰 전압으로 결정되는 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 강유전체층은, 산화물 강유전체, 불화물 강유전체, 강유전체 반도체, 고분자 강유전체 또는 이의 혼합물을 포함하는 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 상유전층과 상기 강유전층은 동일한 결정 구조를 갖는 비휘발성 강유전체 메모리 소자. - 제 11 항에 있어서,
상기 결정 구조는 페로브스카이트, 플루오라이트 또는 층상 구조 구조인 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 상유전층을 통한 상기 전하 트랩 사이트와 상기 반도체 활성층의 채널 사이의 전하 교환 시간이 읽기 동작의 시간(reading time)보다 긴 비휘발성 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 강유전층의 두께는 1 ㎚ 내지 100 ㎚ 범위를 갖는 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 상유전층의 두께는 1 ㎚ 내지 100 ㎚ 범위를 갖는 강유전체 메모리 소자. - 반도체 활성층 상의 상유전층, 상기 상유전층 상에 적층되는 강유전층 및 상기 상유전층과 상기 강유전층 사이의 계면에 배치되어 트랩된 전하에 의해 상기 강유전층의 네거티브 캐패시턴스 효과를 발생시키는 전하 트랩 사이트를 갖는 유전체 스택 및 상기 강유전층 상의 제어 게이트 전극을 포함하는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 소자의 구동 방법에 있어서,
상기 복수의 메모리 셀들 중 하나의 메모리 셀을 선택하는 단계;
상기 선택 메모리 셀과 비트라인을 공유하는 적어도 하나의 비선택 메모리 셀의 전하 트랩 사이트 내의 전하들이 트랩을 유지하도록 제어하는 단계; 및
상기 비선택 메모리 셀을 턴온하도록 상기 비선택 메모리 셀의 강유전층 내의 분극을 반전시키는 단계를 포함하는 비휘발성 강유전체 메모리 소자의 구동 방법. - 제 16 항에 있어서,
상기 전하 트랩 사이트 내에 트랩된 전하들과 상기 강유전층의 반전된 분극에 의해, 상기 강유전층의 탈분극 현상을 유도하는 단계를 더 포함하는 비휘발성 강유전체 메모리 소자의 구동 방법. - 제 17 항에 있어서,
상기 전하 트랩 사이트 내의 전하들은 트랩을 유지하며, 상기 강유전층에 유도되는 탈분극 현상을 이용하여, 상기 강유전층 내의 반전된 분극을 이전 분극으로 회복되는 단계를 더 포함하는 비휘발성 강유전체 메모리 소자의 구동 방법. - 제 16 항에 있어서,
상기 선택 메모리 셀의 강유전층 내의 분극을 반전시키는 단계; 및
상기 선택 메모리 셀의 전하 트랩 사이트 내의 전하들을 상기 선택 메모리 셀의 반도체 활성층의 채널로 이동시키고, 상기 선택 메모리 셀의 반도체 활성층의 채널 내의 다른 전하들을 상기 전하 트랩 사이트에 트랩 시키도록 하는 터널 스위치 단계를 더 포함하는 비휘발성 강유전체 메모리 소자의 구동 방법.
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