JP6495550B1 - 階層選択ゲートトランジスタを有するｎａｎｄ構造 - Google Patents

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Abstract

ＮＡＮＤストリングの異なる部分の間に１つまたは複数の階層選択ゲートトランジスタを利用することによって不揮発性メモリの性能を改善するためのシステムおよび方法が記載される。第１のメモリストリング階層は、データの第１のセットを格納するようにプログラミング可能であるメモリセルトランジスタの第１のセットを含むことができ、第２のメモリストリング階層は、トランジスタの第１のセットより上に配置され、かつデータの第２のセットを格納するようにプログラミング可能であるメモリセルトランジスタの第２にセットを含むことができる。メモリセルトランジスタの第１のセットとメモリセルトランジスタの第２のセットとの間に、メモリセルトランジスタの第１のセットおよびメモリセルトランジスタの第２のセットと直列の階層選択ゲートトランジスタを含むことができる。階層選択ゲートトランジスタはプログラム可能トランジスタまたはプログラム不可能トランジスタを含んでよい。
【選択図】図７Ｄ

Description

半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医療用電子機器、モバイルコンピューティングデバイス、および非モバイルコンピューティングデバイスなどのさまざまな電子デバイスにおいて広く使用されている。半導体メモリは、不揮発性メモリまたは揮発性メモリを備えてよい。不揮発性メモリは、不揮発性メモリが電源（例えば、バッテリ）に接続されていない時でも、情報を記憶しかつ保持できるようにする。不揮発性メモリの例は、フラッシュメモリ（例えば、ＮＡＮＤ型およびＮＯＲ型フラッシュメモリ）および電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）を含む。
フラッシュメモリおよびＥＥＰＲＯＭは両方とも、フローティングゲートトランジスタを利用する。それぞれのフローティングゲートトランジスタに対して、フローティングゲートは、フローティングゲートトランジスタのチャネル領域より上に位置付けられ、かつこの領域から分離される。チャネル領域は、フローティングゲートトランジスタの、ソース領域とドレイン領域との間に位置付けられる。制御ゲートは、フローティングゲートより上に位置付けられ、かつフローティングゲートから分離される。フローティングゲートトランジスタの閾値電圧は、フローティングゲート上に格納される電荷量を設定することによって制御されてよい。フローティングゲート上の電荷量は、典型的には、ファウラーノルドハイム（Ｆ−Ｎ）トンネリングまたはホットエレクトロン注入を使用して制御される。閾値電圧を調節可能にすることによって、フローティングゲートトランジスタは不揮発性記憶素子またはメモリセルとしての機能を果たすことができる。場合によっては、複数の閾値電圧または閾値電圧範囲をプログラミングしかつ読み取ることによって、１メモリセル（すなわち、マルチレベルまたは多状態メモリセル）ごとに２つ以上のデータビットが提供されてよい。
ＮＡＮＤフラッシュメモリ構造は、典型的には、２つの選択ゲートと共に、かつこれらの間に、複数のフローティングゲートトランジスタを直列に配置する。直列のフローティングゲートトランジスタおよび選択ゲートは、ＮＡＮＤストリングと称される場合がある。近年、ＮＡＮＤフラッシュメモリはビット当たりの費用を低減するために縮小されている。しかしながら、プロセス形態が小さくなると、多くの設計およびプロセスの課題が提示される。これらの課題には、プロセス、電圧、および温度に対するトランジスタ特性のばらつきの増加が含まれる。
メモリシステムの実施形態を示す図である。 メモリシステムの実施形態を示す図である。 メモリシステムの実施形態を示す図である。 メモリシステムの実施形態を示す図である。 メモリシステムの実施形態を示す図である。 メモリシステムの実施形態を示す図である。 モノリシック３次元メモリアレイの一部分の１つの実施形態を示す図である。 モノリシック３次元メモリアレイの一部分の別の実施形態を示す図である。 不揮発性メモリ材料の縦縞を含むモノリシック３次元メモリアレイの一部分の１つの実施形態を示す図である。 図４に示される垂直に配向された選択デバイスを使用するメモリ構造の断面図である。 ＮＡＮＤストリングの１つの実施形態を示す図である。 対応する回路図を使用して図６ＡのＮＡＮＤストリングの１つの実施形態を示す図である。 複数のＮＡＮＤストリングを含むメモリブロックの１つの実施形態を示す図である。 １セル当たり３ビットのメモリセルに対する可能な閾値電圧分布（またはデータ状態）の１つの実施形態を示す図である。 ４つのＮＡＮＤストリングの１つの実施形態を示す図である。 メモリストリングの４つのグループを含むＮＡＮＤ構造の１つの実施形態を示す図である。 階層選択ゲートトランジスタを含むＮＡＮＤ構造の１つの実施形態を示す図である。 階層選択ゲートトランジスタを含むＮＡＮＤ構造の代替的な実施形態を示す図である。 ２つの階層選択ゲートトランジスタを含むＮＡＮＤ構造の一部分の１つの実施形態を示す図である。 １つまたは複数の階層選択ゲートトランジスタを含むＮＡＮＤ構造のワード線に適用されるバイアス条件の１つの実施形態を示す図である。 １つまたは複数の階層選択ゲートトランジスタを含むＮＡＮＤ構造を使用してメモリ動作を行うためのプロセスの１つの実施形態を描写するフローチャートである。
ＮＡＮＤ構造の種々の部分間で１つまたは複数の階層選択ゲートトランジスタを利用することによって不揮発性メモリの性能および信頼性を改善するための技術について説明する。ＮＡＮＤ構造（例えば、ＮＡＮＤストリング）は、共に電気的に接続可能である、または、１つまたは複数の階層選択ゲートトランジスタを介して電気的に分離可能である２つ以上のメモリストリング階層（例えば、２つの部分列）を含むことができる。ＮＡＮＤ構造は、２つ以上のメモリストリング階層を含むビットコストスケーラブル（ＢｉＣＳ）ＮＡＮＤ構造などの水平ＮＡＮＤ構造または垂直ＮＡＮＤ構造を含むことができる。第１のメモリストリング階層は、データの第１のセットを格納するようにプログラミング可能であるメモリセルトランジスタ（例えば、フローティングゲートまたは電荷トラップトランジスタ）の第１のセットを含むことができ、第２のメモリストリング階層は、トランジスタの第１のセットより上に配置され、かつデータの第２のセットを格納するようにプログラミング可能であるメモリセルトランジスタの第２のセットを含むことができる。メモリセルトランジスタの第１のセットと、メモリセルトランジスタの第２のセットとの間に、メモリセルトランジスタの第１のセットおよびメモリセルトランジスタの第２のセットと直列の階層選択ゲートトランジスタを含んでよい。階層選択ゲートトランジスタは、プログラム可能トランジスタ（例えば、フローティングゲートトランジスタまたは電荷トラップトランジスタ）またはプログラム不可能トランジスタ（例えば、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはトランジスタのトランジスタ閾値電圧を修正するための電荷トラップ層がないトランジスタ）を含むことができる。
階層選択ゲートトランジスタは、メモリセルトランジスタの第１のセットおよび／またはメモリセルトランジスタの第２のセットに使用されるトランジスタチャネル長と異なる第１のトランジスタチャネル長を有することができる。第１のチャネル長は、メモリセルトランジスタの第１のセットおよびメモリセルトランジスタの第２のセットに使用されるトランジスタチャネル長のいずれのものよりも長くてよい。例えば、第１のチャネル長は、メモリセルトランジスタの第１のセットおよびメモリセルトランジスタの第２のセットに使用されるトランジスタチャネル長より３倍長くてよい。より長いトランジスタチャネル長は、トランジスタ閾値電圧、ドレイン誘起障壁低下、および速度飽和におけるばらつきなどの短チャネル効果を低減するまたは抑制するのに役立つ場合がある。２つ以上のメモリストリング階層は、２つ以上の部分列間に配置される１つまたは複数の階層選択ゲートトランジスタを介して互いに選択的に電気的に接続されてよいＮＡＮＤストリングの２つ以上の部分列に対応することができる。ＮＡＮＤストリングは、ＮＡＮＤストリングのドレイン側端部におけるビット線、およびＮＡＮＤストリングのソース側端部におけるソース線に接続できる。第１の部分列はビット線に直接接続でき、第２の部分列はソース線に直接接続でき、階層選択ゲートトランジスタは第１の部分列および第２の部分列両方に直接接続可能である。
いくつかの実施形態では、メモリセルトランジスタの第１のセットとメモリセルトランジスタの第２のセットとの間に直列に配置される階層選択ゲートトランジスタは、メモリセルトランジスタの第１のセットの第１のメモリセルトランジスタのトランジスタチャネル長、およびメモリセルトランジスタの第２のセットの第２のメモリセルトランジスタのトランジスタチャネル長より長いトランジスタチャネル長を有するように製作されてよい。１つの実施形態では、メモリセルトランジスタの第１のセットにおけるトランジスタの数は、メモリセルトランジスタの第２のセットにおけるトランジスタの数と異なってよい。例えば、メモリセルトランジスタの第１のセットは全部で１６のトランジスタを含んでよく、メモリセルトランジスタの第２のセットは全部で３２のトランジスタまたは全部で８つのトランジスタを含んでよい。
ＮＡＮＤストリングのメモリセルトランジスタの第１のセットとＮＡＮＤストリングのメモリセルトランジスタの第２のセットとの間に階層選択ゲートトランジスタを使用する１つの利点は、メモリセルトランジスタの第１のセットが、プログラミング中分離可能である、および／または、プログラムディスターブを低減するために動作を消去可能であることである。１つの例では、メモリセルトランジスタの第１のセットの一端はビット線に接続可能であるが、メモリセルトランジスタの第１のセットの他端は階層選択ゲートトランジスタに接続される。この場合、階層選択ゲートトランジスタは、プログラミング中にメモリセルトランジスタの第１のセットをメモリセルトランジスタの第２のセットから電気的に分離する、および／または、メモリセルトランジスタの第１のセットに対して行われている動作を消去することができる。階層選択ゲートトランジスタは、プログラミング中にメモリセルトランジスタの第１のセットをメモリセルトランジスタの第２のセットに電気的に接続可能である、および／またはメモリセルトランジスタの第２のセットに対して行われている動作を消去することができる。階層選択ゲートトランジスタは、読み取り動作がメモリセルトランジスタの第１のセットまたはメモリセルトランジスタの第２のセットに対して行われている間、メモリセルトランジスタの第１のセットをメモリセルトランジスタの第２のセットに電気的に接続することもできる。
いくつかの実施形態では、ＮＡＮＤストリングに対して両側性の部分的なブロック消去動作が行われてよい。ここで、メモリセルトランジスタの第２のセットをＮＡＮＤストリングのソース側から消去するソース側消去動作はＰウェルから正孔を注入し、メモリセルトランジスタの第１のセットをＮＡＮＤストリングのドレイン側から消去するドレイン側消去動作はゲート誘起ドレインリーク（ＧＩＤＬ）を使用する。場合によっては、ＮＡＮＤストリングのメモリセルトランジスタの第１のセットとＮＡＮＤストリングのメモリセルトランジスタの第２のセットとの間に配置される階層選択ゲートトランジスタは、ソース側消去動作および／またはドレイン側消去動作中、非導電状態に設定されてよい。
場合によっては、ＮＡＮＤストリングの第１の部分はビット線に接続されてよく、ＮＡＮＤストリングの第２の部分はソース線に接続されてよい。分離トランジスタは、ＮＡＮＤストリングの第１の部分またはＮＡＮＤストリングの第２の部分内のメモリセルトランジスタのプログラミングされたデータ状態に基づいて、メモリ動作（例えば、プログラミング動作または消去動作）中、ＮＡＮＤストリングの第１の部分をＮＡＮＤストリングの第２の部分から電気的に切り離してよい。場合によっては、ＮＡＮＤストリングの第２の部分内のメモリセルがプログラミングされた後、ＮＡＮＤストリングの第１の部分内で以前にプログラミングされたメモリセルの閾値電圧分布はシフトされプログラムディスターブをもたらす場合がある。さらに、シフト量は、より小さい閾値電圧に関連付けられた状態または閾値電圧をプログラミングするために大きくなってよい。１つの例では、５００ｍＶを中心とする第１のプログラミング状態に対する閾値電圧分布は、１．２Ｖを中心とした第２のプログラミング状態に対する閾値電圧分布より多くシフトさせてよい。１つの実施形態では、第１の階層および第２の階層を接続する階層選択ゲートトランジスタは、第２の階層内のメモリセルがプログラミングされている場合、非導電状態に設定されてよい。別の実施形態では、第１の階層および第２の階層を接続する階層選択ゲートトランジスタは、第２の階層内のメモリセルがプログラミングされており、かつ第１の階層内のメモリセルの少なくとも閾値数が特定の閾値電圧を下回るプログラミング状態を有する（例えば、第１の階層内の少なくとも３つのメモリセルが１Ｖを下回る閾値電圧を有する）場合、非導電状態に設定されてよい。別の実施形態では、分離トランジスタは、特定のプログラミングされたデータ状態を格納するＮＡＮＤストリングの第２の部分のメモリセルトランジスタの数がメモリセルトランジスタの特定の数より大きいことが検出される場合、メモリ動作中、ＮＡＮＤストリングの第１の部分をＮＡＮＤストリングの第２の部分から電気的に切り離してよい。別の実施形態では、分離トランジスタは、ＮＡＮＤストリングの第２の部分のメモリセルトランジスタ内に格納された最も低いプログラミングされたデータ状態が特定の閾値電圧未満であることが検出される場合、メモリ動作中、ＮＡＮＤストリングの第１の部分をＮＡＮＤストリングの第２の部分から電気的に切り離してよい。別の実施形態では、分離トランジスタは、ＮＡＮＤストリングの第２のメモリセルトランジスタ内に格納された最も高いプログラミングされたデータ状態が特定の閾値電圧を上回ることが検出される場合、メモリ動作中、ＮＡＮＤストリングの第１の部分をＮＡＮＤストリングの第２の部分から電気的に切り離してよい。
場合によっては、階層選択ゲートトランジスタは、種々のメモリストリング階層を独立的に制御するために使用されてよい。１つの例では、階層選択ゲートトランジスタは、第１のメモリストリング階層が非アクティブ状態にフローティングされるまたは設定される間、第２のメモリストリング階層をプログラミング可能としてよい。場合によっては、第１のメモリストリング階層は、第１のメモリストリング階層のメモリセル内に格納された最小のプログラミングされたデータ状態が閾値プログラミングデータ状態を上回るまたは超える（例えば、メモリセル全てが１．５Ｖまたは３Ｖを超える閾値電圧を格納する）場合、非アクティブ状態にフローティングまたは設定されてよい。別の例では、階層選択ゲートトランジスタは、第１のメモリストリング階層が非アクティブ状態にフローティングまたは設定される間、第２のメモリストリング階層を消去可能としてよい。ＮＡＮＤストリングによる1つの問題点は、ＮＡＮＤストリングのメモリセルの第１のセットをプログラミングすることによって、ＮＡＮＤストリングの他のメモリセル内に格納されたデータを阻害するまたは破損させる場合があることである。プログラムディスターブの影響は、ＮＡＮＤストリング内のメモリセルの数が増加するため増大する場合がある。よって、面積効率を助長しかつメモリのダイ面積を低減する一方でプログラムディスターブを低減または防止するために、長いストリング長（例えば、ＮＡＮＤストリングにおける４８以上のトランジスタ）の使用を可能にする必要がある。
１つの実施形態では、ＮＡＮＤ構造は、共に電気的に接続可能である、または１つまたは複数の分離デバイスを介して電気的に分離可能である２つ以上の部分列を含むことができる。場合によっては、分離デバイスは、トランジスタ、フローティングゲートトランジスタ、電荷トラップトランジスタ、半導体スイッチ、または電気的に制御されるスイッチを備えてよい。１つの例では、分離デバイスは、階層選択ゲートトランジスタに対応させることができる。分離デバイスは、ＮＡＮＤ構造内のメモリセルトランジスタのチャネル長と異なるチャネル長を有するトランジスタを含むことができる。１つの例では、分離デバイスのチャネル長は、メモリセルトランジスタのチャネル長の３倍であってよい。
１つの実施形態では、不揮発性記憶システムは、不揮発性メモリセルの１つまたは複数の２次元アレイを含むことができる。２次元メモリアレイ内のメモリセルは、メモリセルの単層を形成でき、Ｘ方向およびＹ方向において制御線（例えば、ワード線およびビット線）を介して選択可能である。別の実施形態では、不揮発性記憶システムは、１つまたは複数のモノリシック３次元メモリアレイを含むことができる。ここで、メモリセルの２つ以上の層は任意の介在する基板なしで単一基板より上に形成されてよい。場合によっては、３次元メモリアレイは、基板より上におよびこれと直交する、または実質的に基板と直交する（例えば、基板と直交する法線ベクトルの２〜５度内に）位置するメモリセルの１つまたは複数の垂直カラムを含むことができる。1つの例では、不揮発性記憶システムは、垂直ビット線、または半導体基板と直交して配置されるビット線を有するメモリアレイを含むことができる。基板はシリコン基板を含んでよい。メモリアレイは、平面ＮＡＮＤ構造、垂直ＮＡＮＤ構造、ビットコストスケーラブル（ＢｉＣＳ）ＮＡＮＤ構造、３Ｄ ＮＡＮＤ構造、または３Ｄ ＲｅＲＡＭ構造を含むさまざまなメモリ構造を含むことができる。
いくつかの実施形態では、不揮発性記憶システムは、シリコン基板より上に配設される作用面積を有するメモリセルの１つまたは複数の物理レベルのアレイにおいてモノリシックに形成される不揮発性メモリを含むことができる。不揮発性記憶システムは、メモリセルの動作に関連付けられた回路構成（例えば、デコーダ、状態機械、ページレジスタ、または、メモリセルの読み取りおよび／またはプログラミングを制御するための制御回路構成）も含むことができる。メモリセルの動作に関連付けられた回路構成は、基板より上に位置してよい、または基板内に位置してよい。
いくつかの実施形態では、不揮発性記憶システムはモノリシック３次元メモリアレイを含むことができる。モノリシック３次元メモリアレイは、１つまたは複数のレベルのメモリセルを含んでよい。１つまたは複数のレベルのメモリセルのうちの第１のレベル内のそれぞれのメモリセルは、基板（例えば、単結晶基板または結晶シリコン基板）より上に位置する作用面積を含むことができる。１つの例では、作用面積は半導体接合部（例えば、Ｐ−Ｎ接合部）を含んでよい。作用面積はトランジスタのソースまたはドレイン領域の一部分を含んでよい。別の例では、作用面積はトランジスタのチャネル領域を含んでよい。
図１Ａは、メモリシステム１０１およびホスト１０６の１つの実施形態を示す。メモリシステム１０１は、ホストとインターフェース接続する不揮発性記憶システム（例えば、モバイルコンピューティングデバイスまたはサーバ）を含むことができる。場合によっては、メモリシステム１０１はホスト１０６内に埋め込まれてよい。例として、メモリシステム１０１は、メモリカード、ソリッドステートドライブ（ＳＳＤ）、例えば、高密度ＭＬＣ ＳＳＤ（例えば、２ビット／セルまたは３ビット／セル）もしくは高性能ＳＬＣ ＳＳＤ、またはハイブリッドＨＤＤ／ＳＳＤドライブを含むことができる。図示されるように、メモリシステム１０１は、メモリチップコントローラ１０５およびメモリチップ１０２を含む。メモリチップ１０２は、揮発性メモリおよび／または不揮発性メモリを含んでよい。単一のメモリチップが示されるが、メモリシステム１０１は２つ以上のメモリチップ（例えば、４つまたは８つのメモリチップ）を含んでよい。メモリチップコントローラ１０５は、ホスト１０６からデータおよびコマンドを受信し、かつメモリチップデータをホスト１０６に提供することができる。メモリチップコントローラ１０５は、１つまたは複数の状態機械、ページレジスタ、ＳＲＡＭ、およびメモリチップ１０２の動作を制御するための制御回路構成を含むことができる。１つまたは複数の状態機械、ページレジスタ、ＳＲＡＭ、およびメモリチップの動作を制御するための制御回路構成は、管理回路または制御回路と称される場合がある。管理回路または制御回路は、形成動作、消去動作、プログラミング動作、または読み取り動作を含む１つまたは複数のメモリアレイ動作を容易にすることができる。
いくつかの実施形態では、１つまたは複数のメモリアレイ動作を容易にするための管理回路または制御回路（または管理回路または制御回路の一部分）は、メモリチップ１０２内で統合されてよい。メモリチップコントローラ１０５およびメモリチップ１０２は、単一集積回路上に配置可能である、または単一ダイ上に配置可能である。他の実施形態では、メモリチップコントローラ１０５およびメモリチップ１０２は、異なる集積回路上に配置されてよい。場合によっては、メモリチップコントローラ１０５およびメモリチップ１０２は、システムボード、ロジックボード、またはＰＣＢ上に統合されてよい。
メモリチップ１０２は、メモリコア制御回路１０４およびメモリコア１０３を含む。メモリコア制御回路１０４は、メモリコア１０３内のメモリブロック（またはアレイ）の選択を制御する、特定のメモリアレイを読み取りまたは書き込み状態へのバイアスをかけるための電圧基準の生成を制御する、およびローアドレスおよびカラムアドレスを生成するための論理回路を含んでよい。メモリコア１０３は、メモリセルの１つまたは複数の２次元アレイ、またはメモリセルの１つまたは複数の３次元アレイを含むことができる。１つの実施形態では、メモリコア制御回路１０４およびメモリコア１０３は、単一集積回路上に配置されてよい。他の実施形態では、メモリコア制御回路１０４（またはメモリコア制御回路の一部分）およびメモリコア１０３は、異なる集積回路上に配置されてよい。
図１Ａを参照すると、メモリ動作は、ホスト１０６が、メモリシステム１０１からデータを読み取りたいまたはメモリシステム１０１にデータを書き込みたいことを指示する命令をメモリチップコントローラ１０５に送る時に開始されてよい。書き込み（またはプログラミング）動作時には、ホスト１０６はメモリチップコントローラ１０５に書き込みコマンドおよび書き込まれるデータの両方を送ってよい。書き込まれるデータは、メモリチップコントローラ１０５によってバッファリングされてよく、誤り訂正符号（ＥＣＣ）データは書き込まれるデータに対応させて生成可能である。送信または格納中に生じるデータエラーを検出および／または補正できるようにするＥＣＣデータは、メモリコア１０３に書き込まれてよい、またはメモリチップコントローラ１０５内の不揮発性メモリに格納されてよい。１つの実施形態では、メモリチップコントローラ１０５内の回路構成によって、ＥＣＣデータは生成され、かつデータエラーは補正される。
図１Ａを参照すると、メモリチップ１０２の動作は、メモリチップコントローラ１０５によって制御可能である。１つの例では、書き込み動作をメモリチップ１０２に発行する前に、メモリチップコントローラ１０５は、確実に、メモリチップ１０２がデータの書き込みを承認できるように状態レジスタをチェックすることができる。別の例では、メモリチップ１０２への読み取り動作を発行する前に、メモリチップコントローラ１０５は、読み出されるデータに関連付けられたオーバーヘッド情報をあらかじめ読み取ることができる。オーバーヘッド情報は、読み出されるデータに関連付けられたＥＣＣデータ、または、リクエストされるデータを読み取るためのメモリチップ１０２内の新しいメモリ場所へのリダイレクトポインタを含むことができる。読み取りまたは書き込み動作がメモリチップコントローラ１０５によって開始されると、メモリコア制御回路１０４は、メモリコア１０３内のワード線およびビット線に対する適切なバイアス電圧を生成可能であり、かつ適切なメモリブロックアドレス、ローアドレス、およびカラムアドレスを生成可能である。
いくつかの実施形態では、１つまたは複数の管理回路または制御回路は、メモリコア１０３内のメモリアレイの動作を制御するために使用されてよい。１つまたは複数の管理回路または制御回路は、メモリアレイ上で読み取り動作および／または書き込み動作を行うために、制御信号をメモリアレイに提供してよい。１つの例では、１つまたは複数の管理回路または制御回路は、制御回路構成、状態機械、デコーダ、センス増幅器、読み取り／書き込み回路、および／またはコントローラのうちの任意の１つまたはこれらの組み合わせを含んでよい。１つまたは複数の管理回路は、消去動作、プログラミング動作、または読み取り動作を含む１つまたは複数のメモリアレイ動作を行うまたは容易にすることができる。１つの例では、１つまたは複数の管理回路は、ローおよびカラムアドレス、ワード線およびビット線アドレス、メモリアレイイネーブル信号、およびデータラッチ信号を判断するためのオンチップメモリコントローラを含んでよい。
図１Ｂは、メモリコア制御回路１０４の１つの実施形態を示す。図示されるように、メモリコア制御回路１０４は、アドレスデコーダ１７０、選択制御線用電圧発生器１７２、および非選択制御線用電圧発生器１７４を含む。制御線は、ワード線、ビット線、またはワード線およびビット線の組み合わせを含むことができる。選択制御線は、メモリセルを選択状態にするために使用される選択ワード線または選択ビット線を含んでよい。非選択制御線は、メモリセルを非選択状態にするために使用される非選択ワード線または非選択ビット線を含んでよい。選択制御線用電圧発生器（または電圧調整器）１７２は、選択制御線電圧を生成するための１つまたは複数の電圧発生器を含むことができる。非選択制御線用電圧発生器１７４は、非選択制御線電圧を生成するための１つまたは複数の電圧発生器を含むことができる。アドレスデコーダ１７０は、メモリブロックアドレス、ならびに、特定のメモリブロックのためのローアドレスおよびカラムアドレスを生成することができる。
図１Ｃ〜図１Ｆは、複数のメモリベイを有するメモリコアを含み、それぞれのメモリベイは複数のメモリブロックを有するメモリコア編成の１つの実施形態を示す。メモリベイがメモリブロックを含み、かつメモリブロックがメモリセルのグループを含む場合のメモリコア編成が開示されているが、本明細書に説明される技術による他の編成またはグループ化も使用可能である。
図１Ｃは、図１Ａにおけるメモリコア１０３の１つの実施形態を示す。図示されるように、メモリコア１０３はメモリベイ３３０およびメモリベイ３３１を含む。いくつかの実施形態では、１メモリコアごとのメモリベイの数は、異なる実装形態に対して異なる可能性がある。例えば、メモリコアは、単一のメモリベイのみ、または複数のメモリベイ（例えば、１６のメモリベイまたは２５６のメモリベイ）を含むことができる。
図１Ｄは、図１Ｃにおけるメモリベイ３３０の１つの実施形態を示す。図示されるように、メモリベイ３３０は、メモリブロック３１０〜３１２、および読み取り／書き込み回路３０６を含む。いくつかの実施形態では、１メモリベイごとのメモリブロックの数は、異なる実装形態に対して異なる場合がある。例えば、メモリベイは、１つまたは複数のメモリブロック（例えば、１メモリベイ当たり３２のメモリブロック）を含むことができる。読み取り／書き込み回路３０６は、メモリブロック３１０〜３１２内のメモリセルを読み取るおよび書き込むための回路構成を含む。図示されるように、読み取り／書き込み回路３０６は、メモリベイ内で複数のメモリブロックにわたって共有されてよい。これによってチップ面積を低減することができるが、これは、読み取り／書き込み回路３０６の単一のグループが複数のメモリブロックをサポートするために使用可能であるからである。しかしながら、いくつかの実施形態では、信号衝突を回避するために特定の時間に単一のメモリブロックが読み取り／書き込み回路３０６に電気的に結合されてよい。
いくつかの実施形態では、読み取り／書き込み回路３０６は、データの１つまたは複数のページをメモリブロック３１０〜３１２に（またはメモリブロックのサブセットに）書き込むために使用されてよい。メモリブロック３１０〜３１２内のメモリセルは、ページの直接的な上書きを許可してよい（すなわち、ページまたはページの一部分を表すデータは、データを書き込む前に消去またはリセット動作をメモリセル上で行う必要なくメモリブロック３１０〜３１２に書き込み可能である）。１つの例では、図１Ａにおけるメモリシステム１０１は、ターゲットアドレスおよびターゲットアドレスに書き込まれるべきデータのセットを含む書き込みコマンドを受信してよい。メモリシステム１０１は、データのセットをターゲットアドレスに書き込むための書き込み動作を行う前に、ターゲットアドレスに現在格納されているデータを読み取るための書き込み前読み取り（ＲＢＷ）動作を行うことができる。メモリシステム１０１は、次いで、特定のメモリセルがその現在の状態にとどまってよい（すなわち、メモリセルが既に正しい状態にある）か、「０」状態に設定される必要がある、または「１」状態に再設定される必要があるかどうかを判断することができる。メモリシステム１０１は、次いで、メモリセルの第１のサブセットを「０」状態に書き込み、その後メモリセルの第２のサブセットを「１」状態に書き込むことができる。既に正しい状態にあるメモリセルは、これをスキップ可能であることで、プログラミング速度が改善され、かつ非選択メモリセルに加えられる累積電圧ストレスが低減される。特定のメモリセルは、第１の極性の特定のメモリセルにわたる第１の電圧差（例えば、＋１．５Ｖ）を与えることによって「１」状態に設定されてよい。特定のメモリセルは、第１の極性のものとは反対の第２の極性の特定のメモリセルにわたる第２の電圧差（例えば、−１．５Ｖ）を与えることによって「０」状態に再設定されてよい。
場合によっては、読み取り／書き込み回路３０６は、３つ以上のデータ／抵抗状態のうちの１つになるように特定のメモリセルをプログラミングするために使用されてよい（すなわち、特定のメモリセルはマルチレベルメモリセルを含むことができる）。１つの例では、読み取り／書き込み回路３０６は、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第１の状態にプログラミングするために特定のメモリセルにわたる第１の電圧差（例えば、２Ｖ）を、または、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第２の状態にプログラミングするために第１の電圧差未満の特定のメモリセルにわたる第２の電圧差（例えば、１Ｖ）を加えることができる。特定のメモリセルにわたってより小さい電圧差を加えることによって、特定のメモリセルを、部分的にプログラミングする、またはより大きい電圧差を加える時より遅い速度でプログラミングすることができる。別の例では、読み取り／書き込み回路３０６は、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第１の状態にプログラミングするために第１の期間（例えば、１５０ｎｓ）で特定のメモリセルにわたる第１の電圧差を加えることができる、または、第１の期間より短い第２の期間（例えば、５０ｎｓ）で特定のメモリセルにわたる第１の電圧差を加えることができる。１つまたは複数のプログラミングパルス後のメモリセル検証フェーズを使用して、特定のメモリセルを正しい状態になるようにプログラミングすることができる。
図１Ｅは、図１Ｄにおけるメモリブロック３１０の１つの実施形態を示す。図示されるように、メモリブロック３１０は、メモリアレイ３０１、ローデコーダ３０４、およびカラムデコーダ３０２を含む。メモリアレイ３０１は、連続したワード線およびビット線を有するメモリセルの連続したグループを含んでよい。メモリアレイ３０１は、メモリセルの１つまたは複数の層を含んでよい。メモリアレイ３１０は、２次元メモリアレイまたは３次元メモリアレイを含んでよい。ローデコーダ３０４は、ローアドレスを復号し、かつ適切な場合（例えば、メモリアレイ３０１においてメモリセルを読み取るまたは書き込む時）にメモリアレイ３０１における特定のワード線を選択する。カラムデコーダ３０２は、カラムアドレスを復号し、かつ、図１Ｄにおける読み取り／書き込み回路３０６などの読み取り／書き込み回路に電気的に結合されるようにメモリアレイ３０１におけるビット線の特定のグループを選択する。１つの実施形態では、ワード線の数は１メモリ層当たり４Ｋであり、ビット線の数は１メモリ層当たり１Ｋであり、メモリ層の数は４であり、１６Ｍのメモリセルを含有するメモリアレイ３０１を提供する。
図１Ｆは、メモリベイ３３２の１つの実施形態を示す。メモリベイ３３２は、図１Ｄにおけるメモリベイ３３０に対する代替的な実装形態の１つの例である。いくつかの実施形態では、ローデコーダ、カラムデコーダ、および読み取り／書き込み回路は、メモリアレイ間で分割または共有されてよい。図示されるように、ローデコーダ３４９は、メモリアレイ３５２および３５４の間で共有されるが、これは、ローデコーダ３４９がメモリアレイ３５２および３５４両方においてワード線を制御するからである（すなわち、ローデコーダ３４９によって駆動されるワード線は共有される）。ローデコーダ３４８および３４９は、メモリアレイ３５２における偶数ワード線がローデコーダ３４８によって駆動され、かつメモリアレイ３５２における奇数ワード線がローデコーダ３４９によって駆動されるように分割されてよい。カラムデコーダ３４４および３４６は、メモリアレイ３５２における偶数ビット線がカラムデコーダ３４６によって制御され、かつメモリアレイ３５２における奇数ビット線がカラムデコーダ３４４によって駆動されるように分割されてよい。カラムデコーダ３４４によって制御される選択ビット線は、読み取り／書き込み回路３４０に電気的に結合されてよい。カラムデコーダ３４６によって制御される選択ビット線は、読み取り／書き込み回路３４２に電気的に結合されてよい。カラムデコーダが分割される時に読み取り／書き込み回路を読み取り／書き込み回路３４０および３４２に分割することによって、メモリベイのより効率的なレイアウトを可能にすることができる。
１つの実施形態では、メモリアレイ３５２および３５４は、支持基板に水平である水平面で配向されるメモリ層を含んでよい。別の実施形態では、メモリアレイ３５２および３５４は、支持基板に対して垂直である垂直面で配向される（すなわち、垂直面は支持基板に垂直である）メモリ層を含んでよい。この場合、メモリアレイのビット線は垂直ビット線を含むことができる。
図２は、第１のメモリレベル２１８より上に位置付けられる第２のメモリレベル２２０を含むモノリシック３次元メモリアレイ２０１の一部分の１つの実施形態を示す。メモリアレイ２０１は、図１Ｅにおけるメモリアレイ３０１についての実装形態の１つの例である。ビット線２０６および２１０は第１の方向に配置され、ワード線２０８は第１の方向に垂直の第２の方向に配置される。図示されるように、第１のメモリレベル２１８の上部導体は、第１のメモリレベルより上に位置付けられる第２のメモリレベル２２０の下部導体として使用されてよい。メモリセルの追加の層を有するメモリアレイにおいて、ビット線およびワード線の対応する追加の層があることが考えらえる。
図２に示されるように、メモリアレイ２０１は複数のメモリセル２００を含む。メモリセル２００は再書き込み可能なメモリセルを含んでよい。メモリセル２００は不揮発性メモリセルまたは揮発性メモリセルを含んでよい。第１のメモリレベル２１８に対して、メモリセル２００の第１の部分はビット線２０６およびワード線２０８の間にあり、かつこれらに接続する。第２のメモリレベル２２０に対して、メモリセル２００の第２の部分は、ビット線２１０およびワード線２０８の間にあり、かつこれらに接続する。１つの実施形態では、それぞれのメモリセルは、ステアリング素子（例えば、ダイオード）および記憶素子（すなわち、状態変化素子）を含む。１つの例では、第１のメモリレベル２１８のダイオードは、矢印Ａ１によって指示されるように上方に向いているダイオードであってよく（例えば、ダイオードの最下部においてｐ領域を有する）、第２のメモリレベル２２０のダイオードは、矢印Ａ２によって指示されるように下方に向いているダイオードであってよく（例えば、ダイオードの最下部においてｎ領域を有する）、または、その逆も同様である。別の実施形態では、それぞれのメモリセルは、状態変化素子を含み、ステアリング素子を含まない。メモリセルにダイオード（または他のステアリング素子）がないことによって、プロセスの複雑性、およびメモリアレイの製造に関連する費用が低減可能である。
１つの実施形態では、図２のメモリセル２００は、可逆的抵抗スイッチング素子を含む再書き込み可能な不揮発性メモリセルを含んでよい。可逆的抵抗スイッチング素子は、２つ以上の状態の間で可逆的にスイッチング可能である抵抗率を有する可逆的抵抗率スイッチング材料を含むことができる。１つの実施形態では、可逆的抵抗スイッチング材料は、金属酸化物（例えば、二元金属酸化物）を含むことができる。金属酸化物は酸化ニッケルまたは酸化ハフニウムを含むことができる。別の実施形態では、可逆的抵抗スイッチング材料は、相変化材料を含んでよい。相変化材料は、カルコゲニド物質を含んでよい。場合によっては、再書き込み可能な不揮発性メモリセルは、抵抗ＲＡＭ（ＲｅＲＡＭ）デバイスを含むことができる。
図３は、第２のメモリレベル４１０より下に位置付けられる第１のメモリレベル４１２を含むモノリシック３次元メモリアレイ４１６の一部分の１つの実施形態を示す。メモリアレイ４１６は、図１Ｅにおけるメモリアレイ３０１についての実装形態の１つの例である。図示されるように、ローカルビット線ＬＢＬ１１〜ＬＢＬ３３は第１の方向（すなわち、垂直方向）に配置され、ワード線ＷＬ１０〜ＷＬ２３は第１の方向に垂直の第２の方向に配置される。モノリシック３次元メモリアレイにおける垂直ビット線のこの配置は、垂直ビット線メモリアレイの１つの実施形態である。図示されるように、それぞれのローカルビット線およびそれぞれのワード線の交点の間に、特定のメモリセルが配設される（例えば、メモリセルＭ１１１はローカルビット線ＬＢＬ１１とワード線ＷＬ１０との間に配設される）。１つの例では、特定のメモリセルは、（例えば、窒化ケイ素材料を使用する）フローティングゲートデバイスまたは電荷トラップデバイスを含むことができる。別の例では、特定のメモリセルは、可逆的抵抗スイッチング材料、金属酸化物、相変化材料、またはＲｅＲＡＭ材料を含んでよい。グローバルビット線ＧＢＬ１〜ＧＢＬ３は、第１の方向および第２の方向両方に垂直である第３の方向に配置される。ビット線選択デバイス（例えば、Ｑ１１〜Ｑ３１）のセットは、ローカルビット線（例えば、ＬＢＬ１１〜ＬＢＬ３１）のセットを選択するために使用されてよい。図示されるように、ビット線選択デバイスＱ１１〜Ｑ３１は、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１を選択するために、かつロー選択線ＳＧ１を使用してローカルビット線ＬＢＬ１１〜ＬＢＬ３１をグローバルビット線ＧＢＬ１〜ＧＢＬ３に接続するために使用される。同様に、ビット線選択デバイスＱ１２〜Ｑ３２は、ロー選択線ＳＧ２を使用してローカルビット線ＬＢＬ１２〜ＬＢＬ３２をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用され、ビット線選択デバイスＱ１３〜Ｑ３３は、ロー選択線ＳＧ３を使用してローカルビット線ＬＢＬ１３〜ＬＢＬ３３をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用される。
図３を参照すると、１ローカルビット線ごとに単一のビット線選択デバイスのみが使用されるため、特定のグローバルビット線の電圧のみが対応するローカルビット線に加えられてよい。従って、ローカルビット線（例えば、ＬＢＬ１１〜ＬＢＬ３１）の第１のセットがグローバルビット線ＧＢＬ１〜ＧＢＬ３にバイアスがかけられる時、他のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２およびＬＢＬ１３〜ＬＢＬ３３）はまた、同じグローバルビット線ＧＢＬ１〜ＧＢＬ３へ動かされるか、フローティングされるかのどちらかがなされるべきである。１つの実施形態では、メモリ動作中、メモリアレイ内の全てのローカルビット線は最初に、グローバルビット線のそれぞれを１つまたは複数のローカルビット線に接続することによって非選択ビット線電圧のバイアスがかけられる。ローカルビット線が非選択ビット線電圧のバイアスがかけられた後、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１の第１のセットのみがグローバルビット線ＧＢＬ１〜ＧＢＬ３を介して１つまたは複数の選択ビット線電圧のバイアスがかけられるが、他のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２およびＬＢＬ１３〜ＬＢＬ３３）はフローティングされる。１つまたは複数の選択ビット線電圧は、例えば、読み取り動作中の１つまたは複数の読み取り電圧、またはプログラミング動作中の１つまたは複数のプログラミング電圧に対応させてよい。
１つの実施形態では、メモリアレイ４１６などの垂直ビット線メモリアレイは、垂直ビット線に沿ったメモリセルの数と比較して、ワード線に沿ったメモリセルをより多くの数含む（例えば、ワード線に沿ったメモリセルの数はビット線に沿ったメモリセルの数の１０倍以上になってよい）。１つの例では、それぞれのビット線に沿ったメモリセルの数は１６または３２であってよく、それぞれのワード線に沿ったメモリセルの数は２０４８または４０９６以上であってよい。
図４は、不揮発性メモリ材料の縦縞を含むモノリシック３次元メモリアレイの一部分の１つの実施形態を示す。図４に示される物理構造は、図３に示されるモノリシック３次元メモリアレイの一部分についての１つの実装形態を含むことができる。不揮発性メモリ材料の縦縞は、基板に垂直である方向に（例えば、Ｚ方向に）形成されてよい。不揮発性メモリ材料４１４の縦縞は、例えば、垂直酸化物層、垂直金属酸化物層（例えば、酸化ニッケルまたは酸化ハフニウム）、相変化材料の垂直層、または垂直電荷トラップ層（例えば、窒化ケイ素の層）を含んでよい。材料の縦縞は、複数のメモリセルまたはデバイスによって使用可能である材料の単一の連続した層を含むことができる。１つの例では、不揮発性メモリ材料４１４の縦縞の一部分は、ＷＬ１２〜ＬＢＬ１３の断面に関連付けられた第１のメモリセルの一部、および、ＷＬ２２〜ＬＢＬ１３の断面に関連付けられた第２のメモリセルの一部を含むことができる。場合によっては、ＬＢＬ１３などの垂直ビット線は垂直構造（例えば、直角プリズム、円筒、またはピラー）を含むことができ、不揮発性材料は完全にまたは部分的に垂直構造（例えば、垂直構造の側部を取り囲む相変化材料のコンフォーマル層）を取り囲むことができる。図示されるように、垂直ビット線のそれぞれは、選択トランジスタを介してグローバルビット線のセットのうちの１つに接続されてよい。選択トランジスタは、ＭＯＳデバイス（例えば、ＮＭＯＳデバイス）または垂直薄層トランジスタ（ＴＦＴ）を含んでよい。
図５は、図４に示される垂直に配向された選択デバイスを使用するメモリ構造の断面図を示す。図５のメモリ構造は、記憶素子の連続したメッシュアレイを含んでよいが、これは、ビット線の両側に接続される記憶素子、および、ワード線の両側に接続される記憶素子があるからである。図５の最下部において、シリコン基板が示されている。シリコン基板の表面より上に、ＭＬ−０、ＭＬ−１、およびＭＬ−２を含むさまざまな金属線がある。ＭＬ−２の線５２６は対応するグローバルビット線（ＧＢＬ）としての役割を果たす。ピラー選択層は、２つの酸化物層５２０を含み、これらの間にゲート材料層５２２が挟まれている。酸化物層５２０はＳｉＯ２とすることができる。グローバルビット線としての役割を果たす金属線ＭＬ−２ ５２６は、タングステン、または、窒化チタン接着層、または窒化チタン接着層上のタングステン上のｎ＋ポリシリコンの積層構造上のタングステンを含む、任意の適した材料から実現可能である。ゲート材料５２２は、ポリシリコン、窒化チタン、窒化タンタル、ニッケルシリサイド、または任意の他の適した材料とすることができる。ゲート材料５２２は、図５においてロー選択線５８０、５８２、５８４、５８６、５８８、および５９０として標示される、ロー選択線ＳＧｘ（例えば、図４のＳＧ１、ＳＧ２、…）を実現する。
メモリ層は（Ｎ＋ポリシリコンを含む）垂直ビット線５３０のセットを含む。垂直ビット線５３０の間に、酸化物層５３４およびワード線層５３６を交互に点在させる。１つの実施形態では、ワード線はＴｉＮから作られる。垂直ビット線５３０、および交互にした酸化物層５３６およびワード線層５３６の積層の間に、可逆的抵抗スイッチング材料５３２の垂直に配向された層がある。１つの実施形態では、可逆的抵抗スイッチング材料は酸化ハフニウムＨｆＯ２から作られる。別の実施形態では、可逆的抵抗スイッチング材料５３２は、アモルファスシリコンの層（例えば、Ｓｉバリア層）、および酸化チタンの層（例えば、ＴｉＯ２スイッチング層）を含むことができる。ボックス５４０は、ワード線５３６と垂直ビット線５３０との間に挟まれた可逆的抵抗スイッチング材料５３２を含む１つの例示の記憶素子を示す。それぞれの垂直ビット線５３０の真下には、垂直に配向された選択デバイス５０４があり、このそれぞれは（１つの例示の実施形態では）ｎ＋／ｐ−／ｎ＋ ＴＦＴを含む。垂直に配向された選択デバイス５０４のそれぞれは、それぞれの側に酸化物層５０５を有する。図５はまた、ｎ＋ポリシリコン層５２４を示す。図示されるように、垂直に配向された選択デバイス５０４のｎｐｎ ＴＦＴは、グローバルビット線ＧＢＬ（層５２６）を垂直ビット線５３０のいずれかと接続するために使用可能である。
さらに、図５は、ゲート材料層５２２における６つのロー選択線（ＳＧｘ）５８０、５８２、５８４、５８６、５８８、および５９０を示し、それぞれは、複数のワード線の積層の下にある。ロー選択線５８０、５８２、５８４、５８６、５８８、および５９０のそれぞれは、基板内ではなく基板より上に、２つの垂直に配向された選択デバイス５０４の間に位置付けられる。それぞれのロー選択線は２つの隣り合う垂直に配向された選択デバイス５０４のどちらかに対するゲート信号としての役割を果たすことができるため、垂直に配向された選択デバイス５０４は二重ゲート制御されると言われる。それぞれの垂直に配向された選択デバイス５０４はこの実施形態では２つの異なるロー選択線によって制御可能である。それぞれのビット線ピラーのベース部分に組み込まれる垂直に配向された選択デバイスの１つの態様は、２つの隣接する垂直に配向された選択デバイスが同じゲート領域を共有することである。これによって、垂直に配向された選択デバイスを互いに近くにすることができる。
いくつかの実施形態では、メモリアレイの一部分は、複数のメモリホールを形成するためにワード線層および誘電体層を交互に積層することによる第１のエッチング（例えば、酸化物層によって分離されるＴｉＮまたはポリシリコンの層によるエッチング）によって形成されてよい。複数のメモリホールは、矩形、正方形、または円筒形のホールを含んでよい。複数のメモリホールは、パターン化した後、ドライエッチング、湿式化学エッチング、プラズマエッチング、または反応性イオンエッチング（ＲＩＥ）などのさまざまなエッチング技法を使用して材料を除去することによって、形成されてよい。複数のメモリホールが作成された後、複数のメモリホール内に垂直ピラーを形成するための層が堆積されてよい。垂直ピラーの層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、または原子層堆積（ＡＬＤ）などのさまざまな堆積技法を使用して堆積させてよい。
図６Ａは、ＮＡＮＤストリング９０の１つの実施形態を示す。図６Ｂは、対応する回路図を使用して図６ＡのＮＡＮＤストリングの１つの実施形態を示す。図示されるように、ＮＡＮＤストリング９０は、第１の選択ゲート４７０（すなわち、ドレイン側選択ゲート）と第２の選択ゲート４７１（すなわち、ソース側選択ゲート）との間に直列の４つのトランジスタ４７２〜４７５を含む。選択ゲート４７０は、ＮＡＮＤストリング９０をビット線４２６に接続し、かつ適切な電圧を選択線ＳＧＤに加えることによって制御される。この場合、ビット線４２６は、ＮＡＮＤストリングのドレイン側端部に直接接続される。選択ゲート４７１はＮＡＮＤストリング９０をソース線４２８に接続し、かつ適切な電圧を選択線ＳＧＳに加えることによって制御される。この場合、ソース線４２８は、ＮＡＮＤストリング９０のソース側端部に直接接続される。トランジスタ４７２〜４７５のゲートは、ワード線ＷＬ３、ＷＬ２、ＷＬ１、およびＷＬ０にそれぞれ接続される。
図６Ａ〜図６ＢがＮＡＮＤストリングにおけるフローティングゲートを示し、４つのフローティングゲートトランジスタの使用が例としてのみ提供されていることに留意されたい。ＮＡＮＤストリングは、４つ未満またはそれ以上のフローティングゲートトランジスタ（またはメモリセル）を有することができる。例えば、いくつかのＮＡＮＤストリングは、１６のメモリセル、３２のメモリセル、６４のメモリセル、１２８のメモリセルなどを含んでよい。本明細書に論述されていることは、ＮＡＮＤストリングにおけるいずれの特定の数のメモリセルにも限定されない。１つの実施形態は、６６のメモリセルを有するＮＡＮＤストリングを使用し、この場合、６４のメモリセルはデータを格納するために使用され、メモリセルのうちの２つはダミーメモリセルと称されるが、これはそれらがデータを格納しないからである。
ＮＡＮＤフラッシュメモリ構造を使用するフラッシュメモリシステムのための典型的なアーキテクチャは、メモリブロック内の複数のＮＡＮＤストリングを含む。メモリブロックは消去の単位を含む。場合によっては、メモリブロック内のＮＡＮＤストリングは共通のウェル（例えば、ｐウェル）を共有してよい。それぞれのＮＡＮＤストリングは、そのソース側選択ゲートによって共通のソース線に接続され（例えば、選択線ＳＧＳによって制御され）、かつそのドレイン側選択ゲートによってその関連のビット線に接続される（選択線ＳＧＳによって制御される）。典型的には、それぞれのビット線は、ワード線に垂直の方向においてその関連のＮＡＮＤストリングの最上部に（またはこれの真上に）及び、かつセンス増幅器に接続される。
いくつかの実施形態では、プログラミング動作中、プログラミングされない記憶素子（例えば、ターゲットデータ状態へのプログラミングを以前に完了している記憶素子）は、関連のチャネル領域をブーストする（例えば、ワード線結合によってチャネル領域をセルフブーストする）ことによってプログラミングが抑止またはロックアウトされるようにすることができる。非選択記憶素子（または非選択ＮＡＮＤストリング）は、プログラミング動作の所与のプログラミング反復中にプログラミングが抑止またはロックアウトされるため、抑止またはロックアウト記憶素子（または抑止ＮＡＮＤストリング）と称される場合がある。
図６Ｃは、複数のＮＡＮＤストリングを含むメモリブロックの１つの実施形態を示す。図示されるように、それぞれのＮＡＮＤストリングは（Ｙ＋１）メモリセルを含む。それぞれのＮＡＮＤストリングは、ドレイン側選択信号ＳＧＤによって制御されるドレイン側選択ゲートを介してドレイン側の（Ｘ＋１）ビット線の中の１つのビット線（すなわち、ビット線ＢＬ０〜ＢＬＸのうちの１つのビット線）に接続される。それぞれのＮＡＮＤストリングは、ソース側選択信号ＳＧＳによって制御されるソース側選択ゲートを介してソース線（ソース）に接続される。１つの実施形態では、ソース側選択信号ＳＧＳによって制御されるソース側選択ゲート、および、ドレイン側選択信号ＳＧＤによって制御されるドレイン側選択ゲートは、フローティングゲートのないトランジスタ、またはフローティングゲート構造を含むトランジスタを含んでよい。
１つの実施形態では、プログラミング動作中、ＮＡＮＤフラッシュメモリセルなどのメモリセルをプログラミングする時、プログラム電圧はメモリセルの制御ゲートに加えられてよく、対応するビット線は接地されてよい。これらのプログラミングバイアス条件は、電界支援電子トンネリングによってフローティングゲートに電子を注入させることができ、それによって、メモリセルの閾値電圧を上昇させる。プログラム動作中に制御ゲートに加えられるプログラム電圧は、一連のパルスで加えられてよい。場合によっては、プログラミングパルスの大きさは、所定の刻み幅によってそれぞれの連続パルスによって増大する場合がある。プログラミングパルスの間に、１つまたは複数の検証動作が行われてよい。プログラミング動作中、意図されるプログラミング状態に達したメモリセルは、プログラム抑止されたメモリセルのチャネル領域をブーストすることによってプログラミングがロックアウトおよび抑止されてよい。
いくつかの実施形態では、検証動作および／または読み取り動作中、選択ワード線はある電圧に接続されて（またはバイアスがかけられて）よく、このレベルは、特定のメモリセルの閾値電圧がかかるレベルに達したかどうかを判断するために、それぞれの読み取りおよび検証動作に対して指定される。ワード線電圧を加えた後、メモリセルの伝導電流は、メモリセルがワード線に加えられた電圧に応答して十分な量の電流を伝導したかどうかを判断するために測定（または検知）されてよい。ある特定の値より大きい伝導電流が測定される場合、メモリセルがオンにされ、かつワード線に加えられた電圧がメモリセルの閾値電圧より大きいと想定される。ある特定の値より大きい伝導電流が測定されない場合、メモリセルがオンされず、かつワード線に加えられた電圧がメモリセルの閾値電圧より大きくないと想定される。
読み取りまたは検証動作中にメモリセルの伝導電流を測定するためのいくつかのやり方がある。１つの例では、メモリセルの伝導電流は、センス増幅器において専用のコンデンサを放電させるまたは充電する速度によって測定されてよい。別の例では、選択メモリセルの伝導電流は、メモリセルを含んだＮＡＮＤストリングが対応するビット線に対する電圧を放電することを可能にする（または可能にしない）。ビット線の電圧（または、センス増幅器における専用コンデンサにわたる電圧）は、ビット線が特定の量によって放電されたか否かを判断する期間後に測定されてよい。
場合によっては、読み取り動作または検知動作中、ソース側選択信号ＳＧＳは、ソース線（ソース）に加えられた電圧を、ゲートが、ＷＬ０、またはソース側選択ゲートに最も近いワード線に接続されているフローティングゲートトランジスタのソース接合部に渡すために特定の電圧（例えば、７Ｖまたは１０Ｖ）に設定されてよい。
図６Ｄは、１セル当たり３ビットのメモリセル（すなわち、メモリセルは３ビットのデータを格納することができる）に対する可能な閾値電圧分布（またはデータ状態）の１つの実施形態を示す。しかしながら、他の実施形態は、１メモリセルごとに３つ以上または未満のビットのデータ（例えば、１メモリセルごとに４つ以上のビットのデータなど）を使用することができる。（検証とともに）プログラミングプロセスがうまく行われた後、メモリページまたはメモリブロック内のメモリセルの閾値電圧は、適宜、プログラミングされたメモリセルに対する1つまたは複数の閾値電圧分布内、または消去されたメモリセルに対する閾値電圧の分布内にあるものとする。
図示されるように、それぞれのメモリセルは、３ビットのデータを格納できるため、8つの有効データ状態Ｓ０〜Ｓ７がある。１つの実施形態では、データ状態Ｓ０は０ボルトを下回り、データ状態Ｓ１〜Ｓ７は０ボルトを上回る。他の実施形態では、８つのデータ状態全ては０ボルトを上回る、または他の配置構成が実現可能である。１つの実施形態では、閾値電圧分布Ｓ０は分布Ｓ１〜Ｓ７より広い。
それぞれのデータ状態Ｓ０〜Ｓ７は、メモリセルに格納される３ビットに対する一意の値に対応する。１つの実施形態では、Ｓ０＝１１１、Ｓ１＝１１０、Ｓ２＝１０１、Ｓ３＝１００、Ｓ４＝０１１、Ｓ５＝０１０、Ｓ６＝００１、およびＳ７＝０００である。状態Ｓ０〜Ｓ７へのデータの他のマッピングも使用可能である。１つの実施形態では、メモリセルに格納されるデータのビットの全ては、同じ論理ページに格納される。他の実施形態では、メモリセルに格納されるデータのそれぞれのビットは、種々のページに対応する。よって、３ビットのデータを格納するメモリセルは、第１のページ、第２のページ、および第３のページにおけるデータを含むことになる。いくつかの実施形態では、同じワード線に接続されるメモリセルの全ては、データの同じ３ページにデータを格納することになる。いくつかの実施形態では、ワード線に接続されるメモリセルは、（例えば、奇数および偶数のビット線の単位で）ページの異なるセットにグループ化可能である。
いくつかの例示の実装形態では、メモリセルは状態Ｓ０まで消去されることになる。状態Ｓ０から、メモリセルは状態Ｓ１〜Ｓ７のいずれかまでプログラミング可能である。パルスのセットを加えて、メモリセルの制御ゲートまでの大きさを上昇させることによって、プログラミングが行われてよい。パルスの間に、プログラミングされているメモリセルがそのターゲット閾値電圧に達したかどうかを（例えば、検証レベルＶｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６，およびＶｖ７を使用して）判断するための検証動作のセットが行われてよい。状態Ｓ１までプログラミングされているメモリセルは、これらの閾値電圧がＶｖ１に達したかどうかを見るためにテストされることになる。状態Ｓ２までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ２に達したかどうかを見るためにテストされることになる。状態Ｓ３までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ３に達したかどうかを見るためにテストされることになる。状態Ｓ４までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ４に達したかどうかを見るためにテストされることになる。状態Ｓ５までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ５に達したかどうかを見るためにテストされることになる。状態Ｓ６までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ６に達したかどうかを見るためにテストされることになる。状態Ｓ７までプログラミングされているメモリセルは、それらの閾値電圧がＶｖ７に達したかどうかを見るためにテストされることになる。
３ビットのデータを格納するメモリセルを読み取るとき、メモリセルがどの状態にあるのかを判断するために、読み取り比較点Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、およびＶｒ７において読み取りを複数回行うことになる。メモリセルがＶｒ１に応答してオンになる場合、該メモリセルは状態Ｓ０にある。メモリセルがＶｒ２に応答してオンになるが、Ｖｒ１に応答してオンにならない場合、該メモリセルは状態Ｓ１にある。メモリセルがＶｒ３に応答してオンになるが、Ｖｒ２に応答してオンにならない場合、該メモリセルは状態Ｓ２にある。メモリセルがＶｒ４に応答してオンになるが、Ｖｒ３に応答してオンにならない場合、該メモリセルは状態Ｓ３にある。メモリセルがＶｒ５に応答してオンになるが、Ｖｒ４に応答してオンにならない場合、該メモリセルは状態Ｓ４にある。メモリセルがＶｒ６に応答してオンになるが、Ｖｒ５に応答してオンにならない場合、該メモリセルは状態Ｓ５にある。メモリセルがＶｒ７に応答してオンになるが、Ｖｒ６に応答してオンにならない場合、該メモリセルは状態Ｓ６にある。メモリセルがＶｒ７に応答してオンにならない場合、該メモリセルは状態Ｓ７にある。
図７Ａは、４つのＮＡＮＤストリング７０５〜７０８の１つの実施形態を示す。ＮＡＮＤストリングのそれぞれは、（例えば、メモリセルトランジスタ７０４の第１の階層に対応する）ＮＡＮＤストリングの第１の部分、（例えば、メモリセルトランジスタ７０２の第２の階層に対応する）ＮＡＮＤストリングの第２の部分、および、ＮＡＮＤストリングの第１の部分とＮＡＮＤストリングの第２の部分との間に配置される階層選択ゲートトランジスタ７０３を含む。ＮＡＮＤストリングの第１の部分はワード線ＷＬ０〜ＷＬ４７に対応するメモリセルトランジスタ、ダミーワード線ＤＷＬ０に接続され、かつ、階層選択ゲートトランジスタ７０３と、ワード線ＷＬ４７に接続されるメモリセルトランジスタとの間に配置されるメモリセルトランジスタ、および、ダミーワード線ＷＬＤＳ１およびＷＬＤＳ０に接続され、かつ、ワード線ＷＬ０に接続されるメモリセルトランジスタとＳＧＳに接続されるソース側選択ゲートとの間に配置されるメモリセルトランジスタを含む。
１つの実施形態では、第１の階層７０４内のメモリセルに対するプログラミング動作中、第１の階層７０４内のメモリセルがプログラミングされている間、階層選択ゲートトランジスタ７０３は伝導状態にしてよい。第２の階層７０２内のメモリセルに対する後続のプログラミング動作中、第２の階層７０２内のメモリセル７０１がプログラミングされている間、階層選択ゲートトランジスタ７０３は非伝導状態にしてよい。この場合、第１の階層７０４内のメモリセル下のチャネルは、フローティングされてよい。階層選択ゲートトランジスタ７０３は、ＮＭＯＳトランジスタのチャネルとＮＭＯＳトランジスタのゲートとの間に電荷トラップ層がないＮＭＯＳトランジスタを含むことができる。別の実施形態では、第２の階層７０２内のメモリセルに対する消去動作中、第２の階層７０２内のメモリセルが消去されている間、階層選択ゲートトランジスタ７０３は非伝導状態にしてよい。
図７Ｂは、（４つのＮＡＮＤストリングを含む第１のグループ７７５、および４つのＮＡＮＤストリングを含む第２のグループ７７６を含む）メモリストリングの４つのグループを含むＮＡＮＤ構造の１つの実施形態を示す。それぞれのメモリストリングは、メモリ動作（例えば、消去動作またはプログラミング動作）中、（例えば、下部階層ワード線ＷＬ００〜ＷＬ４７に対応する）メモリストリング内のメモリセルトランジスタの第１のセットを、（例えば、上部階層ワード線ＷＬ４８〜ＷＬ９５に対応する）メモリストリング内のメモリセルトランジスタの第２のセットから電気的に分離するために使用可能である階層選択ゲートトランジスタ（またはメモリホール接合トランジスタ）を含む。階層選択ゲートトランジスタ７７３は、フローティングゲートトランジスタまたは電荷トラップトランジスタなどのプログラム可能トランジスタ、または、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタなどのプログラム不可能トランジスタを含んでよい。階層選択ゲートトランジスタが伝導状態に設定される時、ＮＡＮＤストリングのドレイン側に接続されるビット線は、下部階層のメモリセルトランジスタ下に形成されるチャネルに電気的に接続されてよい。メモリストリングの４つのグループ内のそれぞれのメモリストリングは、異なるビット線に接続されてよい。
図７Ｃは、階層選択ゲートトランジスタを含むＮＡＮＤストリングの１つの実施形態を示す。図示されるように、階層選択ゲートトランジスタは、メモリホール（ＭＨ）接合トランジスタ（ＭＪＴ）を含むことができる。ＭＪＴは、（例えば、ワード線ＷＬ４７およびＷＬ４８に対応して）ＮＡＮＤ構造内のメモリセルトランジスタのものより大きい、ゲート長Ｌｇ７２２およびチャネル長を有するＮＭＯＳトランジスタを含んでよい。ＭＪＴは、第２の階層のトランジスタをプログラミングしている間、第１の階層のトランジスタを分離するために使用されてよい。メモリホールが形成可能であり、このメモリホールにおいて、垂直ＮＡＮＤストリングが製作される。垂直ＮＡＮＤストリングは、二酸化ケイ素の層（コアＳｉＯ２ ７２８）を含むことができる。二酸化ケイ素の層（コアＳｉＯ２ ７２８）はポリシリコンの層（ポリチャネル７２７）によって取り囲まれ、ポリシリコンの層（ポリチャネル７２７）はトンネリング層ＴＮＬ７２６によって取り囲まれ、トンネリング層ＴＮＬ７２６は電荷トラップ層ＣＴＬ７２５（例えば、窒化ケイ素）によって取り囲まれ、電荷トラップ層ＣＴＬ７２５はブロッキング酸化物Ｂｌｋ Ｏｘ７２４によって取り囲まれる。この場合、階層選択ゲートトランジスタのゲートは、バリアメタル７３３を有する金属ゲート７３２またはポリシリコンゲートを含むことができ、階層選択ゲートトランジスタのチャネル長Ｌｇは、（例えば、ワード線ＷＬ４７およびワード線ＷＬ４８に対応して）メモリセルトランジスタのチャネル長より長くてよい。階層選択ゲートトランジスタはプログラム可能デバイスまたはプログラム可能分離デバイスを含んでよい。１つの例では、階層選択ゲートトランジスタのチャネル長Ｌｇは、５０ｎｍまたは１５０ｎｍであってよい。より長いチャネル長を使用する１つの利点は、短チャネル効果が低減可能であることである。さらに、ＮＡＮＤストリング内の、階層選択ゲートトランジスタと他のトランジスタとの間の間隔は、ゲート誘起ドレインリーク（ＧＩＤＬ）を低減するために増大させることができる。例えば、階層選択ゲートトランジスタと隣接するトランジスタとの間の間隔は２００ｎｍであってよいが、ＮＡＮＤストリング内の他の隣接するメモリセルトランジスタ間の間隔は５０ｎｍまたは１００ｎｍとすることができる。
図７Ｄは、階層選択ゲートトランジスタを含むＮＡＮＤ構造の代替的な実施形態を示す。図示されるように、メモリホールはエッチング可能であり、その後、垂直ＮＡＮＤストリングはメモリホールにおいて製作されてよい。垂直ＮＡＮＤストリングは、二酸化ケイ素の層（コアＳｉＯ２ ７２８）を含むことができる。二酸化ケイ素の層（コアＳｉＯ２ ７２８）はポリシリコンの層（ポリチャネル７２７）によって取り囲まれ、ポリシリコンの層（ポリチャネル７２７）はトンネリング層ＴＮＬ７２６によって取り囲まれる。しかしながら、この場合、電荷トラップ層は垂直ＮＡＮＤストリング全体に広がらず、階層選択ゲートトランジスタのチャネルと階層選択トランジスタのゲートとの間に配置されない。例えば、階層選択ゲートトランジスタは階層選択ゲートトランジスタのゲートとポリチャネル７２７との間に電荷トラップ層（例えば、窒化ケイ素の層）を含まない。階層選択ゲートトランジスタの領域７４１内に電荷トラップ層がないことによって、階層選択ゲートトランジスタのトランジスタ閾値電圧がプログラミング不可能になる場合がある。よって、階層選択ゲートトランジスタはプログラミング不可能トランジスタを含んでよい。
階層選択ゲートトランジスタのゲートは、（図示されるような）金属ゲートまたはポリシリコンゲートを含むことができ、階層選択ゲートトランジスタのチャネル長Ｌｇは（例えば、ワード線ＷＬ４７およびワード線ＷＬ４８に対応して）メモリセルトランジスタのチャネル長より長くてよい。１つの例では、階層選択ゲートトランジスタのチャネル長Ｌｇは３０ｎｍ〜１５０ｎｍであってよい。より長いチャネル長を使用する１つの利点は、短チャネル効果が低減可能であることである。さらに、ＮＡＮＤストリング内の、階層選択ゲートトランジスタと他のトランジスタとの間の間隔は、階層選択ゲートトランジスタとその隣り合うまたは隣接するトランジスタとの間のゲート誘起ドレインリーク（ＧＩＤＬ）を低減するために設定または増大可能である。
図７Ｅは、２つの階層選択ゲートトランジスタＭＪＴ１およびＭＪＴ２を含むＮＡＮＤ構造の一部分の１つの実施形態を示す。図示されるように、ＮＡＮＤ構造の一部分は３つの階層７５１〜７５３を含む。ＭＪＴ１によって駆動される第１の階層選択ゲートトランジスタは、第１の階層７５１（またはメモリセルトランジスタの第１の部分列）と、第２の階層７５２（またはメモリセルトランジスタの第２の部分列）との間に配置される。ＭＪＴ２によって駆動される第２の階層選択ゲートトランジスタは、第２の階層７５２と第３の階層７５３（またはメモリセルトランジスタの第３の部分列）との間に配置される。３つの階層のみが示されているが、３つ以上の階層は、さらなる階層選択ゲートトランジスタをＮＡＮＤ構造に追加することによって作成可能である。
図７Ｆは、1つまたは複数の階層選択ゲートトランジスタを含むＮＡＮＤ構造のワード線に適用されるバイアス条件の１つの実施形態を示す。図示されるように、ワード線ＷＬ０に関連付けられた第１の階層内のメモリセルをプログラミング７８１するとき、ＶＰＧＭ（例えば、１５Ｖ）がＷＬ０に加えられる一方、階層選択ゲートトランジスタは、伝導状態（例えば、７ＶのＶＳＧ＿Ｍ）に設定され、かつパス電圧は非選択ワード線ＷＬ１からＷＬ９５まで加えられる。ワード線ＷＬ４８に関連付けられた第２の階層内のメモリセルをプログラミング７８２するとき、ＶＰＧＭがＷＬ４８に加えられる一方、階層選択ゲートトランジスタは、非伝導状態に設定され（例えば、階層選択ゲートトランジスタのゲートは０Ｖに駆動される）、かつパス電圧は第２の階層内の非選択ワード線ＷＬ４９からＷＬ９５まで加えられる。この場合、第１の階層内のトランジスタは、第２の階層内のトランジスタから電気的に切り離されてよく、第１の階層内のメモリセルトランジスタはフローティングされてよい。
図８は、１つまたは複数の階層選択ゲートトランジスタを含むＮＡＮＤ構造を使用してメモリ動作を行うためのプロセスの１つの実施形態を描写するフローチャートである。１つの実施形態では、図８のプロセスは、図１Ａに示されるメモリシステム１０１などのメモリシステムによって行われてよい。
ステップ８０２において、ＮＡＮＤストリングの第１の部分とＮＡＮＤストリングの第２の部分との間に配置される分離トランジスタ（または他のタイプの分離デバイス）は、伝導状態に設定される。ＮＡＮＤストリングの第１の部分はビット線に接続されてよい。ＮＡＮＤストリングの第２の部分はソース線に接続されてよい。分離トランジスタはＮＡＮＤストリングの第２の部分の第２のトランジスタの第２のチャネル長と異なる第１のチャネル長を含んでよい。１つの例では、第１のチャネル長は第２のチャネル長より長くてよい。分離トランジスタはＮＡＮＤストリングの第２の部分の第２のトランジスタの第２のゲート長と異なる第１のゲート長を含んでよい。１つの例では、第１のゲート長は第２のゲート長より長くてよい。ステップ８０４では、第１のメモリ動作がＮＡＮＤストリングを使用して行われる間、分離トランジスタは伝導状態に設定される。ステップ８０６では、分離トランジスタは非伝導状態に設定される。ステップ８０８では、第２のメモリ動作がＮＡＮＤストリングを使用して行われる間、分離トランジスタは非伝導状態に設定される。第１のメモリ動作は読み取り動作を含んでよく、第２のメモリ動作は、消去動作またはプログラミング動作を含んでよい。
開示される技術の１つの実施形態は、ビット線に接続されるＮＡＮＤストリングの第１の部分、ソース線に接続されるＮＡＮＤストリングの第２の部分、および、メモリ動作中にＮＡＮＤストリングの第１の部分をＮＡＮＤストリングの第２の部分から電気的に切り離すように構成される分離トランジスタを含む。分離トランジスタは第１のチャネル長を含み、ＮＡＮＤストリングの第１の部分は、第１のチャネル長と異なる第２のチャネル長を有する第２のトランジスタを含む。
開示される技術の１つの実施形態は、ＮＡＮＤストリングに関連付けられたメモリセルトランジスタの第１のセット、ＮＡＮＤストリングに関連付けられたメモリセルトランジスタの第２のセット、および、メモリセルトランジスタの第１のセットとメモリセルトランジスタの第２のセットとの間に配置される分離デバイス（例えば、ＮＭＯＳトランジスタ）を含む。分離デバイスは、メモリ動作中、メモリセルトランジスタの第１のセットをメモリセルトランジスタの第２のセットから電気的に分離するように構成される。１つの実施形態では、分離デバイスは第１のチャネル長を有する第１のトランジスタを含み、メモリセルトランジスタの第１のセットは第１のチャネル長より短い第２のチャネル長を有する第２のトランジスタを含む。
開示される技術の１つの実施形態は、ＮＡＮＤストリングのメモリセルトランジスタの第１のセットと、ＮＡＮＤストリングのメモリセルトランジスタの第２のセットとの間に配置される階層選択ゲートトランジスタを、メモリ動作中非伝導状態に設定することと、メモリ動作中、選択ワード線電圧をメモリセルトランジスタの第２のセットの第２のメモリセルトランジスタに加えることとを含む。階層選択ゲートトランジスタはプログラム不可能トランジスタを含む。階層選択ゲートトランジスタは第１のチャネル長を含み、メモリセルトランジスタの第１のセットは、第１のチャネル長より短い第２のチャネル長の第２のトランジスタを含む。
本書の目的で、第１の層と第２の層との間にある介在層がゼロ、１つ、またはそれ以上である場合、第１の層は第２の層の真上にまたはこれより上にあってよい。
本書の目的で、図に示されるさまざまな特徴の寸法は必ずしも正確な縮尺率ではない場合があることは留意されるべきである。
本書の目的で、本明細書において、「一実施形態」、「１つの実施形態」、「いくつかの実施形態」、または「別の実施形態」に言及することは、異なる実施形態を説明するために使用されてよく、必ずしも同じ実施形態に言及しているわけではない。
本書の目的で、接続は、直接接続、または（例えば、別の一部を介した）間接接続であってよい。場合によっては、ある素子が別の素子に接続または結合されると称される時、当該素子は、他の素子に直接接続される、または介在する素子を介して他の素子に間接的に接続される場合がある。ある素子が別の素子に直接接続されると称される時、当該素子と他の素子との間に介在する素子はない。
本書の目的で、「〜に基づいて」という用語は、「〜に少なくとも部分的に基づいて」と読み取られる場合がある。
本書の目的で、追加の文脈なく、「第１の」物体、「第２の」物体、および「第３の」物体などの数に関する用語は、物体の順序付けを暗示しない場合があり、その代わりに、種々の物体を特定するための識別の目的で使用される場合がある。
本書の目的で、物体の「セット」という用語は、物体の１つまたは複数の「セット」に言及する場合がある。
構造的特徴および／または方法論的作用に特有の言語で主題が説明されているが、添付の特許請求の範囲に定められる主題が上述される特有の特徴または作用に必ずしも限定されるわけではないことは理解されたい。もっと正確に言えば、上述される特有の特徴および作用は特許請求の範囲を実現する例示の形態として開示されている。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
ビット線に接続されるＮＡＮＤストリングの第１の部分７０２と、
ソース線に接続される前記ＮＡＮＤストリングの第２の部分７０４と、
メモリ動作中、前記ＮＡＮＤストリングの前記第１の部分を前記ＮＡＮＤストリングの前記第２の部分から電気的に切り離すように構成される分離トランジスタ７０３であって、前記分離トランジスタは第１のチャネル長を含み、前記ＮＡＮＤストリングの前記第１の部分は前記第１のチャネル長と異なる第２のチャネル長を有する第２のトランジスタを含む、分離トランジスタと、を備える、装置。
（項目２）
前記ＮＡＮＤストリングの前記第２の部分のメモリセルトランジスタ内に格納されたプログラミングされたデータ状態を検出し、かつ、前記分離トランジスタに、前記プログラミングされたデータ状態に基づいて、前記メモリ動作中、前記ＮＡＮＤストリングの前記第１の部分を前記ＮＡＮＤストリングの前記第２の部分から電気的に切り離させるように構成される制御回路をさらに含み、前記第２のチャネル長は前記第１のチャネル長より短い、項目１に記載の装置。
（項目３）
前記ＮＡＮＤストリングの前記第２の部分のメモリセルトランジスタ内に格納されたプログラミングされたデータ状態が特定の閾値電圧より大きいことを検出し、かつ、前記プログラミングされたデータ状態が前記特定の閾値電圧より大きいことを検出するのに応答して、前記メモリ動作中、前記分離トランジスタに、前記ＮＡＮＤストリングの前記第１の部分を前記ＮＡＮＤストリングの前記第２の部分から電気的に切り離させるように構成される制御回路をさらに含む、項目１に記載の装置。
（項目４）
前記第２のトランジスタはプログラム可能トランジスタを含み、前記分離トランジスタはプログラム不可能トランジスタを含む、項目１に記載の装置。
（項目５）
前記ＮＡＮＤストリングの前記第１の部分は第１のストリング長を有し、前記ＮＡＮＤストリングの前記第２の部分は前記第１のストリング長と異なる第２のストリング長を有する、項目１に記載の装置。
（項目６）
前記第１のストリング長は前記第２のストリング長より短い、項目５に記載の装置。
（項目７）
前記メモリ動作は消去動作を含む、項目１に記載の装置。
（項目８）
ゲート誘起ドレインリーク電流は、前記消去動作中、前記ＮＡＮＤストリングの前記第１の部分のチャネル内で生じる、項目７に記載の装置
（項目９）
前記メモリ動作はプログラミング動作を含む、項目１に記載の装置。
（項目１０）
前記ＮＡＮＤストリングの前記第１の部分は前記ＮＡＮＤストリングの前記第２の部分より上に配置される、項目１に記載の装置。
（項目１１）
前記ＮＡＮＤストリングの前記第２の部分は前記メモリ動作中フローティングされる、項目１に記載の装置。
（項目１２）
前記ＮＡＮＤストリングの第３の部分と、前記メモリ動作中、前記ＮＡＮＤストリングの前記第３の部分を前記ＮＡＮＤストリングの前記第１の部分に電気的に接続するように構成される第２の分離トランジスタと、をさらに含む、項目１に記載の装置。
（項目１３）
前記ＮＡＮＤストリングの前記第２の部分は、前記第１のチャネル長より短い第３のチャネル長を有する第３のトランジスタを含む、項目１に記載の装置。
（項目１４）
ＮＡＮＤストリングのメモリセルトランジスタの第１のセットと、前記ＮＡＮＤストリングのメモリセルトランジスタの第２のセットとの間に配置される階層選択ゲートトランジスタを、メモリ動作中非伝導状態に設定すること８０２と、
前記メモリ動作中、選択ワード線電圧を前記メモリセルトランジスタの第２のセットの第２のメモリセルトランジスタに加えること８０４と、を含む方法であって、前記階層選択ゲートトランジスタはプログラム不可能トランジスタを含み、前記階層選択ゲートトランジスタは第１のチャネル長を含み、前記メモリセルトランジスタの第１のセットは、前記第１のチャネル長より短い第２のチャネル長の第２のトランジスタを含む、方法。
（項目１５）
前記メモリ動作はプログラミング動作を含む、項目１４に記載の方法。

Claims (11)

  1. ビット線に接続されるＮＡＮＤストリングの第１の部分と、
    ソース線に接続される前記ＮＡＮＤストリングの第２の部分と、
    プログラミング動作中、前記ＮＡＮＤストリングの前記第１の部分を前記ＮＡＮＤストリングの前記第２の部分から電気的に切り離すように構成される分離トランジスタであって、前記分離トランジスタは第１のチャネル長を含み、前記ＮＡＮＤストリングの前記第１の部分は前記第１のチャネル長と異なる第２のチャネル長を有する第２のトランジスタを含む、分離トランジスタと、
    前記ＮＡＮＤストリングの前記第２の部分のメモリセルトランジスタ内に格納された最も高いプログラミングされたデータ状態が特定の閾値電圧より大きいことを検出し、前記ＮＡＮＤストリングの前記第２の部分の前記メモリセルトランジスタ内に格納された前記最も高いプログラミングされたデータ状態が前記特定の閾値電圧より大きいことを検出するのに応答して、前記プログラミング動作中、前記分離トランジスタに、前記ＮＡＮＤストリングの前記第１の部分を前記ＮＡＮＤストリングの前記第２の部分から電気的に切り離させ、かつ、前記ＮＡＮＤストリングの前記第１の部分の前記プログラミング動作を行うように構成される制御回路と、を備える、装置。
  2. 前記第２のチャネル長は前記第１のチャネル長より短い、請求項１に記載の装置。
  3. 前記第２のトランジスタはプログラム可能トランジスタを含み、前記分離トランジスタはプログラム不可能トランジスタを含む、請求項１に記載の装置。
  4. 前記ＮＡＮＤストリングの前記第１の部分は第１のストリング長を有し、前記ＮＡＮＤストリングの前記第２の部分は前記第１のストリング長と異なる第２のストリング長を有する、請求項１に記載の装置。
  5. 前記第１のストリング長は前記第２のストリング長より短い、請求項４に記載の装置。
  6. 前記ＮＡＮＤストリングの前記第１の部分は前記ＮＡＮＤストリングの前記第２の部分より上に配置される、請求項１に記載の装置。
  7. 前記ＮＡＮＤストリングの前記第２の部分は、前記第１のチャネル長より短い第３のチャネル長を有する第３のトランジスタを含む、請求項１に記載の装置。
  8. ＮＡＮＤストリングに関連付けられたメモリセルトランジスタの第１のセットと、
    前記ＮＡＮＤストリングに関連付けられたメモリセルトランジスタの第２のセットと、
    前記メモリセルトランジスタの前記第１のセットと前記メモリセルトランジスタの前記第２のセットとの間に配置される分離デバイスであって、前記分離デバイスは、プログラミング動作中、前記メモリセルトランジスタの前記第１のセットを前記メモリセルトランジスタの前記第２のセットから電気的に分離するように構成され、前記分離デバイスは、第１のチャネル長を有する第１のトランジスタを含み、前記メモリセルトランジスタの前記第１のセットは、前記第１のチャネル長より短い第２のチャネル長を有する第２のトランジスタを含む、分離デバイスと、
    前記メモリセルトランジスタの前記第２のセットの前記メモリセルトランジスタ内に格納された最も高いプログラミングされたデータ状態が特定の閾値電圧より小さいことを検出し、前記ＮＡＮＤストリングの前記第２のセットの前記メモリセルトランジスタ内に格納された前記最も高いプログラミングされたデータ状態が前記特定の閾値電圧より小さいことを検出するのに応答して、前記プログラミング動作中、前記分離デバイスに、前記メモリセルトランジスタの前記第１のセットを前記メモリセルトランジスタの前記第２のセットから電気的に分離させ、かつ、前記ＮＡＮＤストリングの前記第１のセットの前記プログラミング動作を行うように構成される制御回路と、を備える、装置。
  9. 前記分離デバイスは、ＮＭＯＳトランジスタを含む、請求項８に記載の装置。
  10. 前記メモリセルトランジスタの前記第１のセットは第１の数のトランジスタを含み、前記メモリセルトランジスタの前記第２のセットは前記第１の数のトランジスタより多い第２の数のトランジスタを含む、請求項８に記載の装置。
  11. ＮＡＮＤストリングのメモリセルトランジスタの第１のセットと、前記ＮＡＮＤストリングのメモリセルトランジスタの第２のセットとの間に配置される階層選択ゲートトランジスタを、第１のプログラミング動作中に伝導状態に設定し、メモリセルトランジスタの前記第２のセットに前記第１のプログラミング動作を行うことと、
    前記ＮＡＮＤストリングの前記メモリセルトランジスタの前記第２のセットの前記メモリセルトランジスタ内に格納された最も高いプログラミングされたデータ状態が特定の閾値電圧より大きいことを検出し、かつ、前記ＮＡＮＤストリングの前記メモリセルトランジスタの前記第２のセットの前記メモリセルトランジスタ内に格納された前記最も高いプログラミングされたデータ状態が前記特定の閾値電圧より大きいことを検出するのに応答して、メモリセルトランジスタの前記第１のセットの第２のプログラミング動作中、前記階層選択ゲートトランジスタを非伝導状態に設定することと、
    前記第２のプログラミング動作中、選択ワード線電圧を前記メモリセルトランジスタの第１のセットの第２のメモリセルトランジスタに加えることであって、前記階層選択ゲートトランジスタはプログラム不可能トランジスタを含み、前記階層選択ゲートトランジスタは第１のチャネル長を含み、前記第２のメモリセルトランジスタは、前記第１のチャネル長より短い第２のチャネル長を含む、ことと、
    を含む方法。
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