CN112365913B - 3d nand闪存编程方法 - Google Patents

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Abstract

本发明提供一种3D NAND闪存编程方法，包括：S1)提供3D NAND闪存阵列，清除残余电荷；S2)选通上部子存储模块所在位线；S3)于待编程的存储单元的漏极上施加漏极电压，并将源极浮空；S4)于待编程的存储单元的栅极上施加编程电压，完成编程；S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。本发明的3D NAND闪存编程方法基于三次电子碰撞原理完成编程，编程时的栅极电压远小于现有的隧穿(F‑N)编程方式的栅极电压，且编程时间短，可有效降低功耗并避免相邻存储单元之间的干扰，提高编程效率。

Description

3D NAND闪存编程方法
技术领域
本发明涉及集成电路设计领域，特别是涉及一种3D NAND闪存编程方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR闪存和3D NAND闪存。
在3D NAND型结构闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有读取速度较低，但是写入速度和擦除速度较快，从而使3D NAND型闪存适合用于存储数据，其优点在于体积小、容量大。与平面的2D NAND比3D NAND在同等面积下存储容量大，单位存储单元成本更低，在当前消费电子产品需求低功耗，大容量的背景下具有更为广泛的市场应用前景。
如图1所示，在实际电路电压操作过程中，待编程的存储单元(addressed cell)的字线(Word Line)上加了高电压Vpgm(比如18V)，与此同时，同一条字线上其余单元也加了高电压Vpgm，但是为了该字线上其余单元不被编程，就需要在对应位线上加电压Vpi(比如8V)，这样可以减少隧道氧化层(Tunnel Oxide)上的电势差，从而避免未选中的其它单元进行编程----这种就称为SBPI(Self-Boosted Program Inhibit)。这个电压Vpi就是加在被禁止编程的NAND串的位线(Bit Line)上的。
采用传统的SBPI方法的话有如下缺点：
1)电荷泵(Charge Pump)需要给位线和字线加高电压，而位线本身有高电容，因此功耗很大；同时电荷泵所占芯片面积也较大。
2)待编程的位线设置为0V与相邻的禁止编程的位线8V之间有大电压差，距离太近会被击穿，这个问题也限制了存储阵列(Memory Array)的小型化。
因此，如何减小操作电压，进而于减小闪存功耗及对相邻存储单元的干扰，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存编程方法，用于解决现有技术中编程电压高、闪存功耗大、相邻存储单元之间存在干扰等问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存编程方法，所述3DNAND闪存编程方法至少包括：
S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷；
S2)选通上部子存储模块所在位线，以对所述上部子存储模块中的待编程的存储单元进行编程；
S3)于所述待编程的存储单元的漏极上施加漏极电压，同时将所述待编程的存储单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述第一次电子加速度运动撞击衬底产生二次电子；
S4)于所述待编程的存储单元的栅极上施加编程电压，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元的浮栅中，完成编程；
S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。
可选地，所述3D NAND闪存阵列包括多个存储模块，各存储模块包括上部子存储模块及下部子存储模块，所述上部子存储模块及所述下部子存储模块均包括n行b列存储单元；同一行中各存储单元的栅极连接同一字线；同一列中各存储单元依次串联，各列的一端分别经由一位线选通管连接对应本地位线，另一端连接源线，位于同一行的位线选通管连接同一位线选通信号；所述上部子存储模块及所述下部子存储模块中位于同一列的本地位线连接同一全局位线；其中，n、b为大于0的自然数。
更可选地，步骤S1)中选通所述上部子存储模块的位线选通管及所述下部子存储模块的位线选通管，将所述上部子存储模块及所述下部子存储模块的源线接地，各字线接地，以清除所述3D NAND闪存阵列中的残余电荷。
更可选地，步骤S3)中施加漏极电压的方法包括：将所述漏极电压施加于所述待编程的存储单元所在全局位线，选通所述上部子存储模块的位线选通管及位于所述待编程的存储单元与所述上部子存储模块的位线选通管之间的存储单元，使得所述漏极电压传递至所述待编程的存储单元的漏极，将所述待编程的存储单元所在源线浮空。
更可选地，步骤S3)还包括关断所述下部子存储模块的位线选通管，将所述下部子存储模块的源线接地。
更可选地，步骤S5)中上部子存储模块保持编程状态的方法包括：将所述上部子存储模块的位线选通管及各存储单元关断，源线接地。
可选地，步骤S4)中将所述编程电压保持预设时间后完成编程。
更可选地，所述预设时间不大于100μs。
可选地，所述待编程的存储单元的漏极及衬底的电压差介于4V至8V之间。
可选地，所述编程电压不大于10V。
更可选地，步骤S3)可替换为：先将所述待编程的存储单元的源极浮空，再于所述待编程的存储单元的漏极上施加漏极电压。
更可选地，将所述上部子存储模块及所述下部子存储模块的编程顺序互换。
如上所述，本发明的3D NAND闪存编程方法，具有以下有益效果：
本发明的3D NAND闪存编程方法将上下部子存储模块分开编程，通过位线选通管选中需要编程的子存储模块，清除残余电荷后施加漏极电压并对源极做浮空处理，然后施加编程电压，以此基于三次电子碰撞原理完成编程，编程时的栅极电压远小于现有的隧穿(F-N)编程方式的栅极电压，且编程时间短，可有效降低功耗并避免相邻存储单元之间的干扰，提高编程效率。
附图说明
图1显示为现有技术的3D NAND闪存编程方法的原理示意图。
图2显示为本发明的3D NAND闪存编程方法的流程示意图。
图3显示为本发明的3D NAND闪存阵列的结构示意图。
图4显示为本发明的3D NAND闪存编程方法清除残余电荷的原理示意图。
图5显示为本发明的3D NAND闪存编程方法对上部子存储模块施加漏极电压并进行源极浮空的原理示意图。
图6显示为本发明的3D NAND闪存编程方法对上部子存储模块施加编程电压的原理示意图。
图7显示为本发明的3D NAND闪存编程方法对下部子存储模块施加漏极电压并进行源极浮空的原理示意图。
元件标号说明
1 存储模块
11 上部子存储模块
111 待编程的存储单元
12 下部子存储模块
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了对3D NAND闪存的特定串实施编程，控制上部选通管和下部选通管对于3DNAND闪存的常规体系结构是必要的，该常规体系结构将多个上层器件定义为若干上部选通管，使得可以将上部选通管的栅极阈值电压分别修整到适当范围，或者可以将上部选通管的栅极阈值电压作为整体修整到适当范围。对于3D NAND闪存的选择串，在选择串的上部选通管栅极上施加电压以导通上部选择栅极，这样，当选择串的上部选通管被完全导通时，选择串的编程效率增大。另外，将0v施加在未选择串的上部选通管栅极上，以关断未选择串的上部选通管；当未选择串的上部选通管被完全关断时，可以避免由未选择串的泄漏电流引起的编程干扰。
如图2所示，本发明提供一种3D NAND闪存编程方法，所述3D NAND闪存编程方法包括：
S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷。
具体地，如图3所示，提供一3D NAND闪存阵列，所述3D NAND闪存阵列包括多个存储模块1，各存储模块1包括上部子存储模块11及下部子存储模块12，所述上部子存储模块11及所述下部子存储模块12均包括n行b列存储单元；同一行中各存储单元的栅极连接同一字线；同一列中各存储单元依次串联，相邻两个存储单元的漏极和源极相连，各列的一端分别经由一位线选通管连接对应本地位线(Local Bitline)，另一端连接源线(SourceLine)，位于同一行的位线选通管连接同一位线选通信号；所述上部子存储模块11及所述下部子存储模块12中位于同一列的本地位线连接同一全局位线(Global Bitline)；其中，n、b为大于0的自然数。在本实施例中，各列全局位线从左到右依次定义为GBL1…GBLa…GBLb；所述上部子存储模块11中各列本地位线从左到右依次定义为LBL1-up…LBLa-up…LBLb-up，所述下部子存储模块12中各列本地位线从左到右依次定义为LBL1-down…LBLa-down…LBLb-down；所述上部子存储模块11中各位线选通管连接第一位线选通信号SG1，所述下部子存储模块12中各位线选通管连接第二位线选通信号SG2；所述上部子存储模块11中各行字线从上至下依次定义为CG1…CGn，所述下部子存储模块12中各行字线从上至下依次定义为CGn+1…CG2n；所述上部子存储模块11中各列存储单元连接第一源线SL1，所述下部子存储模块12中各列存储单元连接第二源线SL2。
具体地，如图4所示，将所述上部子存储模块11中的第一位线选通信号SG1及所述下部子存储模块12中的第二位线选通信号SG2连接选通电压Vtsg以选通所述上部子存储模块11的位线选通管及所述下部子存储模块12的位线选通管；将所述上部子存储模块11中的第一源线SL1及所述下部子存储模块12中的第二源线SL2接地GND；将所述上部子存储模块11及所述下部子存储模块12中各字线接地GND；以清除所述存储模块1中的残余电荷。对各存储模块1执行上述操作以清除3D NAND闪存阵列中的残余电荷。
S2)选通上部子存储模块11所在位线，以对所述上部子存储模块11中的待编程的存储单元进行编程。
S3)于所述待编程的存储单元的漏极上施加漏极电压Vbl，同时将所述待编程的存储单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述第一次电子加速度运动撞击衬底产生二次电子。
具体地，如图5所示，在本实施例中，以第n行第1列的存储单元作为待编程的存储单元111，在所述上部子存储模块11的第1条全局位线GBL1上施加漏极电压Vbl；将所述第一位线选通信号SG1连接至选通电压Vtsg，以使得所述上部子存储模块11中第1条本地位线LBL1-up被选通(所述待编程的存储单元11所在列的位线选通管导通)；在所述上部子存储模块11中第1行字线CG1至第n-1行字线CGn-1上施加第一高电压Vwl，以选通位于所述待编程的存储单元111与所述上部子存储模块11的位线选通管之间的存储单元；将第1条全局位线GBL1(即第1条本地位线LBL1-up)上的所述漏极电压Vbl传递到所述待编程的存储单元111的漏极；将所述第一源线SL1浮空，在本实施中，浮空是指所述第一源线SL1不连接任何信号。其中，作为示例，所述选通电压Vtsg与所述第一高电压Vwl的值相等，在实际使用中可基于需要设置所述选通电压Vtsg与所述第一高电压Vwl的值，能导通对应器件即可，不以本实施例为限。所述待编程的存储单元111中产生横向电场，产生电子空穴对，并形成一次电子向漏极移动；一次电子碰撞漏区的侧壁使空穴向下做加速度运动并撞击所述待编程的存储单元111的衬底，产生二次电子。作为示例，所述待编程的存储单元的漏极及衬底的电压差介于4V至8V之间(在本实施例中，所述衬底接地，所述漏极电压Vbl介于4V至8V之间)，优选为4V、4.3V、4.5V、5V、6V、7V，能产生上述二次电子即可，不一本实施例为限。
具体地，如图5所示，将所述第二位线选通信号SG2接地GND，将所述第二源线SL2接地GND，以使得所述下部子存储模块12不被选中。
需要说明的是，在本实施例中，施加漏极电压及进行源极浮空的步骤同时进行；作为本发明的另一种实现方式，先进行源极浮空再施加漏极电压，在此不一一赘述。
S4)于所述待编程的存储单元111的栅极上施加编程电压Vpgm，所述待编程的存储单元11的漏极和源极保持步骤S3)的状态(即所述待编程的存储单元111的漏极连接所述漏极电压Vbl，所述待编程的存储单元111的源极浮空)，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元111的浮栅中，完成编程。
,具体地，如图6所示，将所述待编程的存储单元111栅极的电压从零增大至所述编程电压Vpgm；在本实施例中，所述待编程的存储单元111栅极从零增大至所述编程电压Vpgm的时长设置为0～10μs，作为示例，设置为1μs、2μs，在实际使用中可根据需要设定时长。
具体地，在本实施例中，所述编程电压Vpgm不大于10V，作为示例，设置为5V、7V、8V、9V，能形成电场将二次电子在垂直方向电场作用下形成三次电子并注入浮栅即可，在此不一一列举。
具体地，在本实施例中，将所述编程电压Vpgm保持预设时间后完成编程。所述预设时间不大于100μs，作为示例，设置为5μs、10μs，基于不同工艺的器件所述预设时间的具体时长可适应性调整，在此不一一列举。
S5)完成上部子存储模块的编程后，上部子存储模块保持编程状态，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。
具体地，如图7所示，将所述第一位线选通信号SG1接地GND，将所述上部子存储模块11中各字线接地GND，以关断所述上部子存储模块11的位线选通管及存储单元；同时将所述第一源线SL1接地GND；使得所述上部子存储模块11保持编程状态。
具体地，执行步骤S3)在所述下部子存储模块12中待编程单元的源极浮空、漏极连接漏极电压，如图7所示。执行步骤S4)在所述下部子存储模块12中待编程单元的源极施加编程电压。具体步骤参见上文，在此不一赘述。
需要说明的是，本实施例以先对上部子存储模块进行编程后对下部子存储模块进行编程为例；在实际使用中，可先对下部子存储模块进行编程后对上部子存储模块进行编程，在此不一一赘述。
本发明的3D NAND闪存编程方法的编程原理如下：
初始化后，选中上部子存储模块，将所述待编程的存储单元111的源极浮空，漏极施加漏极电压Vbl，此时，所述待编程的存储单元111中产生横向电场，产生电子空穴对，并形成一次电子向漏极移动；一次电子碰撞漏区的侧壁使空穴向下做加速度运动并撞击所述待编程的存储单元111的衬底，产生二次电子；而后在所述待编程的存储单元111的栅极上施加编程电压Vpgm，使二次电子在纵向电场作用下形成三次电子注入所述待编程的存储单元111的浮栅中，完成编程操作；将上部子存储模块保持编程状态，再对下部子存储模块采用同样的方法进行编程。
本发明基于三次电子碰撞原理，同时形成横向和纵向的电场，将编程时间从毫秒级降到微秒级，编程方法效率高，功耗低，可将编程单元栅极电压从,18V左右降低到10V以下，漏极电压介于0V～8V之间，有效改善现有的NAND FLASH存储阵列编程时遇到的高压和时间过长的问题，进而减小电荷泵体积，减小相邻存储单元之间的影响，。
综上所述，本发明提供一种3D NAND闪存编程方法，包括：S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷；S2)选通上部子存储模块所在位线，以对所述上部子存储模块中的待编程的存储单元进行编程；S3)于所述待编程的存储单元的漏极上施加漏极电压，同时将所述待编程的存储单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述第一次电子加速度运动撞击衬底产生二次电子；S4)于所述待编程的存储单元的栅极上施加编程电压，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元的浮栅中，完成编程；S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。本发明的3D NAND闪存编程方法基于三次电子碰撞原理完成编程，编程时的栅极电压远小于现有的隧穿(F-N)编程方式的栅极电压，且编程时间短，可有效降低功耗并避免相邻存储单元之间的干扰，提高编程效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种3D NAND闪存编程方法，其特征在于，所述3D NAND闪存编程方法至少包括：
S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷；
S2)选通上部子存储模块所在位线，以对所述上部子存储模块中的待编程的存储单元进行编程；
S3)于所述待编程的存储单元的漏极上施加漏极电压，同时将所述待编程的存储单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述一次电子碰撞漏区的侧壁使空穴向下做加速度运动撞击衬底产生二次电子；
S4)于所述待编程的存储单元的栅极上施加编程电压，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元的浮栅中，完成编程；
S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。
2.根据权利要求1所述的3D NAND闪存编程方法，其特征在于：所述3D NAND闪存阵列包括多个存储模块，各存储模块包括上部子存储模块及下部子存储模块，所述上部子存储模块及所述下部子存储模块均包括n行b列存储单元；同一行中各存储单元的栅极连接同一字线；同一列中各存储单元依次串联，各列的一端分别经由一位线选通管连接对应本地位线，另一端连接源线，位于同一行的位线选通管连接同一位线选通信号；所述上部子存储模块及所述下部子存储模块中位于同一列的本地位线连接同一全局位线；其中，n、b为大于0的自然数。
3.根据权利要求2所述的3D NAND闪存编程方法，其特征在于：步骤S1)中选通所述上部子存储模块的位线选通管及所述下部子存储模块的位线选通管，将所述上部子存储模块及所述下部子存储模块的源线接地，各字线接地，以清除所述3D NAND闪存阵列中的残余电荷。
4.根据权利要求2所述的3D NAND闪存编程方法，其特征在于：步骤S3)中施加漏极电压的方法包括：将所述漏极电压施加于所述待编程的存储单元所在全局位线，选通所述上部子存储模块的位线选通管及位于所述待编程的存储单元与所述上部子存储模块的位线选通管之间的存储单元，使得所述漏极电压传递至所述待编程的存储单元的漏极，将所述待编程的存储单元所在源线浮空。
5.根据权利要求4所述的3D NAND闪存编程方法，其特征在于：步骤S3)还包括关断所述下部子存储模块的位线选通管，将所述下部子存储模块的源线接地。
6.根据权利要求2所述的3D NAND闪存编程方法，其特征在于：步骤S5)中上部子存储模块保持编程状态的方法包括：将所述上部子存储模块的位线选通管及各存储单元关断，源线接地。
7.根据权利要求1所述的3D NAND闪存编程方法，其特征在于：步骤S4)中将所述编程电压保持预设时间后完成编程。
8.根据权利要求7所述的3D NAND闪存编程方法，其特征在于：所述预设时间不大于100μs。
9.根据权利要求1所述的3D NAND闪存编程方法，其特征在于：所述待编程的存储单元的漏极及衬底的电压差介于4V至8V之间。
10.根据权利要求1所述的3D NAND闪存编程方法，其特征在于：所述编程电压不大于10V。
11.根据权利要求1～10任意一项所述的3D NAND闪存编程方法，其特征在于：步骤S3)可替换为：先将所述待编程的存储单元的源极浮空，再于所述待编程的存储单元的漏极上施加漏极电压。
12.根据权利要求1～10任意一项所述的3D NAND闪存编程方法，其特征在于：将所述上部子存储模块及所述下部子存储模块的编程顺序互换。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240290395A1 (en) * 2023-02-24 2024-08-29 Sandisk Technologies Llc Open block read icc reduction

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101986389A (zh) * 2010-10-12 2011-03-16 上海宏力半导体制造有限公司 闪存单元、闪存装置及其编程方法
CN103700399A (zh) * 2014-01-07 2014-04-02 上海华虹宏力半导体制造有限公司 闪存及对应的编程方法、读取方法和擦除方法
CN104240759A (zh) * 2013-06-18 2014-12-24 闪矽公司 N通道半导体非易失性存储器的超低功率程序化方法
CN111133580A (zh) * 2017-10-11 2020-05-08 汉阳大学校产学协力团 具有中间配线层的三维闪存器件及其制造方法
CN111312717A (zh) * 2018-12-12 2020-06-19 三星电子株式会社 三维半导体存储器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687117A (en) * 1996-02-23 1997-11-11 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
JPH11317085A (ja) * 1998-05-08 1999-11-16 Sony Corp プログラム・ベリファイ回路及びプログラム・ベリファイ方法
CN1226782C (zh) * 2002-01-14 2005-11-09 联华电子股份有限公司 非易失性存储器元件的操作方法
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
TWI230940B (en) * 2003-04-11 2005-04-11 Steve S Chung A low voltage, low power, and high speed programming scheme for flash memory
US6977842B2 (en) * 2003-09-16 2005-12-20 Micron Technology, Inc. Boosted substrate/tub programming for flash memories
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process
JP4891580B2 (ja) * 2005-08-31 2012-03-07 株式会社東芝 不揮発性半導体記憶装置
US8208300B2 (en) * 2008-01-08 2012-06-26 Spansion Israel Ltd Non-volatile memory cell with injector
JP2012168999A (ja) * 2011-02-10 2012-09-06 Toshiba Corp 不揮発性半導体記憶装置の動作方法
KR20130091909A (ko) * 2012-02-09 2013-08-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법과 이를 이용하는 데이터 처리 시스템
US9099202B2 (en) 2012-11-06 2015-08-04 Sandisk Technologies Inc. 3D stacked non-volatile storage programming to conductive state
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
WO2014210424A2 (en) * 2013-06-27 2014-12-31 Aplus Flash Technology, Inc. Novel nand array architecture for multiple simultaneous program and read
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
CN105931667A (zh) * 2016-05-11 2016-09-07 上海华虹宏力半导体制造有限公司 一种闪存的编程方法
US9875774B1 (en) * 2016-11-29 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of operating same
JP6882054B2 (ja) * 2017-05-01 2021-06-02 ローム株式会社 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101986389A (zh) * 2010-10-12 2011-03-16 上海宏力半导体制造有限公司 闪存单元、闪存装置及其编程方法
CN104240759A (zh) * 2013-06-18 2014-12-24 闪矽公司 N通道半导体非易失性存储器的超低功率程序化方法
CN103700399A (zh) * 2014-01-07 2014-04-02 上海华虹宏力半导体制造有限公司 闪存及对应的编程方法、读取方法和擦除方法
CN111133580A (zh) * 2017-10-11 2020-05-08 汉阳大学校产学协力团 具有中间配线层的三维闪存器件及其制造方法
CN111312717A (zh) * 2018-12-12 2020-06-19 三星电子株式会社 三维半导体存储器件

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