KR102274846B1 - 3d nand 플래시 메모리 프로그래밍 방법 - Google Patents

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차이나 플래시 코.,엘티디.
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Abstract

본 발명은3D NAND 플래시 메모리 프로그래밍 방법을 제공하는 것으로, S1) 3D NAND 플래시 메모리 어레이가 제공되며 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하를 제거하는 단계;S2)상부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하는 단계;S3) 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 동시에 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시키는 단계;S4)상기 프로그래밍 될 메모리 셀의 게이트에 프로그래밍 전압을 인가하여 프로그래밍이 완료되는 단계; S5) 상부 서브 메모리 모듈의 프로그래밍이 완료된 후, 상부 서브 메모리 모듈이 프로그래밍 상태를 유지하는 정황에서 하부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하여 단계S3) 및 단계S4)를 반복적으로 수행함으로써 하부 서브 메모리 모듈의 프로그래밍이 실현되는 단계;를 포함한다.본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법은, 3차 전자 충돌 원리를 기초로 프로그래밍을 완료한다. 프로그래밍 중의 게이트 전압은 기존의 터널링(F-N) 프로그래밍 방식의 게이트 전압보다 훨씬 낮고 프로그래밍 시간도 짧기에 전력 소비를 효과적으로 줄이고 인접되는 메모리 셀 간의 간섭을 방지하여 프로그래밍 효율을 향상시킬 수 있다.

Description

3D NAND 플래시 메모리 프로그래밍 방법{Method for programming of 3D NAND flash memory}
본 발명은 직접 회로의 설계 분야에 관한 것으로, 특히 3D NAND 플래시 메모리 프로그래밍 방법에 관한 것이다.
반도체 생산 공정은 평면 플래시 메모리의 발전에 따라 엄청난 진전을 이루었다. 그러나 근래에 평면 플래시 메모리의 개발은 물리적 한계, 기존의 현상 기술의 한계 및 전자 밀도 한계와 같은 다양한 도전에 직면해 있다. 이러한 배경하에 평면 플래시 메모리가 직면한 어려움을 해결하고 단위 저장 셀의 낮은 생산 비용을 추구하기 위해 3D NOR 플래시 메모리 및 3D NAND 플래시 메모리와 같은 다양한 3 차원 (3D) 플래시 메모리 구조가 등장한다.
3D NAND 구조의 플래시 메모리에서 메모리 셀은 비트 라인과 접지 라인 사이에 직렬로 배열된다. 직렬 구조의 NAND 형 플래시 메모리는 읽기 속도가 낮지만 쓰기 와 소거 속도가 빠르기 때문에 3D NAND 형 플래시 메모리를 데이터 저장용에 적합하도록 하여 크기가 작고 대용량이라는 장점이 있다. 3D NAND는 평면형 2D NAND에 비해 동일한 면적의 저장 용량이 크고 단위 메모리 셀의 단가가 낮으므로 현재 가전 제품에서 저소비 전력, 대용량을 수요로 하는 배경하에서 보다 큰 시장 적용 전망이 있다.
도1에 도시된 바와 같이 실제적인 회로 전압 작동 과정에서 프로그래밍될 메모리 셀(addressed cell)의 워드 라인(Word Line)에 고전압(Vpgm)(예: 18V)이 인가되는 동시에 동일한 워드 라인에 있는 다른 셀에도 고전압(Vpgm)이 인가된다. 그러나 해당 워드 라인의 다른 셀이 프로그래밍되지 않도록 대응되는 비트 라인에 전압(Vpi)(예: 8V)을 인가해야 터널 산화물층(Tunnel Oxide)상의 전위차를 줄일 수 있음으로써 선택받지 못한 기타 셀의 프로그래밍을 방지할 수 있다. 이를 SBPI(Self-Boosted Program Inhibit)라고 한다. 이런 전압(Vpi)은 프로그래밍이 금지된 NAND 스트링의 비트 라인(Bit Line)에 인가된다.
기존의 SBPI방법을 적용할 경우 아래와 같은 단점이 있다.
1) 차지 펌프(Charge Pump)로 비트 라인과 워드 라인에 고전압을 인가해야 하나 비트 라인 자체에 높은 전기 용량을 가지고 있으므로 전력 소비가 크고 동시에 차지 펌프가 차지하는 면적 또한 크다.
2) 프로그래밍될 비트 라인을 0V로 설정하고 이와 인접되어 프로그래밍이 금지된 비트 라인은 8V로 이들 사이의 전압 차가 크고, 거리가 너무 가까우면 브레이크다운이 발생된다. 이러한 문제들은 메모리 어레이(Memory Array)의 소형화를 제한하게 된다.
따라서 어떻게 작동 전압을 낮춰서 플래시 메모리의 전력 소모를 줄이고 인접되는 메모리 셀에 대한 간섭을 줄이는 것은 본 기술분야의 당업자가 해결해야 할 문제중의 하나다.
한국공개특허 제10-2016-0007477호(2016.01.20.)
상기 기존 기술의 단점을 감안하여 본 발명의 목적은 기존의 기술에서 높은 프로그래밍 전압, 플래시 메모리의 높은 전력 소모, 인접되는 메모리 셀간의 간섭 문제를 해결하기 위한3D NAND 플래시 메모리 프로그래밍 방법을 제공하고자 한다.
상기 목적 및 관련된 다른 목적들을 달성하기 위하여 본 발명은 3D NAND 플래시 메모리 프로그래밍 방법이 제공된다. 상기 3D NAND 플래시 메모리 프로그래밍 방법은,
S1) 3D NAND 플래시 메모리 어레이가 제공되며 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하를 제거하는 단계;
S2) 상부 서브 메모리 모듈중, 프로그래밍 될 메모리 셀을 프로그래밍하기 위해 상기 상부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하는 단계;
S3) 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 동시에 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시켜 상기 프로그래밍 될 메모리 셀에 1차 전자가 형성되도록 하고, 상기 1차 전자는 가속도 운동하여 기판에 충돌되어 2차 전자를 발생하는 단계;
S4)상기 프로그래밍 될 메모리 셀의 게이트에 프로그래밍 전압을 인가하여 상기 2차 전자가 종방향 전계의 작용으로 3차 전자를 발생하도록 하여, 상기 3차 전자를 상기 프로그래밍 될 메모리 셀의 플로팅 게이트로 주입시킴으로써 프로그래밍이 완료되는 단계;
S5) 상부 서브 메모리 모듈의 프로그래밍이 완료된 후, 상부 서브 메모리 모듈이 프로그래밍 상태를 유지하는 정황에서 하부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하여 단계3) 및 단계S4)를 반복적으로 수행함으로써 하부 서브 메모리 모듈의 프로그래밍이 실현되는 단계를 포함한다.
선택적으로,상기 3D NAND 플래시 메모리 어레이는 복수의 메모리 모듈을 포함하되, 각 메모리 모듈은 상부 서브 메모리 모듈 및 하부 서브 메모리 모듈을 포함하고; 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈은 모두 n행 b열의 메모리 셀을 포함하며;동일한 행중, 각 메모리 셀의 게이트는 동일한 워드라인에 연결되고, 동일한 열중, 각 메모리 셀은 순차적으로 직렬 연결되며; 각 열의 일단은 각 비트 라인 스트로브 튜브를 통해 대응되는 로컬 비트 라인에 연결되고 다른 일단은 소스 라인에 연결되며;동일한 행에 위치된 비트 라인 스트로브 튜브에 동일한 비트 라인 스트로브 신호가 연결되고; 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈중,동일한 열에 위치된 로컬 비트 라인에 동일한 글로벌 비트 라인이 연결되며; 여기서 n, b는 0보다 큰 자연수이다.
보다 선택적으로,단계S1)에서, 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 상기 하부 서브 메모리 모듈의 비트 라인 스트로브 튜브를 스트로빙하여 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈의 소스 라인을 접지시키고 각 워드 라인을 접지시킴으로써 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하가 제거된다.
보다 선택적으로,단계S3)에서, 드레인 전압을 인가하는 방법은, 상기 드레인 전압을 상기 프로그래밍 될 메모리 셀이 위치된 글로벌 비트 라인에 인가하고 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 상기 프로그래밍 될 메모리 셀과 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 사이에 위치된 메모리 셀을 스트로빙하여 상기 드레인 전압을 상기 프로그래밍 될 메모리 셀의 드레인으로 전달시키고 상기 프로그래밍 될 메모리 셀이 위치된 소스 라인을 플로팅시키는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
보다 선택적으로,단계S3)는 상기 하부 서브 메모리 모듈의 비트 라인 스트로브 튜브를 차단시키고 상기 하부 서브 메모리 모듈의 소스 라인을 접지시키는 것을 더 포함한다.
보다 선택적으로,단계S5)에서 상부 서브 메모리 모듈의 프로그래밍 상태를 유지하는 방법은 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 각 메모리 셀을 차단시키고 소스 라인을 접지시키는 것을포함한다.
선택적으로,단계S4)에서, 상기 프로그래밍 전압을 일정의 시간동안 유지한 후 프로그래밍을 완료한다.
보다 선택적으로,상기 일정의 시간은 100μs이하이다.
선택적으로,상기 프로그래밍 될 메모리 셀의 드레인 및 기판의 전압차는 4V~8V이다.
선택적으로,상기 프로그래밍 전압은 10V이하이다.
보다 선택적으로,단계S3)은 우선 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시킨 후에 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 것으로 대체될 수 있다.
보다 선택적으로,상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈의 프로그래밍 순서는 서로 교환된다.
상술한 바와 같이, 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법은 아래와 같은 효과가 있다.
본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법은 상, 하부 서브 메모리 모듈을 따로 프로그래밍하되 비트 라인 스트로브 튜브를 통해 프로그래밍해야할 서브 메모리 모듈을 선택하고 잔류 전하를 제거한 후 드레인 전압을 인가하는 동시에 소스를 플로팅 처리시킨 후 프로그래밍 전압을 인가함으로써 3차 전자 충돌 원리를 기반으로 프로그래밍이 완료된다. 프로그래밍 중의 게이트 전압은 기존의 터널링(F-N) 프로그래밍 방식의 게이트 전압보다 훨씬 낮고 프로그래밍 시간도 짧기에 전력 소비를 효과적으로 줄이고 인접되는 메모리 셀 간의 간섭을 방지하여 프로그래밍 효율을 향상시킬 수 있다.
도 1은 기존 기술에 따른 3D NAND 플래시 메모리 프로그래밍 방법을 보여주는 원리 개략도이다.
도 2는 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법을 보여주는 순서 개략도이다.
도 3은 본 발명에 따른 3D NAND 플래시 메모리 어레이를 보여주는 구조 개략도이다.
도 4는 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법에 따른 잔류 전하를 제거하는 것을 보여주는 원리 개략도이다.
도 5는 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법에 따른 상부 서브 메모리 모듈에 드레인 전압을 인가하는 동시에 소스를 플로팅시키는 것을 보여주는 원리 개략도이다.
도 6은 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법에 따른 상부 서브 메모리 모듈에 프로그래밍 전압을 인가하는 것을 보여주는 원리 개략도이다.
도 7은 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법에 따른 하부 서브 메모리 모듈에 드레인 전압을 인가하는 동시에 소스를 플로팅시키는 것을 보여주는 원리 개략도이다.
이하 특정된 구체적인 실시예에 의하여 본 발명의 실시방식을 설명함으로써 본 기술분야의 당업자가 본 명세서에 제시된 내용에 의해 본 발명의 다른 장점과 효과를 쉽게 이해하도록 한다. 본 발명은 또 다른 구체적인 실시 방식을 통하여 실시 또는 응용될 수 있고, 본 명세서의 세부 사항은 본 발명의 사상을 벗어나지 않고 다른 관점 및 응용에 기초하여 수정 또는 변경될 수도 있다.
도 2 ~ 7을 참조해보면, 본 실시예에서 제공된 도면은 본 발명의 기본 개념을 개략적으로 나타낸 것 뿐이며, 도면마다, 실제 구현시의 구성 요소의 개수, 모양 및 크기에 따라 도시한 것이 아니라 본 발명과 관련된 구성 요소만이 도시된다. 실제 구현시 각 구성 요소의 유형, 수량 및 비율은 임의로 변경할 수 있으며, 구성 요소의 배치 형태는 더 복잡할 수 있다.
3D NAND 플래시 메모리의 특정된 스트링의 프로그래밍을 실시하기 위하여 3D NAND 플래시 메모리의 통상적인 구조에 있어서 상부 스트로브 튜브와 하부 스트로브 튜브를 제어하는 것은 필수적이다. 해당 통상적인 구조는 복수의 상층 소자를 복수의 상부 스트로브 튜브로 정의하고, 상부 스트로브 튜브의 게이트 임계 전압을 적절한 범위로 조정 또는 상부 스트로브 튜브의 게이트 임계 전압을 전체적으로 적절한 범위로 조정하도록 한다. 3D NAND 플래시 메모리의 선택받은 스트링에 대하여 선택받은 스트링의 상부 스트로브 튜브 게이트에 전압을 인가하여 상부 선택받은 게이트를 도통하도록 한다. 이와 같이 선택받은 스트링의 상부 스트로브 튜브가 완전히 도통될 경우 선택받은 스트링의 프로그래밍의 효율을 향상시킬 수 있다. 또한 0v를 선택받지 못한 스트링의 상부 스트로브 튜브 게이트에 인가할 경우 선택받지 못한 스트링의 상부 스트로브 튜브를 차단한다. 선택받지 못한 스트링의 상부 스트로브 튜브가 완전히 차단될 경우 선택받지 못한 스트링의 누전으로 인한 프로그래밍 방해를 방지할 수 있다.
도 2에 도시된 바와 같이 본 발명은 3D NAND 플래시 메모리 프로그래밍 방법이 제공된다. 상기 3D NAND 플래시 메모리 프로그래밍 방법은, 아래와 같은 단계들을 포함한다.
S1) 3D NAND 플래시 메모리 어레이가 제공되며상기 3D NAND 플래시 메모리 어레이중의잔류 전하를 제거하는 단계.
구체적으로, 도 3에 도시된 바와 같이 3D NAND 플래시 메모리 어레이가 제공된다. 상기 3D NAND 플래시 메모리 어레이는 복수의 메모리 모듈(1)이 포함된다. 각 메모리 모듈(1)은 상부 서브 메모리 모듈(11) 및 하부 서브 메모리 모듈(12)이 포함된다. 상기 상부 서브 메모리 모듈(11) 및 상기 하부 서브 메모리 모듈(12)은 모두 n행 b열의 메모리 셀을 포함한다. 동일한 행에서 각 메모리 셀의 게이트는 동일한 워드 라인에 연결된다. 동일한 열에서 각 메모리 셀은 순차적으로 직렬 연결된다. 인접되는 2개의 메모리 셀의 드레인과 소스가 연결된다. 각 열의 일단은 각각 비트 라인 스트로브 튜브를 통해 대응되는 로컬 비트 라인(Local Bitline)에 연결되고, 다른 일단은 소스 라인 (Source Line)에 연결된다. 동일한 행에 위치된 비트 라인 스트로브 튜브는 동일한 비트 라인 스트로브 신호가 연결된다. 상기 상부 서브 메모리 모듈(11) 및 상기 하부 서브 메모리 모듈(12)중 동일한 열에 위치된 로컬 비트 라인은 동일한 글로벌 비트 라인 (Global Bitline)이 연결된다. 여기서 n, b는 0보다 큰 자연수이다. 본 실시예에서 각열의 글로벌 비트 라인은 좌측으로부터 우측으로 순차적으로 GBL1…GBLa…GBLb으로 정의된다. 상기 상부 서브 메모리 모듈(11)중 각열의 로컬 비트 라인은 좌측으로부터 우측으로 순차적으로LBL1-up…LBLa-up…LBLb-up으로 정의된다. 상기 하부 서브 메모리 모듈(12)중, 각열의 로컬 비트 라인은 좌측으로부터 우측으로 순차적으로 LBL1-down…LBLa-down…LBLb-down으로 정의된다. 상기 상부 서브 메모리 모듈(11)중, 각 비트 라인 스트로브 튜브는 제1 비트 라인 스트로브 신호 (SG1)가 연결된다. 상기 하부 서브 메모리 모듈(12)중, 각 비트 라인 스트로브 튜브는 제2 비트 라인 스트로브 신호(SG2)가 연결된다. 상기 상부 서브 메모리 모듈(11)중, 각 행의 워드 라인은 위에서부터 아래로 순차적으로 CG1…CGn로 정의된다. 상기 하부 서브 메모리 모듈(12)중, 각행의 워드 라인은 위에서부터 아래로 순차적으로 CGn+1…CG2n로 정의된다. 상기 상부 서브 메모리 모듈(11)중, 각열의 메모리 셀은 제1 소스 라인(SL1)이 연결된다. 상기 하부 서브 메모리 모듈(12)중 각열의 메모리 셀은 제2 소스 라인(SL2)이 연결된다.
구체적으로, 도4에 도시된 바와 같이 상기 상부 서브 메모리 모듈(11)중의 제1 비트 라인 스트로브 신호(SG1) 및 상기 하부 서브 메모리 모듈(12)중의 제2 비트 라인 스트로브 신호(SG2)를 스트로브 전압(Vtsg)과 연결시켜 상기 상부 서브 메모리 모듈(11)의 비트 라인 스트로브 튜브 및 상기 하부 서브 메모리 모듈(12)의 비트 라인 스트로브 튜브를 스트로빙한다. 상기 상부 서브 메모리 모듈(11)중의 제1 소스 라인(SL1) 및 상기 하부 서브 메모리 모듈(12)중의 제2 소스 라인(SL2)을 접지(GND)시키고, 상기 상부 서브 메모리 모듈(11) 및 상기 하부 서브 메모리 모듈(12)중, 각 워드 라인을 접지(GND)시킴으로써 상기 메모리 모듈(1)중의 잔류 전하가 제거된다. 각 메모리 모듈(1)대하여 상기 동작을 수행함으로써 3D NAND 플래시 메모리 어레이중의 잔류 전하가 제거된다.
S2) 상부 서브 메모리 모듈중, 프로그래밍 될 메모리 셀을 프로그래밍하기 위해 상부 서브 메모리 모듈(11)이 위치된 비트 라인을 스트로빙하는 단계.
S3) 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압(Vbl)을 인가하는 동시에 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시켜 프로그래밍 될 메모리 셀에 1차 전자가 형성되도록 하고, 상기 1차 전자는 가속도 운동하여 기판에 충돌되어 2차 전자를 발생하는 단계.
구체적으로, 도5에 도시된 바와 같이 본 실시예에서 n행 제1열의 메모리 셀을 프로그래밍 될 메모리 셀(111)으로서, 상기 상부 서브 메모리 모듈(11)의 제1 글로벌 비트 라인(GBL1)에 드레인 전압(Vbl)을 인가한다. 상기 제1 비트 라인 스트로브 신호 (SG1)를 스트로브 전압(Vtsg)으로 연결시켜 상기 상부 서브 메모리 모듈(11)중의 제1 로컬 비트 라인(LBL1-up)이 스트로빙되도록 한다(상기 프로그래밍 될 메모리 셀(11)이 위치된 열의 비트 라인 스트로브 튜브가 도통된다). 상기 상부 서브 메모리 모듈(11)중, 제1 행 워드 라인(CG1) 내지 제 n-1행 워드 라인(CGn-1)에 제1 고전압(Vwl)을 인가하여 상기 프로그래밍 될 메모리 셀(111)과 상기 상부 서브 메모리 모듈(11)의 비트 라인 스트로브 튜브 사이에 위치된 메모리 셀을 스트로빙한다. 제1 글로벌 비트 라인(GBL1) 즉, 제1 로컬 비트 라인(LBL1-up)상의 상기 드레인 전압(Vbl)을 상기 프로그래밍 될 메모리 셀(111)의 드레인으로 전달하고 상기 제1 소스 라인(SL1)을 플로팅시킨다. 본 실시예에서 플로팅은 상기 제1 소스 라인(SL1)에 그 어떠한 신호도 연결하지 않는다는 것을 말한다. 여기서 일례로 상기 스트로브 전압(Vtsg)과 상기 제1 고전압(Vwl)의 값은 동일하다. 실제의 사용에서 필요에 따라 상기 스트로브 전압(Vtsg)과 상기 제1 고전압(Vwl)의 값을 설정하여 대응되는 소자를 도통시킬 수 있으면 된다. 이는 본 실시예에 한정되지 않는다. 상기 프로그래밍 될 메모리 셀(111)중, 횡방향 전계가 발생되어 전자-정공짝이 발생되면서 1차 전자가 발생되어 드레인으로 이동한다. 1 차 전자의 드레인 영역의 측벽의 충돌에 의해 정공들이 아래로 가속도 운동하면서 상기 프로그래밍 될 메모리 셀(111)의 기판에 충돌하도록 함으로써 2차 전자가 발생된다. 일례로, 상기 프로그래밍 될 메모리 셀의 드레인 및 기판의 전압차는 4V 내지 8V이다(본 실시예에서 상기 기판을 접지시키고 상기 드레인 전압(Vbl)은 4V 내지 8V이다). 바람직하게는 4V, 4.3V, 4.5V, 5V, 6V, 7V로, 상기 2차 전자를 발생하면 된다. 이는 본 실시예에 한정되지 않는다.
구체적으로, 도5에 도시된 바와 같이 제2 비트 라인 스트로브 신호(SG2)를 접지(GND)시키고 상기 제2 소스 라인(SL2)을 접지(GND)시켜 상기 하부 서브 메모리 모듈(12)이 선택받지 못하도록 한다.
본 실시예에서 드레인 전압을 인가 및 소스를 플로팅시키는 단계는 동시에 이루어진다는 것에 주의해야 한다. 본 발명의 다른 구현예로서 우선 소스를 플로팅시킨 후 드레인 전압을 인가한다. 여기서는 해당 설명을 생략한다.
S4) 상기 프로그래밍 될 메모리 셀(111)의 게이트에 프로그래밍 전압(Vpgm)을 인가하여 상기 프로그래밍 될 메모리 셀(11)의 드레인과 소스가 단계S3)의 상태를 유지 즉, 상기 프로그래밍 될 메모리 셀(111)의 드레인에 상기 드레인 전압(Vbl)을 인가하면서 상기 프로그래밍 될 메모리 셀(111)의 소스를 플로팅시켜 상기 2차 전자가 종방향 전계의 작용으로 3차 전자를 발생하도록 하고, 상기 3차 전자는 상기 프로그래밍 될 메모리 셀(111)의 플로팅 게이트로 주입시킴으로써 프로그래밍이 완료되는 단계.
구체적으로 도 6에 도시된 바와 같이 상기 프로그래밍 될 메모리 셀(111)의 게이트 전압을 0에서 상기 프로그래밍 전압(Vpgm)으로 증가한다. 본 실시예에서 상기 프로그래밍 될 메모리 셀(111)의 게이트 전압을 0에서 상기 프로그래밍 전압(Vpgm)으로 증가하는 시간은 0~10μs으로 설정된다. 일례로 1μs, 2μs로 설정된다. 실제의 사용에서 필요에 따라 시간을 설정할 수 있다.
구체적으로, 본 실시예에서 상기 프로그래밍 전압(Vpgm)은 10V이하이다. 일례로, 5V, 7V, 8V, 9V으로 설정되어 전계를 발생시켜 2차 전자가 종방향 전계의 작용으로 3차 전자를 형성하고 플로팅 게이트로 주입되면 된다. 상세한 설명은 생략한다.
구체적으로, 본 실시예에서 상기 프로그래밍 전압(Vpgm)을 일정의 시간동안 유지한 후 프로그래밍이 완료된다. 상기 일정의 시간은 100μs이하이다. 일례로, 5μs, 10μs으로 설정될 수 있다. 공정에 따라 상기 미리 설정된 시간을 적절하게 조절할 수 있다. 따라서 여기서 상세한 설명은 생략한다.
S5) 상부 서브 메모리 모듈의 프로그래밍이 완료된 후, 상부 서브 메모리 모듈이 프로그래밍 상태를 유지하는 정황에서 하부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하여 단계3) 및 단계S4)를 반복적으로 수행함으로써 하부 서브 메모리 모듈의 프로그래밍이 실현되는 단계.
구체적으로, 도7에 도시된 바와 같이 상기 제1 비트 라인 스트로브 신호 (SG1)를 접지(GND)시키고 상기 상부 서브 메모리 모듈(11)중의 각 워드 라인을 접지(GND)시켜 상기 상부 서브 메모리 모듈(11)의 비트 라인 스트로브 튜브 및 메모리 셀을 차단한다. 동시에 상기 상부 서브 메모리 모듈(11)의 프로그래밍 상태를 유지하도록 상기 제1 소스 라인(SL1)을 접지(GND)시킨다.
구체적으로, 단계S3)를 수행하여 상기 하부 서브 메모리 모듈(12)중 프로그래밍 할 셀의 소스를 플로팅시키고, 드레인에 드레인 전압을 인가한다. 도7에 도시된 바와 같이 단계S4)를 수행하여 상기 하부 서브 메모리 모듈(12)중 프로그래밍 할 셀의 게이트에 프로그래밍 전압을 인가한다. 구체적인 단계의 설명은 상술한 바와 같다. 여기서 상세한 설명은 생략한다.
여기서 본 실시예는 우선 상부 서브 메모리 모듈을 프로그래밍한 후 하부 서브 메모리 모듈을 프로그래밍하는 것을 일례로 한다. 실제의 사용에서 우선 하부 서브 메모리 모듈을 프로그래밍한 후 상부 서브 메모리 모듈을 프로그래밍 할 수 있다. 여기서 상세한 설명은 생략한다.
본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법의 프로그래밍 원리는 아래와 같다.
초기화한 후, 상부 서브 메모리 모듈을 선택한다. 상기 프로그래밍 될 메모리 셀(111)의 소스를 플로팅시키고 드레인에 드레인 전압(Vbl)을 인가한다. 여기서 상기 프로그래밍 될 메모리 셀(111)은 횡방향 전계가 발생되어 전자-정고짝이 발생되면서 1차 전자가 형성된다. 1차 전자는 드레인으로 이동한다. 1차 전자의 드레인 영역의 측벽의 충돌으로 인해 정공을 아래로 가속도 운동을 하도록하여 상기 프로그래밍 될 메모리 셀(111)의 기판에 충돌시킴으로써 2차 전자가 발생된다. 그리고 상기 프로그래밍 될 메모리 셀(111)의 게이트에 프로그래밍 전압(Vpgm)을 인가하여 2차 전자로 하여금 종방향 전계의 작용으로 3차 전자를 형성하게 된다. 3차 전자는 상기 프로그래밍 될 메모리 셀(111)의 플로팅 게이트로 주입되어 프로그래밍이 완료된다. 상부 서브 메모리 모듈은 프로그래밍 상태를 유지하고, 하부 서브 메모리 모듈은 상기와 같은 방법으로 프로그래밍된다.
본 발명은 3차 전자 충돌 원리를 기초로 횡방향 및 종방향의 전계가 동시에 형성되어 프로그래밍 시간을 밀리 초에서 마이크로 초로 단축시켜 프로그래밍 방법의 효율을 향상시키고 전력 소비를 낮추며, 또한 프로그래밍 셀 게이트 전압을 18V정도로부터 10V이하로 낮추어 드레인 전압을 0V~8V로 설정하도록 하여 기존의 NAND FLASH 메모리 어레이의 프로그래밍의 고전압 및 장시간 문제를 효과적으로 개선하여 차지 펌프의 부피를 줄이고 인접 메모리 셀 간의 영향을 감소시킬 수 있다.
상기 종합해보면, 본 발명은 3D NAND 플래시 메모리 프로그래밍 방법이 제공된다. S1) 3D NAND 플래시 메모리 어레이가 제공되며 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하를 제거하는 단계; S2) 상기 상부 서브 메모리 모듈중 프로그래밍 될 메모리 셀을 프로그래밍하기 위해 상부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하는 단계; S3) 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 동시에 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시켜 프로그래밍 될 메모리 셀에 1차 전자가 형성되도록 하고, 상기 1차 전자는 가속도 운동하여 기판에 충돌되어 2차 전자를 발생하는 단계; S4) 상기 프로그래밍 될 메모리 셀의 게이트에 프로그래밍 전압을 인가하여 상기 2차 전자가 종방향 전계의 작용으로 3차 전자를 발생하도록 하여, 상기 3차 전자를 상기 프로그래밍 될 메모리 셀의 플로팅 게이트로 주입시킴으로써 프로그래밍이 완료되는 단계; S5) 상부 서브 메모리 모듈의 프로그래밍이 완료된 후, 상부 서브 메모리 모듈이 프로그래밍 상태를 유지하는 정황에서 하부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하여 단계S3) 및 단계S4)를 반복적으로 수행함으로써 하부 서브 메모리 모듈의 프로그래밍이 실현되는 단계를 포함한다. 본 발명에 따른 3D NAND 플래시 메모리 프로그래밍 방법은 3차 전자 충돌 원리를 기초로 프로그래밍을 완료한다. 프로그래밍 중의 게이트 전압은 기존의 터널링(F-N) 프로그래밍 방식의 게이트 전압보다 훨씬 낮고 프로그래밍 시간도 짧기에 전력 소비를 효과적으로 줄이고 인접되는 메모리 셀 간의 간섭을 방지하여 프로그래밍 효율을 향상시킬 수 있다. 따라서 본 발명은 기존 기술의 여러 단점을 극복하여 높은 산업 이용 가치를 가질 수 있다.
상기 실시예는 단지 본 발명의 원리 및 효과를 설명할 뿐 본 발명을 한정하려는 의도는 아니다. 본 기술을 잘 아는 자라면 본 발명의 본 발명의 사상과 범위를 벗어나지 않고 전술한 실시예를 수정하거나 변경할 수 있다. 따라서, 본 발명이 속하는 기술분야에 통상의 지식을 가진 자라면 본 발명에 의해 개시된 사상을 벗어나지 않고 이루어진 모든 동등한 수정 또는 변경은 여전히 본 발명의 청구 범위에 포함되어야 하는 것으로 이해할 수 있다.
1: 메모리 모듈
11: 상부 서브 메모리 모듈
111: 프로그래밍 될 메모리 셀
12: 하부 서브 메모리 모듈
S1~S5: 단계

Claims (12)

  1. S1) 3D NAND 플래시 메모리 어레이가 제공되며 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하를 제거하는 단계;
    S2) 상부 서브 메모리 모듈중, 프로그래밍 될 메모리 셀을 프로그래밍하기 위해 상기 상부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하는 단계;
    S3) 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 동시에 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시켜 상기 프로그래밍 될 메모리 셀에 1차 전자가 형성되도록 하고, 상기 1차 전자는 가속도 운동하여 기판에 충돌되어 2차 전자를 발생하는 단계;
    S4)상기 프로그래밍 될 메모리 셀의 게이트에 프로그래밍 전압을 인가하여 상기 2차 전자가 종방향 전계의 작용으로 3차 전자를 발생하도록 하여, 상기 3차 전자를 상기 프로그래밍 될 메모리 셀의 플로팅 게이트로 주입시킴으로써 프로그래밍이 완료되는 단계;
    S5) 상부 서브 메모리 모듈의 프로그래밍이 완료된 후, 상부 서브 메모리 모듈이 프로그래밍 상태를 유지하는 정황에서 하부 서브 메모리 모듈이 위치된 비트 라인을 스트로빙하여 단계S3) 및 단계S4)를 반복적으로 수행함으로써 하부 서브 메모리 모듈의 프로그래밍이 실현되는 단계;를 포함하는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  2. 청구항 1에 있어서,
    상기 3D NAND 플래시 메모리 어레이는 복수의 메모리 모듈을 포함하되, 각 메모리 모듈은 상부 서브 메모리 모듈 및 하부 서브 메모리 모듈을 포함하고; 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈은 모두 n행 b열의 메모리 셀을 포함하며;동일한 행중, 각 메모리 셀의 게이트는 동일한 워드라인에 연결되고, 동일한 열중, 각 메모리 셀은 순차적으로 직렬 연결되며; 각 열의 일단은 각각 비트 라인 스트로브 튜브를 통해 대응되는 로컬 비트 라인에 연결되고 다른 일단은 소스 라인에 연결되며;동일한 행에 위치된 비트 라인 스트로브 튜브에 동일한 비트 라인 스트로브 신호가 연결되고; 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈중,동일한 열에 위치된 로컬 비트 라인에 동일한 글로벌 비트 라인이 연결되며; 여기서 n, b는 0보다 큰 자연수인 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  3. 청구항 2에 있어서,
    단계S1)에서, 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 상기 하부 서브 메모리 모듈의 비트 라인 스트로브 튜브를 스트로빙하여 상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈의 소스 라인을 접지시키고 각 워드 라인을 접지시킴으로써 상기 3D NAND 플래시 메모리 어레이중의 잔류 전하가 제거되는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  4. 청구항 2에 있어서,
    단계S3)에서, 드레인 전압을 인가하는 방법은, 상기 드레인 전압을 상기 프로그래밍 될 메모리 셀이 위치된 글로벌 비트 라인에 인가하고 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 상기 프로그래밍 될 메모리 셀과 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 사이에 위치된 메모리 셀을 스트로빙하여 상기 드레인 전압을 상기 프로그래밍 될 메모리 셀의 드레인으로 전달시키고 상기 프로그래밍 될 메모리 셀이 위치된 소스 라인을 플로팅시키는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  5. 청구항 4에 있어서,
    단계S3)는 상기 하부 서브 메모리 모듈의 비트 라인 스트로브 튜브를 차단시키고 상기 하부 서브 메모리 모듈의 소스 라인을 접지시키는 것을 더 포함하는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  6. 청구항 2에 있어서,
    단계S5)에서 상부 서브 메모리 모듈의 프로그래밍 상태를 유지하는 방법은 상기 상부 서브 메모리 모듈의 비트 라인 스트로브 튜브 및 각 메모리 셀을 차단시키고 소스 라인을 접지시키는 것을 포함하는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  7. 청구항 1에 있어서,
    단계S4)에서, 상기 프로그래밍 전압을 일정의 시간동안 유지한 후 프로그래밍을 완료하는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  8. 청구항 7에 있어서,
    상기 일정의 시간은 100μs이하인 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  9. 청구항 1에 있어서,
    상기 프로그래밍 될 메모리 셀의 드레인 및 기판의 전압차는 4V~8V인 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  10. 청구항 1에 있어서,
    상기 프로그래밍 전압은 10V이하인 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    단계S3)은 우선 상기 프로그래밍 될 메모리 셀의 소스를 플로팅시킨 후에 상기 프로그래밍 될 메모리 셀의 드레인에 드레인 전압을 인가하는 것으로 대체되는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
  12. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 상부 서브 메모리 모듈 및 상기 하부 서브 메모리 모듈의 프로그래밍 순서는 서로 교환되는 것을 특징으로 하는 3D NAND 플래시 메모리 프로그래밍 방법.
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