CN110660437B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1字线，配置在半导体衬底(30)的上方；第2字线，介隔绝缘层积层在第1字线上；存储柱(MH)，通过第1及第2字线，且具有半导体衬底(30)上的下部柱(LMH)、下部柱(LMH)上的上部柱(UMH)、及下部柱(LMH)与上部柱(UMH)间的接合部(JT)；位线(BL)，电连接于存储柱(MH)；及驱动器(13)，对第1及第2字线施加电压。第1字线比第2字线更靠近接合部，于在选择第2字线的写入动作时使位线(BL)升压的预充电动作中，驱动器(13)对第2字线施加电压(VCP1)，对第1字线施加高于电压(VCP1)的电压(VCP2)。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-125194号(申请日：2018年6月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有三维地排列着存储单元的半导体存储器。
发明内容
实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1字线，设置在衬底的上方；第2字线，设置在所述第1字线的上方；第3字线，设置在所述第2字线的上方；第1半导体层，具有贯通所述第1字线且设置在所述衬底的上方的第1部分、贯通所述第2及第3字线且设置在所述第1部分的上方的第2部分、及设置在所述第1部分与所述第2部分之间的接合部；第1位线，电连接于所述第1半导体层；解码器，对所述第1、第2、及第3字线施加电压；感测放大器，对所述第1位线施加电压；及控制电路，控制所述解码器及感测放大器；且所述控制电路在对连接于所述第3字线的存储单元晶体管的写入动作中，以如下方式控制所述解码器：在对所述第3字线施加编程电压之前，对所述第1位线施加第1电压，对所述第3字线施加第2电压，对所述第2字线施加高于所述第2电压的第3电压。
附图说明
图1是表示实施方式的半导体存储装置的构成的框图。
图2是实施方式中的存储单元阵列内的模块的电路图。
图3是实施方式中的存储单元阵列内的存储单元晶体管的剖视图。
图4是表示实施方式中的存储单元晶体管能够获取的数据及其阈值电压分布的图。
图5是表示实施方式中的行解码器的构成的电路图。
图6是实施方式的写入动作的第1例中的编程动作的时序图。
图7是实施方式的写入动作的第2例中的编程动作的时序图。
图8是表示作为比较例的被捕获到接合部的电子的行为的示意图。
图9是表示实施方式中的被捕获到接合部的电子的行为的示意图。
具体实施方式
在以下实施方式的说明中，对于具有相同功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，并非将构成零件的材质、形状、构造、配置等特定为下述。
各功能模块可以作为硬件、电脑软件中的一个或将两个组合所得的模块而实现。并非必须将各功能模块如以下示例那样进行区别。例如，也可以通过与例示的功能模块不同的功能模块执行一部分功能。进而，也可以将例示的功能模块分割为更细的功能子模块。此处，作为半导体存储装置，列举存储单元晶体管积层在半导体衬底的上方的三维积层型的NAND(not and，与非)型闪速存储器为例进行说明。
[实施方式]
以下，对实施方式的半导体存储装置进行说明。
1.半导体存储装置的构成
使用图1，对本实施方式的半导体存储装置的构成进行说明。图1是表示实施方式的半导体存储装置的构成的框图。
作为半导体存储装置的NAND型闪速存储器10是非易失地存储数据的存储器，具备多个存储单元。如图1所示，NAND型闪速存储器10具备存储单元阵列11、行解码器12、驱动器13、感测放大器14、地址寄存器15、指令寄存器16、及定序器17。另外，例如在NAND型闪速存储器10，在外部经由NAND总线连接控制器20。控制器20对NAND型闪速存储器10进行访问，而控制NAND型闪速存储器10。关于NAND总线及控制器20的详细情况，将在下文进行叙述。
存储单元阵列11具备包含与行及列建立对应关系的多个非易失性存储单元的多个模块BLK0、BLK1、BLK2、…BLKn(n为0以上的整数)。以下，在记载为模块BLK的情况下，设为表示模块BLK0～BLKn的各区块。存储单元阵列11存储从控制器20提供的数据。关于存储单元阵列11及模块BLK的详细情况，将在下文进行叙述。
行解码器12选择模块BLK中的任一模块，进而选择所选择的模块BLK中的字线。关于行解码器12的详细情况，将在下文进行叙述。
驱动器13对所选择的模块BLK，经由行解码器12供给电压。
感测放大器14在数据的读出时，感测从存储单元阵列11读出的数据DAT并进行必要的运算。接着，将该数据DAT输出到控制器20。感测放大器14在数据的写入时，将从控制器20接收的写入数据DAT传送到存储单元阵列11。
地址寄存器15保持从控制器20接收的地址ADD。地址ADD包含指定动作对象的模块BLK的模块地址、及指示所指定的模块内的动作对象的字线的页地址。指令寄存器16保持从控制器20接收的指令CMD。指令CMD例如包含对定序器17命令写入动作的写入指令、及命令读出动作的读出指令等。
定序器17基于保持在指令寄存器16的指令CMD，控制NAND型闪速存储器10的动作。具体来说，定序器17基于保持在指令寄存器16的写入指令，控制行解码器12、驱动器13、及感测放大器14，对由地址ADD指定的多个存储单元晶体管进行写入。另外，定序器17基于保持在指令寄存器16的读出指令，控制行解码器12、驱动器13、及感测放大器14，从由地址ADD指定的多个存储单元晶体管进行读出。
如上所述，在NAND型闪速存储器10，经由NAND总线连接控制器20。NAND总线进行按照NAND接口的信号的收发。具体来说，NAND总线例如包含将芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、输入输出信号I/O、及就绪/忙碌信号R/Bn进行通信的总线。输入输出信号I/O以8比特的总线宽度被传输。输入输出信号I/O将指令CMD、地址ADD、及数据DAT等进行通信。
其次，使用图1，对控制器20的构成进行说明。控制器20具备主机接口(I/F)电路21、内置存储器22、处理器(CPU)23、缓冲存储器24、NAND接口(I/F)电路25、及ECC(ErrorChecking and Correcting，错误检查与校正)电路26。
主机接口电路21经由主机总线连接于主机设备(未图示)。主机接口电路21将从主机设备接收的命令及数据分别传送到处理器23及缓冲存储器24。另外，主机接口电路21响应来自处理器23的命令，将缓冲存储器24内的数据传送到主机设备。
处理器23对控制器20整体的动作进行控制。例如，处理器23在从主机设备接收到写入命令时，对此进行响应，而对NAND接口电路25发布写入命令。在读出及删除时也一样。另外，处理器23执行耗损平均等用来管理NAND型闪速存储器10的各种处理。此外，以下所说明的控制器20的动作可以通过处理器23执行软件(或固件)实现，或者也可以通过硬件实现。
NAND接口电路25经由NAND总线而与NAND型闪速存储器10连接，负责与NAND型闪速存储器10的通信。NAND接口电路25基于从处理器23接收的命令，将各种信号发送到NAND型闪速存储器10，另外，从NAND型闪速存储器10接收各种信号。
缓冲存储器24暂时保持写入数据或读出数据。缓冲存储器24也可以由DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random AccessMemory，静态随机存取存储器)等构成。
内置存储器22例如为DRAM或SRAM等半导体存储器，用作处理器23的作业区域。内置存储器22保持用来管理NAND型闪速存储器10的固件、或各种管理表等。
ECC电路26进行与存储在NAND型闪速存储器10的数据相关的错误检测及错误校正处理。也就是说，ECC电路26在数据的写入时产生错误校正码，将其赋予到写入数据，在数据的读出时将其解码。
1.1存储单元阵列11的构成
1.1.1模块BLK的电路构成
其次，使用图2，对存储单元阵列11所包含的模块BLK的电路构成进行说明。图2是存储单元阵列11内的模块BLK的电路图。如图2所示，模块BLK例如包含4个串单元SU0、SU1、SU2、SU3。以下，在记载为串单元SU的情况下，表示串单元SU0～SU3的各串单元。
各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0、BL1、…、BLm(m为0以上的整数)建立关联。以下，在记载为位线BL的情况下，表示位线BL0～BLm的各位线。另外，各NAND串NS例如包含存储单元晶体管MT0、MT1、MT2、…、MT47、虚设晶体管DLT及DUT、存储单元晶体管MT48、MT49、MT50、…、MT95、以及选择栅极晶体管ST1及ST2。以下，在记载为存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT95的各存储单元晶体管。
存储单元晶体管MT包含控制栅极及电荷储存层，非易失地存储数据。虚设晶体管DLT及DUT分别例如为与存储单元晶体管MT相同的构成，且为不用于数据的存储的存储单元晶体管。选择栅极晶体管ST1及ST2分别在各种动作时用于串单元SU的选择。
在各NAND串NS中，选择栅极晶体管ST1的漏极连接于对应的位线BL。在选择栅极晶体管ST1的源极与虚设晶体管DUT的漏极之间串联连接着存储单元晶体管MT48～MT95。虚设晶体管DUT的源极连接于虚设晶体管DLT的漏极。在虚设晶体管DLT的源极与选择栅极晶体管ST2的漏极之间串联连接着存储单元晶体管MT0～MT47。
在同一模块BLK中，存储单元晶体管MT0～MT95的各自的控制栅极分别共通连接于字线WL0～WL95。虚设晶体管DUT的控制栅极共通连接于虚设字线WLDU。虚设晶体管DLT的控制栅极共通连接于虚设字线WLDL。串单元SU0～SU3各自所包含的选择栅极晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择栅极晶体管ST2的栅极共通连接于选择栅极线SGS。
对于位线BL0～BLm，分配各不相同的列地址。位线BL在多个模块BLK间共通连接于对应的NAND串NS的选择栅极晶体管ST1。字线WL0～WL95以及虚设字线WLDU及WLDL各自针对每一模块BLK设置。源极线SL在多个模块BLK间共有。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT称为单元组件CU。单元组件CU的存储容量根据存储单元晶体管MT所存储的数据的比特数变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在各存储单元晶体管MT存储2比特数据的情况下存储2页数据，在各存储单元晶体管MT存储3比特数据的情况下存储3页数据。
1.1.2存储单元阵列的剖面构造
其次，使用图3，对存储单元阵列11中的存储单元晶体管的剖面构造进行说明。图3是实施方式中的存储单元阵列11内的存储单元晶体管的剖视图。此处，省略导电层间的层间绝缘膜。另外，在图3中，将相互正交且平行于半导体衬底30面的两个方向设为X方向及Y方向，将与这些X方向及Y方向(XY面)正交的方向设为Z方向(积层方向)。
如图3所示，存储单元阵列11包含半导体衬底30、导电层31～38、存储柱MH、及接触插塞BLC。半导体衬底30的主面对应于XY面。在半导体衬底30的上方，介隔绝缘层设置导电层31。导电层31形成为沿着XY面的平板状，作为源极线SL发挥功能。
在导电层31上，沿着YZ面的多个狭缝SLT在X方向上排列。导电层31上且相邻的狭缝SLT间的构造体例如对应于1个串单元SU。具体来说，在导电层31上且相邻的狭缝SLT间，从下层依次设置着导电层32、48个导电层33、导电层34、导电层35、48个导电层36、及导电层37。这些导电层中的在Z方向上相邻的导电层介隔层间绝缘膜积层。导电层32～37分别形成为沿着XY面的平板状。
导电层32作为选择栅极线SGS发挥功能。48个导电层33从下层依次分别作为字线WL0～WL47发挥功能。导电层34及35分别作为虚设字线WLDL及WLDU发挥功能。48个导电层36从下层依次分别作为字线WL48～WL95发挥功能。导电层37作为选择栅极线SGD发挥功能。
多个存储柱MH例如在Y方向上排列为错位状(未图示)，分别作为1个NAND串NS发挥功能。各存储柱MH以从导电层37的上表面到达到导电层31的上表面的方式，贯通导电层32～37而设置。另外，各存储柱MH包含下部柱LMH、上部柱UMH、及下部柱LMH与上部柱UMH间的接合部JT。
上部柱UMH设置在下部柱LMH上，下部柱LMH与上部柱UMH之间经由接合部JT接合。也就是说，在导电层31上设置下部柱LMH，在下部柱LMH上经由接合部JT设置上部柱UMH。例如，接合部JT的外径大于下部柱LMH与接合部JT的接触部分的外径，且大于上部柱UMH与接合部JT的接触部分的外径。设置着接合部JT的接合层的Z方向上的间隔(导电层34与35间的间隔)大于相邻的导电层33的间隔，且大于相邻的导电层36的间隔。
存储柱MH例如具有阻挡绝缘膜40、电荷储存膜(也称为电荷储存层)41、隧道绝缘膜42、及半导体层43。具体来说，在用来形成存储柱MH的存储孔的内壁设置阻挡绝缘膜40。在阻挡绝缘膜40的内壁设置电荷储存膜41。在电荷储存膜41的内壁设置隧道绝缘膜42。进而，在隧道绝缘膜42的内侧设置半导体层43。此外，存储柱MH也可以设为在半导体层43的内部设置着芯绝缘层的构造。
在此种存储柱MH的构成中，存储柱MH与导电层32交叉的部分作为选择栅极晶体管ST2发挥功能。存储柱MH与导电层33交叉的部分分别作为存储单元晶体管MT0～MT47发挥功能。各存储单元晶体管MT0～MT47是存储数据或能够存储数据的存储单元。存储柱MH与导电层34及35交叉的部分分别作为虚设晶体管DLT及DUT发挥功能。各虚设晶体管DLT及DUT是不存储数据的存储单元。存储柱MH与导电层36交叉的部分分别作为存储单元晶体管MT48～MT95发挥功能。各存储单元晶体管MT48～MT95是存储数据或能够存储数据的存储单元。进而，存储柱MH与导电层37交叉的部分作为选择栅极晶体管ST1发挥功能。
半导体层43作为存储单元晶体管MT、虚设晶体管DLT、DUT、及选择栅极晶体管ST1、ST2的信道层发挥功能。在半导体层43的内部形成NAND串NS的电流路径。
电荷储存膜41具有储存存储单元晶体管MT中从半导体层43注入的电荷的功能。电荷储存膜41例如包括氮化硅膜。
隧道绝缘膜42在将电荷从半导体层43注入到电荷储存膜41时、或储存在电荷储存膜41的电荷扩散到半导体层43时，作为电位势垒发挥功能。隧道绝缘膜42例如包括氧化硅膜。
阻挡绝缘膜40防止储存在电荷储存膜41的电荷扩散到导电层(字线WL)33～36。阻挡绝缘膜40例如包括氧化硅膜及氮化硅膜。
在比存储柱MH的上表面更靠上方，介隔层间绝缘膜设置导电层38。导电层38形成为在X方向上延伸的线状，作为位线(或配线层)BL发挥功能。多个导电层38在Y方向上排列(未图示)，导电层38与对应于每个串单元SU的1个存储柱MH电连接。具体来说，在各串单元SU中，在各存储柱MH内的半导体层43上设置接触插塞BLC，在接触插塞BLC上设置1个导电层38。接触插塞BLC包含导电层。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各模块BLK所包含的串单元SU可以设定为任意个数。另外，各NAND串NS所包含的存储单元晶体管MT、虚设晶体管DLT及DUT、以及选择栅极晶体管ST1及ST2也可以分别设定为任意个数。
另外，字线WL、虚设字线WLDL及WLDU、以及选择栅极线SGD及SGS的条数分别根据存储单元晶体管MT、虚设晶体管DLT及DUT、以及选择栅极晶体管ST1及ST2的个数而变更。选择栅极线SGS也可以由分别设置为多层的多个导电层构成。选择栅极线SGD也可以由分别设置为多层的多个导电层构成。
关于其他存储单元阵列11的构成，例如记载在名为“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请12/407,403号。另外，分别记载在名为“三维积层非易失性半导体存储器”的2009年3月18日申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请12/679,991号、及名为“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请其整体通过参照引用在本申请说明书中。
1.1.3存储单元晶体管的阈值电压分布
其次，使用图4，对存储单元晶体管MT能够获取的数据及其阈值电压分布进行说明。图4是表示本实施方式中的存储单元晶体管MT能够获取的数据及其阈值电压分布的图。此处，对应用能够将3比特的数据存储在1个存储单元晶体管MT的TLC(Triple-Level Cell，三阶储存单元)方式作为存储单元晶体管MT的存储方式的情况进行说明。此外，本实施方式也可以应用于使用能够将2比特的数据存储在1个存储单元晶体管MT的MLC(Multi-LevelCell，多阶储存单元)方式、能够将4比特的数据存储在1个存储单元晶体管MT的QLC(Quad-Level Cell，四阶储存单元)方式等其他存储方式的情况。
如图4所示，应用TLC方式的多个存储单元晶体管MT形成8个阈值电压分布。各存储单元晶体管MT根据它们的阈值电压分布，例如能够保持3比特的数据。该3比特数据从阈值电压低的数据起例如依次为“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。保持这些数据的存储单元晶体管的阈值电压的状态从低的状态起例如依次为“Er”状态(例如未达电压VA)、“A”状态(例如为电压VA以上且未达VB；VA＜VB)、“B”状态(例如为电压VB以上且未达VC；VB＜VC)、“C”状态(例如为电压VC以上且未达VD；VC＜VD)、“D”状态(例如为电压VD以上且未达VE；VD＜VE)、“E”状态(例如为电压VE以上且未达VF；VE＜VF)、“F”状态(例如为电压VF以上且未达VG；VF＜VG)、“G”状态(例如电压VG以上)。此外，3比特数据与阈值电压的关系并不限定于此关系，关于两者的关系，可以适当选择。
将各存储单元晶体管MT所保持的3比特数据从低阶(lower)比特侧起分别称为低阶比特、中阶(middle)比特、及高阶(upper)比特。而且，在同一串单元SU中，将包含连接于同一字线的多个存储单元晶体管的单元组件CU所保持的低阶比特的集合称为低阶页，将中阶比特的集合称为中阶页，将高阶比特的集合称为高阶页。也就是说，对单元组件CU分配3页。数据的写入及读出以页单位或单元组件单位进行。
1.2行解码器的构成
其次，使用图5，对本实施方式中的行解码器12的构成进行说明。图5是表示实施方式中的行解码器的构成的电路图。
行解码器12包含解码器DC0～DCn。以下，在记载为解码器DC的情况下，表示解码器DC0～DCn的各者。解码器DC0～DCn分别对应于模块BLK0～BLKn。也就是说，将1个解码器DC与1个模块BLK建立关联。以下，以对应于模块BLK0的解码器DC0为例，对解码器DC0的电路构成进行说明。
解码器DC包含模块解码器BD、及传送晶体管TRS、TR0～TR47、TRDL、TRDU、TR48～95、及TRD0。模块解码器BD对模块地址进行解码，并基于解码结果对传送栅极线TG施加指定的电压。传送栅极线TG共通连接于传送晶体管的各自的栅极。传送晶体管例如包含高耐压n信道MOS晶体管。
传送晶体管分别连接于从驱动器13供给电压的信号线与设置在模块BLK0的配线之间。具体来说，传送晶体管TRS的漏极连接于信号线SGSD，传送晶体管TRS的源极连接于模块BLK0的选择栅极线SGS。传送晶体管TR0～TR95的各自的漏极分别连接于信号线CG0～CG95，传送晶体管TR0～TR95的各自的源极分别连接于模块BLK0的字线WL0～WL95的一端。传送晶体管TRDL的漏极连接于信号线CGDL，传送晶体管TRDL的源极连接于虚设字线WLDL。传送晶体管TRDU的漏极连接于信号线CGDU，传送晶体管TRDU的源极连接于虚设字线WLDU。进而，传送晶体管TRD0的漏极连接于信号线SGDD0，传送晶体管TRD0的源极连接于模块BLK0的选择栅极线SGD0。
具有所述构成的行解码器12选择各种动作对象的模块BLK，并对所选择的模块BLK施加从驱动器13供给的电压。具体来说，在各种动作时，对应于选择及非选择模块BLK的模块解码器BD分别将“H”电平及“L”电平的电压施加在传送栅极线TG。
例如，在选择模块BLK0的情况下，解码器DC0内的传送晶体管TRS～TRD0成为接通状态，其他解码器DC内的传送晶体管TRS～TRD0成为断开状态。由此，在设置在模块BLK0的各配线与对应的信号线之间形成电流路径，且设置在其他模块BLK的各配线与对应的信号线之间的电流路径被阻断。其结果，将由驱动器13分别供给到各信号线的电压经由解码器DC0分别施加在所选择的模块BLK0内的各配线。
2.半导体存储装置的写入动作
其次，对本实施方式的半导体存储装置中的写入动作进行说明。在写入动作中，反复执行包括编程动作(也称为编程)、及编程验证动作的写入循环直至存储单元晶体管MT的阈值电压上升到指定的电压为止。
编程动作是通过对存储单元晶体管MT的栅极施加写入电压(也称为编程电压)而对存储单元晶体管的电荷储存层注入电荷使存储单元晶体管的阈值电压上升的动作。编程验证动作是确认由写入电压的施加产生的存储单元晶体管MT的阈值电压的变化的动作。编程验证动作判定存储单元晶体管的阈值电压是否达到指定的电压。此处，对本实施方式的编程动作进行说明，对编程验证动作的说明进行省略。
本实施方式的写入动作中的编程动作可以应用于各种写入方式。例如，写入方式具有通过1个编程指令将多个比特的数据一次写入到存储单元晶体管MT的方式(例如全顺序编程)、及通过多个编程指令将多个比特的数据分成多阶段写入到存储单元晶体管MT的方式(例如2阶段编程或模糊与精细方式(foggy&fine))。
2阶段编程是在第1阶段的写入动作中写入低阶等的低阶页且在第2阶段的写入动作中同时写入高阶及中阶等的高阶页的方式。模糊与精细方式是在第1阶段的写入动作中粗略地写入低阶/高阶/中阶等的全部页且在第2阶段的写入动作中精细地写入在第1阶段的写入动作中写入的页的方式。在任一方式中，均可以使用本实施方式的编程动作。
以下，对本实施方式的写入动作中的编程动作进行说明。
如图3所示，本实施方式的NAND型闪速存储器10在下部柱LMH与上部柱UMH之间具有接合部JT。于在下部柱LMH与上部柱UMH之间具有接合部JT的构造中，存在于写入动作中在连接于接合部JT附近的字线的非写入对象(或写入禁止)的存储单元晶体管MT产生阈值电压的上升等不良情况(例如误写入)的情况。本实施方式对此种产生于接合部JT附近的存储单元晶体管MT的不良情况采取对策。因此，此处着眼于编程动作中施加在字线WL48～WL51及虚设字线WLDU的电压进行说明。此外，对于所述产生于存储单元晶体管MT的不良情况的详细情况，将在下文进行叙述。
写入动作是将1个字线WL作为单位而执行。对字线WL0～WL95的写入动作的顺序例如是对连接于字线WL0的多个存储单元晶体管MT进行写入动作，接着，对连接于字线WL1、WL2依次到字线WL95的各字线的存储单元晶体管进行写入动作。
2.1写入动作的第1例
图6是写入动作的第1例中的编程动作的时序图，表示对选择栅极线、字线、及位线施加的电压。在第1例中，表示在对除虚设字线以外距接合部JT最近的第1个字线WL48、第二近的第2个字线WL49依次进行写入动作之后对第3个字线WL50进行的写入动作。
如图6所示，编程动作包含预充电期间、编程/升压期间、及放电期间。预充电期间是在编程期间之前将非选择的位线BL充电到高于接地电压(例如0V)的电压VDDSA的期间。以下，将如下动作称为预充电动作，也就是将位线BL充电到电压VDDSA的动作。编程/升压期间是对所选择的字线WL施加写入电压而对写入对象的存储单元晶体管MT的电荷储存层注入电荷并且连接于非选择的位线BL的NAND串NS的信道电位上升而妨碍对非写入对象的存储单元晶体管MT的电荷储存层注入电荷的期间。放电期间是将施加在各字线WL、虚设字线WLDU及WLDL、各位线BL、以及各选择栅极线SGD的电压放电到接地电压的期间。
首先，如图6所示，在预充电期间开始以前，各选择栅极线SGD、各字线WL、虚设字线WLDU及WLDL、以及各位线BL的电压设定为电压VSS。电压VSS是作为半导体存储装置的NAND型闪速存储器10中的接地电压。
预充电期间如以下方式动作。在时刻t0，行解码器12对虚设字线WLDU施加电压VGP。电压VGP设定为连接于虚设字线WLDU的虚设晶体管成为接通状态的电压。
此后，在时刻t1之前，感测放大器14对非选择(或写入禁止)的位线BL施加电压VDDSA。电压VDDSA是如下电压：在对所选择的选择栅极线SGD施加电压VSGDH时，选择栅极晶体管成为接通状态，在对所选择的选择栅极线SGD施加电压VSGD时，选择栅极晶体管成为断开状态。
接着，在时刻t1，行解码器12对所选择的选择栅极线及非选择的选择栅极线SGD施加电压VSGDH。电压VSGDH是无论位线BL的电压如何均使选择栅极晶体管ST1成为接通状态的电压。行解码器12对虚设字线WLDU施加电压VGP，对非选择的字线WL48及WL49施加电压VCP2，对所选择的字线WL50施加电压VCP1，且对非选择的字线WL51施加电压VCP。电压VCP1高于电压VCP，电压VCP2高于电压VCP1。也就是说，在这些中，电压VCP2最高，并依次以电压VCP1、电压VCP的顺序变低。电压VCP例如设定为未写入的存储单元晶体管成为接通状态的最低的电压。电压VCP2例如根据存储单元晶体管MT所保持的最高的状态的阈值电压、此处为G状态的阈值电压而设定。感测放大器14维持对非选择的位线BL施加电压VDDSA。进而，感测放大器14将所选择的位线BL的电压原状维持为电压VSS。
在施加所述电压的预充电期间，被捕获到接合部JT的电子通过连接于非选择的位线BL的NAND串NS的信道，也就是通过虚设字线WLDU的虚设晶体管及字线WL48～WL51的存储单元晶体管的信道，并经由选择栅极晶体管ST1向感测放大器14侧移动。由此，在预充电期间后的编程/升压期间，能够减少被捕获到接合部JT的电子注入到非写入对象的存储单元晶体管MT的电荷储存层的现象的产生。
接着，在时刻t2，行解码器12使各选择栅极线SGD、及除虚设字线以外的各字线WL的电压放电，而将各选择栅极线SGD、及除虚设字线以外的各字线WL的电压设定为电压VSS。感测放大器14维持对非选择的位线BL施加电压VDDSA。进而，感测放大器14将所选择的位线BL的电压原状维持为电压VSS。
接着，编程/升压期间如以下方式动作。在时刻t3，行解码器12对所选择的选择栅极线SGD施加电压VSGD，且将非选择的选择栅极线SGD的电压原状维持为电压VSS。电压VSGD是高于电压VSS且低于电压VSGDH的电压。行解码器12对虚设字线WLDU及各字线WL施加电压VPASS。电压VPASS是无论存储单元晶体管MT的保持数据如何均将存储单元晶体管MT设为接通状态且用来通过耦合使信道电位上升而抑制对电荷储存层注入电子的电压。感测放大器14维持对非选择的位线BL施加电压VDDSA。进而，感测放大器14将所选择的位线BL的电压原状维持为电压VSS。
在时刻t4，行解码器12对所选择的字线WL50施加写入电压VPGM。其他非选择的各字线WL、虚设字线WLDU及WLDL、各选择栅极线SGD、以及各位线BL的电压原状维持为在时刻t3被施加的电压。写入电压VPGM是用来对写入对象的存储单元晶体管MT的电荷储存层注入电子的电压。写入电压VPGM高于电压VPASS。
在该编程/升压期间，对连接于所选择的字线WL50的写入对象的存储单元晶体管MT的电荷储存层注入电子，而进行写入。另外，在连接于所选择的字线WL50的非写入对象的存储单元晶体管MT中，其信道电位被升压，也就是信道电位上升，而不对电荷储存层注入电荷。
接着，放电期间如以下方式动作。在时刻t5，行解码器12使所选择的字线WL50的电压放电，而将字线WL50的电压设定为电压VPASS。其他非选择的各字线WL、虚设字线WLDU及WLDL、各选择栅极线SGD、以及各位线BL的电压原状维持为在时刻t3及t4被施加的电压。
在时刻t6，行解码器12使各字线WL、虚设字线WLDU及WLDL的电压放电，而将各字线WL、虚设字线WLDU及WLDL的电压设定为电压VSS。感测放大器14使非选择的位线BL的电压放电，而将非选择的位线BL的电压设定为电压VSS。各选择栅极线SGD、及所选择的位线BL的电压原状维持为在时刻t3、t4及t5被施加的电压。
接着，在时刻t7，行解码器12使所选择的选择栅极线SGD的电压放电，而将所选择的选择栅极线SGD的电压设定为电压VSS。此后，在时刻t8，所选择的选择栅极线SGD的电压的放电结束，而将各选择栅极线SGD、各字线WL、虚设字线WLDU及WLDL、以及各位线BL的电压设定为电压VSS。
如上所述，实施方式的写入动作的第1例中的编程动作结束。
2.2写入动作的第2例
在所述第1例中，对于如下情况进行了说明：在对除虚设字线以外的从接合部JT侧起第1个字线WL48、第2个字线WL49进行写入动作之后，对第3个字线WL50进行写入动作；但也存在于对第2个字线WL49进行写入动作的情况下也产生所述不良情况的情况。在该第2例中，对于对从接合部JT侧起第2个字线WL49进行写入动作的情况进行说明。
图7是写入动作的第2例中的编程动作的时序图，表示对选择栅极线、字线、及位线施加的电压。在图7所示的第2例中，图6所示的所选择的字线WL50置换成字线WL49，非选择的字线WL48及WL49置换成WL48，非选择的字线WL51置换成WL50。其他各选择栅极线SGD、各字线WL、虚设字线WLDU及WLDL、以及各位线BL的电压与图6所示的电压相同。
在第2例的预充电期间，被捕获到接合部JT的电子也通过连接于非选择的位线BL的NAND串NS的信道，也就是通过虚设字线WLDU的虚设晶体管及字线WL48～WL51的存储单元晶体管MT的信道，并经由选择栅极晶体管ST1向感测放大器14侧移动。由此，在预充电期间后的编程/升压期间，能够减少被捕获到接合部JT的电子注入到非写入对象的存储单元晶体管MT的电荷储存层的现象的产生。
3.实施方式的效果
根据实施方式，能够提供一种能够提高写入动作的可靠性的半导体存储装置。
以下，在对实施方式的效果进行详细叙述之前，使用图3及图8，对于在下部柱LMH与上部柱UMH之间配置着接合部JT的情况下产生的不良情况(例如误写入)进行说明。图8是说明产生于接合部JT附近的存储单元晶体管MT的阈值电压上升的主要原因的图，且为表示被捕获到接合部JT的电子的行为的示意图。
如图3所示，NAND型闪速存储器10所具备的存储柱MH在下部柱LMH与上部柱UMH之间具有接合部JT。该接合部JT在制造时因存储孔等的加工而受损。由此，在接合部JT产生缺陷，因此容易捕获电子。如图8所示，被捕获到接合部JT的电子在编程动作中由施加在所选择的字线WL的写入电压VPGM拉入，而通过虚设字线WLDU的虚设晶体管及非选择的字线WL的存储单元晶体管MT的信道，并注入到连接于所选择的字线WL的非写入对象的存储单元晶体管的电荷储存层。由此，存在非写入对象的存储单元晶体管的阈值电压上升而成为误写入的情况。
实施方式的半导体存储装置具备配置在半导体衬底30的上方的第1字线(例如字线WL49)、介隔绝缘层积层在第1字线上的第2字线(例如字线WL50)、存储柱MH、电连接于存储柱MH的位线BL、以及对第1及第2字线施加电压的驱动器13。存储柱MH贯通第1及第2字线，且具有半导体衬底30上的下部柱LMH、下部柱LMH上的上部柱UMH、及下部柱LMH与上部柱UMH间的接合部JT。在选择第2字线的写入动作时使位线BL升压的预充电动作中，驱动器13对第2字线施加电压VCP1，对第1字线施加高于电压VCP1的电压VCP2。
在具有所述构成的实施方式中，在写入动作中的预充电动作中，如图9所示，被捕获到接合部JT的半导体层的电子向选择栅极晶体管ST1侧移动。因此，在对所选择的字线WL施加写入电压VPGM的期间，能够减少如图8所示的被捕获到接合部JT的电子注入到非写入对象的存储单元晶体管的电荷储存层的现象的产生。由此，能够减少非写入对象的存储单元晶体管的阈值电压上升而产生误写入的不良情况。其结果，本实施方式能够使写入动作的可靠性提高。
4.其他变化例等
本说明书中所谓“连接”表示电连接，例如包括在其间经由其他元件的情况。另外，本说明书中所谓“断开状态”表示对所对应的晶体管的栅极施加未达该晶体管的阈值电压的电压，“断开状态”例如包括如晶体管的漏电流的微少的电流流动。
此外，在所述实施方式中，
(1)在读出动作中，在“A”电平的读出动作中对所选择的字线施加的电压例如为0～0.55V之间。并不限定于此，所述电压也可以设为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V中的任一区间。
在“B”电平的读出动作中对所选择的字线施加的电压例如为1.5～2.3V之间。并不限定于此，所述电压也可以设为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V中的任一区间。
在“C”电平的读出动作中对所选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，所述电压也可以设为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V中的任一区间。
作为读出动作的时间(tRead)，例如也可以设为25～38μs、38～70μs、70～80μs之间。
(2)如上所述，写入动作包括编程动作及验证动作。在编程动作时最初对所选择的字线施加的电压例如为13.7～14.3V之间。并不限定于此，所述电压例如也可以设为13.7～14.0V、14.0～14.6V中的任一者之间。作为在编程动作时对非选择的字线施加的电压，例如也可以设为6.0～7.3V之间。并不限定于此情况，所述电压例如可以设为7.3～8.4V之间，也可以设为6.0V以下。
在写入动作中，在选择第奇数个字线时最初对所选择的字线施加的电压与在选择第偶数个字线时最初对所选择的字线施加的电压也可以不同。在写入动作中，也可以根据非选择的字线是第奇数个字线还是第偶数个字线，改变所施加的通过电压。
作为将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)的情况下的编程电压的升压幅度，例如可以列举0.5V左右。
作为写入动作的时间(tProg)，例如也可以设为1700～1800μs、1800～1900μs、1900～2000μs之间。
(3)在删除动作中，最初对形成在半导体衬底上部且在上方配置着所述存储单元的阱施加的电压例如为12.0～13.6V之间。并不限定于此情况，例如也可以为13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。
作为删除动作的时间(tErase)，例如也可以设为3000～4000μs、4000～5000μs、4000～9000μs之间。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
10 NAND型闪速存储器
11 存储单元阵列
12 行解码器
13 驱动器
14 感测放大器
15 地址寄存器
16 指令寄存器
17 定序器
20 控制器
30 半导体衬底
31～38 导电层
40 阻挡绝缘膜
41 电荷储存膜
42 隧道绝缘膜
43 半导体层

Claims (19)

1.一种半导体存储装置，其特征在于具备：
衬底；
第1字线，设置在所述衬底的上方；
第2字线，设置在所述第1字线的上方；
第3字线，设置在所述第2字线的上方；
第1半导体层，具有贯通所述第1字线且设置在所述衬底的上方的第1部分、贯通所述第2及第3字线且设置在所述第1部分的上方的第2部分、及设置在所述第1部分与所述第2部分之间的接合部；
第1位线，电连接于所述第1半导体层；
解码器，对所述第1、第2、及第3字线施加电压；
感测放大器，对所述第1位线施加电压；
控制电路，控制所述解码器及感测放大器；及
连接于所述第1位线与所述存储单元晶体管之间的选择晶体管；且
所述控制电路在对连接于所述第3字线的存储单元晶体管的写入动作中，
以如下方式控制所述解码器：在对所述第3字线施加编程电压之前，对所述第1位线施加第1电压，对所述第3字线施加第2电压，对所述第2字线施加高于所述第2电压的第3电压；
在对所述第1位线施加着所述第1电压，对所述第3字线施加着所述编程电压，对所述选择晶体管的栅极施加着第4电压时，所述选择晶体管为断开状态。
2.一种半导体存储装置，其特征在于具备：
衬底；
第1字线，设置在所述衬底的上方；
第2字线，设置在所述第1字线的上方；
第3字线，设置在所述第2字线的上方；
第1半导体层，具有贯通所述第1字线且设置在所述衬底的上方的第1部分、贯通所述第2及第3字线且设置在所述第1部分的上方的第2部分、及设置在所述第1部分与所述第2部分之间的接合部；
第1位线，电连接于所述第1半导体层；
解码器，对所述第1、第2、及第3字线施加电压；
感测放大器，对所述第1位线施加电压；及
控制电路，控制所述解码器及感测放大器；且
所述控制电路在对连接于所述第3字线的存储单元晶体管的写入动作中，
以如下方式控制所述解码器：在对所述第3字线施加编程电压之前，对所述第1位线施加第1电压，对所述第3字线施加第2电压，对所述第2字线施加高于所述第2电压的第3电压；
所述写入动作包含预充电动作、及所述预充电动作后的编程动作；
在所述预充电动作中，对所述第1位线、所述第3字线、及所述第2字线分别施加所述第1电压、所述第2电压、及第3电压；
在所述编程动作中，对所述第3字线施加所述编程电压。
3.根据权利要求1或2所述的半导体存储装置，其特征在于连接于所述第3字线的存储单元晶体管在对所述第3字线施加着所述第2电压时接通，连接于所述第1字线的存储单元晶体管在对所述第1字线施加着所述第3电压时接通。
4.根据权利要求1或2所述的半导体存储装置，其特征在于具备：
第2半导体层，具有贯通所述第1字线且设置在所述衬底的上方的第1部分、贯通所述第2及第3字线且设置在所述第1部分的上方的第2部分、及设置在所述第1部分与所述第2部分之间的接合部；及
第2位线，电连接于所述第2半导体层；
在所述写入动作中，所述第1位线连接于非写入对象的存储单元晶体管，所述第2位线连接于写入对象的存储单元晶体管，且对所述第2位线施加低于所述第1电压的第4电压。
5.根据权利要求1或2所述的半导体存储装置，其特征在于具备设置在所述第3字线的上方的第4字线；且
在所述预充电动作中，所述解码器对所述第4字线施加低于所述第2电压的第4电压。
6.根据权利要求1或2所述的半导体存储装置，其特征在于具备：
第4字线，设置在所述接合部的上方，且与所述接合部邻接；及
第5字线，设置在所述接合部的下方，且与所述接合部邻接；且
所述第3字线邻接于所述第2字线，所述第4字线与所述第5字线的间隔大于所述第3字线与所述第2字线的间隔。
7.根据权利要求1或2所述的半导体存储装置，其特征在于在平行于所述衬底面的方向上，所述接合部的直径大于所述第1部分与所述接合部的接触部分的直径，且大于所述第2部分与所述接合部的接触部分的直径。
8.一种半导体存储装置，其特征在于具备：
衬底；
多个导电层，介隔绝缘层积层在所述衬底的上方；
第1存储柱，具有所述衬底的上方的第1柱状部、所述第1柱状部的上方的第2柱状部、及所述第1柱状部与所述第2柱状部间的接合部，贯通所述多个导电层，且所述多个导电层与所述第1及第2柱状部的交叉部分作为存储单元晶体管发挥功能；
第1配线层，电连接于所述第1存储柱；
解码器，对所述多个导电层施加电压；
感测放大器，对所述第1配线层施加电压；及
控制电路，控制所述解码器及所述感测放大器，进行包括预充电动作及编程动作的写入动作而将数据写入到所述存储单元；
所述多个导电层包含所述接合部的上方的第1导电层、及邻接于所述第1导电层且比所述第1导电层距所述接合部远的第2导电层；
所述第1存储柱包含与所述第1导电层连接的第1存储单元晶体管、及与所述第2导电层连接的第2存储单元晶体管；
在对所述第2存储单元晶体管的所述预充电动作中，所述感测放大器对所述第1配线层施加第1电压，所述解码器对所述第2导电层施加第2电压，对所述第1导电层施加高于所述第2电压的第3电压；且
在对所述第2存储单元晶体管的所述编程动作中，所述解码器对所述第2导电层施加编程电压。
9.根据权利要求8所述的半导体存储装置，其特征在于所述第2存储单元晶体管在对所述第2导电层施加着所述第2电压时接通，且所述第1存储单元晶体管在对所述第1导电层施加着所述第3电压时接通。
10.根据权利要求8所述的半导体存储装置，其特征在于具备连接于所述第1配线层与所述第2存储单元晶体管之间的选择晶体管；且
在对所述第1配线层施加着所述第1电压，对所述第2导电层施加着所述写入电压，对所述选择晶体管的栅极施加着第4电压时，所述选择晶体管断开。
11.根据权利要求8所述的半导体存储装置，其特征在于具备：
第2存储柱，具有所述衬底的上方的第3柱状部、所述第3柱状部的上方的第4柱状部、及所述第3柱状部与所述第4柱状部间的接合部，贯通所述多个导电层，且所述多个导电层与所述第3及第4柱状部的交叉部分作为存储单元晶体管发挥功能；及
第2配线层，电连接于所述第2存储柱，且由所述感测放大器施加电压；且
在所述写入动作中，所述第1配线层连接于非写入对象的存储单元晶体管，所述第2配线层连接于写入对象的存储单元晶体管，所述感测放大器对所述第2配线层施加低于所述第1电压的第4电压。
12.根据权利要求8所述的半导体存储装置，其特征在于具备介隔绝缘层积层在所述第2导电层的上方的第3导电层；且
在所述预充电动作中，所述解码器对所述第3导电层施加低于所述第2电压的第4电压。
13.根据权利要求8所述的半导体存储装置，其特征在于具备：
第3导电层，设置在所述接合部的上方，且与所述接合部邻接；及
第4导电层，设置在所述接合部的下方，且与所述接合部邻接；且
所述第3导电层与所述第4导电层的间隔大于所述第2导电层与所述第1导电层的间隔。
14.根据权利要求8所述的半导体存储装置，其特征在于在平行于所述衬底面的方向上，所述接合部的直径大于所述第1柱状部与所述接合部的接触部分的直径，且大于所述第2柱状部与所述接合部的接触部分的直径。
15.一种半导体存储装置，其特征在于具备：
衬底；
多个导电层，介隔绝缘层积层在所述衬底的上方；
存储柱，具有所述衬底的上方的第1柱、所述第1柱的上方的第2柱、及所述第1柱与所述第2柱间的接合部，贯通所述多个导电层，且与所述多个导电层的交叉部分作为存储单元晶体管发挥功能；
配线层，电连接于所述存储柱；
解码器，对所述多个导电层施加电压；
感测放大器，对所述配线层施加电压；及
控制电路，控制所述解码器及所述感测放大器，进行包括预充电动作及编程动作的写入动作而将数据写入到所述存储单元晶体管；
所述多个导电层包含所述接合部的上方的第1导电层、比所述第1导电层距所述接合部远且邻接于所述第1导电层的第2导电层、设置在所述接合部的上方且与所述接合部邻接的第3导电层、及设置在所述接合部的下方且与所述接合部邻接的第4导电层；
所述第3导电层与所述第4导电层的间隔大于所述第2导电层与所述第1导电层的间隔；且
在对所述第2导电层施加编程电压的写入动作的所述预充电动作中，所述感测放大器对所述配线层施加第1电压，所述解码器对所述第2导电层施加第2电压，对所述第1导电层施加高于所述第2电压的第3电压。
16.根据权利要求15所述的半导体存储装置，其特征在于与所述第2导电层连接的第2存储单元晶体管在对所述第2导电层施加着所述第2电压时接通；且
与所述第1导电层连接的第1存储单元晶体管在对所述第1导电层施加着所述第3电压时接通。
17.根据权利要求15所述的半导体存储装置，其特征在于在所述配线层与连接于所述第2导电层的第2存储单元晶体管之间所连接的选择晶体管在对所述配线层施加着所述第1电压、对所述第2导电层施加着所述编程电压且对所述选择晶体管的栅极施加着第4电压时断开。
18.根据权利要求15所述的半导体存储装置，其特征在于具备介隔绝缘层积层在所述第2导电层的上方的第5导电层；且
在所述预充电动作中，所述解码器对所述第5导电层施加低于所述第2电压的第4电压。
19.根据权利要求15所述的半导体存储装置，其特征在于在平行于所述衬底面的方向上，所述接合部的直径大于所述第1柱与所述接合部的接触部分的直径，且大于所述第2柱与所述接合部的接触部分的直径。
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