CN109935256B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN109935256B
CN109935256B CN201810846136.2A CN201810846136A CN109935256B CN 109935256 B CN109935256 B CN 109935256B CN 201810846136 A CN201810846136 A CN 201810846136A CN 109935256 B CN109935256 B CN 109935256B
Authority
CN
China
Prior art keywords
word line
voltage
conductors
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810846136.2A
Other languages
English (en)
Other versions
CN109935256A (zh
Inventor
泉达雄
小宫怜子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN109935256A publication Critical patent/CN109935256A/zh
Application granted granted Critical
Publication of CN109935256B publication Critical patent/CN109935256B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种能够使存储的数据的可靠性提升的半导体存储装置。实施方式的半导体存储装置包含隔着绝缘体而积层的多个导电体及柱。柱通过多个导电体，且包含第1及第2柱状部、及接合部。第1柱状部所通过的多个导电体中，距接合部最近的导电体与其他任一个导电体分别作为第1虚设字线(LDWL)及第1字线(WL)(LMH)发挥功能。第2柱状部所通过的多个导电体中，距接合部最近的导电体与其他任一个导电体分别作为第2虚设字线(UDWL)及第2字线(WL)(UMH)发挥功能。在选择了第2字线的写入动作中的预充电动作中，对第2虚设字线及第2字线分别施加第1电压，对第1字线施加比第1电压低的第2电压。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-242858号(申请日：2017年12月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够使存储的数据的可靠性提升的半导体存储装置。
实施方式的半导体存储装置包含多个导电体、柱、及控制器。多个导电体隔着绝缘体而积层。柱通过多个导电体，包含第1柱状部、第2柱状部、以及第1柱状部及第2柱状部间的接合部，且与多个导电体的交叉部分分别作为晶体管发挥功能。控制器执行写入动作。第1柱状部所通过的多个导电体中，距接合部最近的导电体与其他任一个导电体分别作为第1虚设字线、及第1字线发挥功能。第2柱状部所通过的多个导电体中，距接合部最近的导电体与其他任一个导电体分别作为第2虚设字线、及第2字线发挥功能。控制器在写入动作中，执行包括包含预充电动作的编程动作的编程循环。控制器在选择了第1字线的写入动作中的预充电动作中，对第1字线、第1虚设字线、第2虚设字线、及第2字线分别施加比接地电压高的第1电压。控制器在选择了第2字线的写入动作中的预充电动作中，对第1字线施加比第1电压低的第2电压，对第2虚设字线及第2字线分别施加第1电压。
附图说明
图1是表示实施方式的半导体存储装置的整体构成的一例的框图；
图2是表示实施方式的存储单元阵列的电路构成的一例的电路图；
图3是表示实施方式的存储单元晶体管的阈值电压的分布的一例的阈值分布图；
图4是表示实施方式的存储单元阵列的截面构成的一例的剖视图；
图5是表示实施方式的行解码器模块的电路构成的一例的电路图；
图6是表示实施方式的半导体存储装置中的写入动作的一例的流程图；
图7是表示实施方式的半导体存储装置中的第1写入动作的编程动作中的各布线的电压的一例的时序图；
图8是表示实施方式的半导体存储装置中的第2写入动作的编程动作中的各布线的电压的一例的时序图；
图9是表示实施方式的比较例的半导体存储装置中的第2写入动作的编程动作中的各布线的电压的一例的时序图；
图10是表示实施方式的比较例的半导体存储装置中的第2写入动作的编程动作中的存储器柱内部的电子的行为的一例的示意图；
图11是表示实施方式的比较例的半导体存储装置中的存储单元晶体管的阈值电压的分布的一例的阈值分布图；
图12是表示实施方式的变化例的半导体存储装置中的第2写入动作的编程动作中的各布线的电压的一例的时序图。
具体实施方式
以下，参照示意性的附图对实施方式进行说明。实施方式例示用于将发明的技术思想具体化的装置及方法。在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字母之后的数字以包含相同字母的参照符号的形式被参照，且用于对具有相同构成的要素彼此加以区别。在不需要将以包含相同字母的参照符号表示的要素相互区别的情况下，这些要素通过仅包含相同字母的参照符号被参照。
[实施方式]
以下，对实施方式的半导体存储装置进行说明。
[1]构成
[1-1]半导体存储装置10的整体构成
图1表示实施方式的半导体存储装置10的整体构成的一例。如图1所示，半导体存储装置10包含存储单元阵列11、输入输出电路12、寄存器部13、逻辑控制器14、定序器15、就绪/忙碌控制电路16、以及电压产生电路17、行解码器模块18、及读出放大器模块19。
存储单元阵列11包含块BLK0～BLKn(n为1以上的整数)。块BLK是与位线及字线建立关联的多个非易失性存储单元的集合，例如成为数据的删除单位。并不限定于此，关于其他删除动作，分别记载在题为“非易失性半导体存储装置”的在2011年9月18日提出申请的美国专利申请13/235,389号、题为“非易失性半导体存储装置”的在2010年1月27日提出申请的美国专利申请12/694,690号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
输入输出电路12在与外部的存储器控制器之间收发例如8比特宽度的输入输出信号I/O1～I/O8。输入输出信号I/O例如包含数据DAT、地址信息ADD、或指令CMD等。例如，输入输出电路12将从外部的存储器控制器接收到的数据DAT传输到读出放大器模块19。另外，输入输出电路12将由读出放大器模块19从存储单元阵列11读出并从读出放大器模块19传输来的数据DAT发送到外部的存储器控制器。
寄存器部13包含状态寄存器13A、地址寄存器13B、及指令寄存器13C。状态寄存器13A例如保存定序器15的状态信息STS，并根据定序器15的指示将状态信息STS传输到输入输出电路12。地址寄存器13B保存从输入输出电路12传输来的地址信息ADD。地址信息ADD例如包含块地址、页地址、及列地址。指令寄存器13C保存从输入输出电路12传输来的指令CMD。
逻辑控制器14根据从外部的存储器控制器接收到的各种控制信号，分别对输入输出电路12及定序器15进行控制。作为各种控制信号，例如使用芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、及写入保护信号/WP。芯片使能信号/CE是用来使半导体存储装置10成为使能的信号。指令锁存使能信号CLE是用来向输入输出电路12通知接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是用来向输入输出电路12通知接收到的输入输出信号I/O为地址信息ADD的信号。写入使能信号/WE是用来对输入输出电路12命令输入输出信号I/O的输入的信号。读出使能信号/RE是用来对输入输出电路12命令输入输出信号I/O的输出的信号。写入保护信号/WP是用来当电源接通断开时使半导体存储装置10为保护状态的信号。
定序器15根据保存在寄存器部13的地址信息ADD及指令CMD，控制半导体存储装置10整体的动作。例如，定序器15控制电压产生电路17、行解码器模块18、读出放大器模块19等而执行写入动作。
就绪/忙碌控制电路16根据定序器15的动作状态，产生就绪/忙碌信号RBn。就绪/忙碌信号RBn是用来向外部的控制器通知如下的信号，即，半导体存储装置10是接收来自外部的存储器控制器的命令的就绪状态还是不接收命令的忙碌状态。
电压产生电路17根据定序器15的控制产生所需电压，并将所产生的电压供给至存储单元阵列11、行解码器模块18、读出放大器模块19等。例如，电压产生电路17对根据保存在地址寄存器13B的页地址所选择的字线施加所需电压。
行解码器模块18根据保存在地址寄存器13B的块地址，选择执行各种动作的块BLK。然后，行解码器模块18将从电压产生电路17供给的电压施加到例如所选择的块BLK中设置的字线。
读出放大器模块19从存储单元阵列11读出数据DAT，并将所读出的数据DAT传输到输入输出电路12。另外，读出放大器模块19基于从输入输出电路12接收到的数据DAT，对各位线施加所需电压。
[1-2]存储单元阵列11的构成
(存储单元阵列11的电路构成)
图2是实施方式的存储单元阵列11的电路构成的一例，抽取1个块BLK进行表示。如图2所示，块BLK包含例如4个串单元SU0～SU3。
各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。另外，各NAND串NS例如包含存储单元晶体管MT0～MT15、虚设晶体管LDT及UDT、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷蓄积层，将数据非易失地存储。虚设晶体管LDT及UDT各自例如为与存储单元晶体管MT相同的构成，是不用来存储数据的存储单元晶体管。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，选择晶体管ST1的漏极连接于对应的位线BL。在选择晶体管ST1的源极与虚设晶体管UDT的漏极之间串联连接着存储单元晶体管MT8～MT15。虚设晶体管UDT的源极连接于虚设晶体管LDT的漏极。在虚设晶体管LDT的源极与选择晶体管ST2的漏极之间串联连接着存储单元晶体管MT0～MT7。
在同一块BLK中，存储单元晶体管MT0～MT15各自的控制栅极分别共通连接于字线WL0～WL15。虚设晶体管UDT的控制栅极共通连接于虚设字线UDWL。虚设晶体管LDT的控制栅极共通连接于虚设字线LDWL。串单元SU0～SU3各自中所包含的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
对位线BL0～BLm分配互不相同的列地址，各位线BL共通连接多个块BLK间对应的NAND串NS的选择晶体管ST1。字线WL0～WL15以及虚设字线UDWL及LDWL分别针对每一块BLK而设置。源极线SL在多个块BLK间被共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT被称为单元组件CU。单元组件CU的存储容量根据存储单元晶体管MT存储的数据的比特数而变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据。
以下，以应用使1个存储单元晶体管MT存储2比特数据的MLC(Multi-Level Cell，多层单元)方式作为存储单元晶体管MT的写入方式的情况为例进行说明。
(存储单元晶体管MT的阈值分布)
图3是存储单元晶体管MT的阈值分布及读出电压的一例，纵轴表示存储单元晶体管MT的个数，横轴表示存储单元晶体管MT的阈值电压Vth。应用MLC方式的多个存储单元晶体管MT如图3所示，形成4个阈值分布。
所述4个阈值分布例如按照阈值电压从低到高的顺序称为“ER”电平、“A”电平、“B”电平、“C”电平。对“ER”电平、“A”电平、“B”电平、及“C”电平各自的阈值分布分配互不相同的2比特数据。删除状态的存储单元晶体管MT的阈值电压包含于“ER”电平。写入有数据的存储单元晶体管MT的阈值电压根据所写入的数据而包含于“ER”电平、“A”电平、“B”电平、或“C”电平。
在相邻的阈值分布之间分别设定读出电压。例如，读出电压AR设定在“ER”电平中的最大的阈值电压与“A”电平中的最小的阈值电压之间。在使用读出电压AR的读出动作中，对所选择的字线WL施加读出电压AR，使与“ER”电平对应的存储单元晶体管MT成为接通状态，使包含于“A”电平以上的阈值分布的存储单元晶体管MT成为断开状态。由此，读出放大器模块19可判定存储单元晶体管MT的阈值电压包含于“ER”电平的阈值分布还是包含于“A”电平以上的阈值分布。
其他读出电压也同样地设定，读出电压BR设定在“A”电平的阈值分布与“B”电平的阈值分布之间，读出电压CR设定在“B”电平的阈值分布与“C”电平的阈值分布之间。在比最高的阈值分布中的最大的阈值电压高的电压中设定读出通过电压VREAD。栅极被施加读出通过电压VREAD的存储单元晶体管MT无关于存储的数据而成为接通状态。
(存储单元阵列11的构造)
图4是实施方式的存储单元阵列11的截面构造的一例，分别示出省略了层间绝缘膜的存储单元阵列11的截面、以及X轴、Y轴、及Z轴。如图4所示，半导体存储装置10包含半导体基板20、导电体21～28、存储器柱MH、及接触插塞BLC。
半导体基板20的表面对应于XY平面。在半导体基板20的上方隔着绝缘膜设置着导电体21。导电体21形成为沿着XY平面的板状，作为源极线SL发挥功能。在导电体21上，在X方向上排列着沿着YZ平面的多个狭缝SLT。导电体21上且相邻的狭缝SLT间的构造体例如对应于1个串单元SU。
具体来说，在导电体21上且相邻的狭缝SLT间，从下层起依次设置着导电体22、8个导电体23、导电体24、导电体25、8个导电体26、及导电体27。这些导电体中，在Z方向上相邻的导电体隔着层间绝缘膜而积层。导电体22～27分别形成为沿着XY平面的板状。
导电体22作为选择栅极线SGS发挥功能。8个导电体23从下层起依次分别作为字线WL0～WL7发挥功能。导电体24及25分别作为虚设字线LDWL及UDWL发挥功能。8个导电体26从下层起依次分别作为字线WL8～WL15发挥功能。导电体27作为选择栅极线SGD发挥功能。
多个存储器柱MH例如沿Y方向呈错位状排列(未图示)，且各自作为1个NAND串NS发挥功能。各存储器柱MH以从导电体27的上表面到达至导电体21的上表面的方式，通过导电体22～27而设置。另外，各存储器柱MH是将多个柱状部连结而设置，包含下部柱LMH、上部柱UMH、及下部柱LMH与上部柱UMH间的接合部JT。
上部柱UMH设置在下部柱LMH上，下部柱LMH与上部柱UMH之间经由接合部JT而接合。例如，接合部JT的外径比下部柱LMH与接合部JT的接触部分的外径大，且比上部柱UMH与接合部JT的接触部分的外径大。设置着接合部JT的接合层的Z方向上的间隔(导电体24及25间的间隔)比相邻的导电体23的间隔宽，且比相邻的导电体26的间隔宽。
另外，存储器柱MH例如包含阻挡绝缘膜29、绝缘膜30、穿隧氧化膜31、及导电性的半导体材料32。阻挡绝缘膜29设置在形成存储器柱MH的存储孔的内壁。绝缘膜30设置在阻挡绝缘膜29的内壁，作为存储单元晶体管MT的电荷蓄积层发挥功能。穿隧氧化膜31设置在绝缘膜30的内壁。半导体材料32设置在穿隧氧化膜31的内壁，在半导体材料32内形成NAND串NS的电流路径。存储器柱MH也可在半导体材料32的内壁包含不同材料。
存储器柱MH与导电体22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MH与8个导电体23交叉的部分从下层起依次分别作为存储单元晶体管MT0～MT7发挥功能。存储器柱MH与导电体24交叉的部分作为虚设晶体管LDT发挥功能。如图所示，选择晶体管ST2、存储单元晶体管MT0～MT7、及虚设晶体管LDT分别由下部柱LMH通过的部分形成。
存储器柱MH与导电体25交叉的部分作为虚设晶体管UDT发挥功能。存储器柱MH与8个导电体26交叉的部分从下层起依次分别作为存储单元晶体管MT8～MT15发挥功能。存储器柱MH与导电体27交叉的部分作为选择晶体管ST1发挥功能。如图所示，虚设晶体管UDT、存储单元晶体管MT8～MT15、及选择晶体管ST1分别由上部柱UMH通过的区域形成。
在较存储器柱MH的上表面更上层，隔着层间绝缘膜设置着导电体28。导电体28形成为在X方向上延伸的线状，作为位线BL发挥功能。多个导电体28沿Y方向排列(未图示)，导电体28与对应于每一串单元SU的1个存储器柱MH电连接。具体来说，在各串单元SU，在各存储器柱MH内的半导体材料32上设置着导电性的接触插塞BLC，在接触插塞BLC上设置着1个导电体28。存储器柱MH及导电体28间的连接也可经由多个接触插塞、布线等。
此外，存储单元阵列11的构成并不限定于所述构成。例如，各块BLK包含的串单元SU的个数可设计为任意个数。另外，各NAND串NS包含的存储单元晶体管MT、虚设晶体管UDT及LDT、以及选择晶体管ST1及ST2分别可设计为任意个数。
另外，字线WL、虚设字线UDWL及LDWL、以及选择栅极线SGD及SGS的条数分别根据存储单元晶体管MT、虚设晶体管UDT及LDT、以及选择晶体管ST1及ST2的个数变更。也可对选择栅极线SGS分配分别设置在多层的多个导电体22，也可对选择栅极线SGD分配分别设置在多层的多个导电体27。
关于其他存储单元阵列11的构成，例如分别记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号、题为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
[1-3]行解码器模块18的构成
图5表示实施方式的行解码器模块18的电路构成的一例，一并示出电压产生电路17与行解码器模块18之间的布线。如图5所示，行解码器模块18包含行解码器RD0～RDn。
行解码器RD0～RDn分别与块BLK0～BLKn建立关联。也就是说，1个行解码器RD与1个块BLK建立关联。以下，着眼于块BLK0对应的行解码器RD0，对行解码器RD的详细的电路构成进行说明。
行解码器RD包含块解码器BD以及高耐压n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管TR0～TR22。块解码器BD将块地址解码，并根据解码结果对传输栅极线TG施加特定的电压。传输栅极线TG共通连接于晶体管TR0～TR22各自的栅极。晶体管TR0～TR22分别连接于从电压产生电路17布线的信号线与设置在块BLK0的布线之间。
具体来说，晶体管TR0的漏极连接于信号线SGSD，晶体管TR0的源极连接于块BLK0的选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7，晶体管TR1～TR8各自的源极分别连接于设置在块BLK0的字线WL0～WL7各自的一端。晶体管TR9的漏极连接于信号线LCGD，晶体管TR9的源极连接于虚设字线LDWL。
晶体管TR10的漏极连接于信号线UCGD，晶体管TR10的源极连接于虚设字线UDWL。晶体管TR11～TR18各自的漏极分别连接于信号线CG8～CG15，晶体管TR11～TR18各自的源极分别连接于设置在块BLK0的字线WL8～WL15各自的一端。晶体管TR19～22各自的漏极分别连接于信号线SGDD0～SGDD3，晶体管TR19～22各自的源极分别连接于选择栅极线SGD0～SGD3。
通过以上构成，行解码器模块18可选择执行各种动作的块BLK，并对所选择的块BLK施加从电压产生电路17供给的电压。具体来说，在各种动作时，选择及非选择块BLK对应的块解码器BD分别将“H”电平及“L”电平的电压施加到传输栅极线TG。
例如，在选择了块BLK0的情况下，行解码器RD0中包含的晶体管TR0～TR22成为接通状态，其他行解码器RD中包含的晶体管TR0～TR22成为断开状态。也就是说，形成设置在块BLK0的各布线与对应的信号线之间的电流路径，而将设置在其他块BLK的各布线与对应的信号线之间的电流路径阻断。结果，通过电压产生电路17分别施加到各信号线的电压经由行解码器RD0，分别施加到所选择的块BLK0中设置的各布线。
[2]动作
(写入动作的概略)
在实施方式的半导体存储装置10的写入动作中，定序器15重复执行编程动作与验证动作的组合即编程循环。
在编程动作中，对写入对象的存储单元晶体管MT的控制栅极施加编程电压VPGM，而该存储单元晶体管MT的阈值电压上升。编程电压VPGM是可将电子注入到存储单元晶体管MT的电荷蓄积层的高电压，每当重复编程循环时便会升高。另外，在编程动作中，例如使用自升压技术，抑制写入禁止的存储单元晶体管MT中的阈值电压的上升。
进而，实施方式的编程动作包含预充电动作。预充电动作是以下动作，即，使写入对象的存储单元晶体管MT对应的NAND串NS的通道中的残留电子减少，而使写入禁止的存储单元晶体管MT对应的NAND串NS的通道电位上升。预充电动作在对所选择的字线WL施加编程电压VPGM之前执行。
验证动作是判定存储单元晶体管MT的阈值电压是否已达到所需电压的读出动作。实施验证动作的读出电平可随着写入动作进行而适当变更。通过验证动作的存储单元晶体管MT在之后的编程动作中被设定为写入禁止。
图6是表示实施方式的半导体存储装置10的写入动作的一例的流程图。在写入动作中，首先，半导体存储装置10如图6所示，从外部的存储器控制器接收指示写入动作的指令CMD、写入数据DAT、及地址信息ADD(步骤S10)。
接着，定序器15确认接收到的地址信息ADD所指定的地址(步骤S11)。具体来说，定序器15确认根据接收到的地址信息ADD选择的字线WL与下部柱LMH对应还是与上部柱UMH对应。
在所选择的字线WL与下部柱LMH对应的情况下(步骤S12为是(YES))，定序器15执行第1写入动作(步骤S13)。另一方面，在所选择的字线WL与上部柱UMH对应的情况下(步骤S12为否(NO))，定序器15执行第2写入动作(步骤S14)。
然后，定序器15当通过执行第1写入动作或第2写入动作，使所选择的字线WL对应的各存储单元晶体管MT的阈值电压分别变化为基于对应的写入数据DAT的电压时，结束写入动作。
在以上所说明的第1写入动作与第2写入动作之间，编程动作中的预充电动作的方法不同。以下，分别对第1写入动作及第2写入动作的详细动作进行说明。
在以下的说明中，将所选择的字线WL称为选择字线WLsel。将连接于写入对象的存储单元晶体管MT的位线BL称为写入对象的位线BL。将连接于写入禁止的存储单元晶体管MT的位线BL称为写入禁止的位线BL。
在选择了与下部柱LMH对应的字线WL的情况下，将设置在选择字线WLsel与虚设字线LDWL之间的字线WL称为字线WLD，在选择了与上部柱UMH对应的字线WL的情况下，将设置在选择字线WLsel与选择栅极线SGD之间的字线WL称为字线WLD。
在选择了与下部柱LMH对应的字线WL的情况下，将设置在选择字线WLsel与选择栅极线SGS之间的字线WL称为字线WLS，在选择了与上部柱UMH对应的字线WL的情况下，将设置在选择字线WLsel与虚设字线UDWL之间的字线WL称为字线WLS。
(第1写入动作)
图7表示实施方式的半导体存储装置10中的第1写入动作的编程动作中的选择栅极线SGD、字线WL、虚设字线LDWL及UDWL、以及位线BL各自的电压的一例。另外，在第1写入动作中，选择与下部柱LMH对应的字线WL，因此，图7表示与下部柱LMH对应的字线WLD及WLS各自的电压。
如图7所示，在时刻t0以前的初始状态下，各选择栅极线SGD、各字线WL、虚设字线LDWL及UDWL、以及位线BL各自的电压例如成为电压VSS。电压VSS是半导体存储装置10的接地电压。
在时刻t0，行解码器模块18对各选择栅极线SGD施加电压VSGDH，对上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD、以及选择字线WLsel分别施加电压VPC。电压VSGDH及VPC分别是比电压VSS高的电压。电压VPC例如设定为比电压VSGDH低的电压。
如果对选择栅极线SGD施加电压VSGDH，则选择晶体管ST1成为接通状态。如果对上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD、以及选择字线WLsel分别施加电压VPC，则这些布线对应的晶体管分别成为接通状态。
另外，在时刻t0，读出放大器模块19对写入对象的位线BL施加电压VSS，对写入禁止的位线BL施加电压VBL。电压VBL是比电压VSS高的电压。
此时，在连接着写入对象的位线BL的NAND串NS中，由于选择字线WLsel对应的存储单元晶体管MT与选择晶体管ST1之间的晶体管成为接通状态，以及对应的位线BL被施加电压VSS，所以从选择字线WLsel对应的存储单元晶体管MT到选择晶体管ST1为止的区域中的通道内的残留电子被吸引到位线BL。
另一方面，在连接着写入禁止的位线BL的NAND串NS中，由于选择字线WLsel对应的存储单元晶体管MT与选择晶体管ST1之间的晶体管成为接通状态，以及对应的位线BL被施加电压VBL，所以从选择字线WLsel对应的存储单元晶体管MT到选择晶体管ST1为止的区域中的通道电位变得比连接于写入对象的位线BL的NAND串NS的通道电位高。
在时刻t1，行解码器模块18使各选择栅极线SGD、上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD、以及选择字线WLsel各自的电压下降至VSS。
如果各选择栅极线SGD的电压下降至VSS，则各选择栅极线SGD所对应的选择晶体管ST1成为断开状态，各自所对应的NAND串NS的通道成为浮动状态。此时，连接着写入禁止的位线BL的NAND串NS的通道电位保持通过时刻t0时的动作上升后的状态。
以上所说明的时刻t0及t1时的动作对应于第1写入动作的编程动作中的预充电动作。
在时刻t2，行解码器模块18对所选择的串单元SU对应的选择栅极线SGD施加电压VSGD，并对非选择的串单元SU对应的选择栅极线SGD施加电压VSS。电压VSGD是比电压VSS高且比电压VSGDH低的电压。
如果对选择栅极线SGD施加电压VSGD，且对位线BL施加电压VBL，则选择晶体管ST1成为断开状态，对应的NAND串NS的通道成为浮动状态。也就是说，在所选择的串单元SU中，连接于写入禁止的位线BL的NAND串NS的通道成为浮动状态。
然后，行解码器模块18对上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD及WLS、以及选择字线WLsel分别施加电压VPASS。电压VPASS是比电压VSGD高的电压。
如果对上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD及WLS、以及选择字线WLsel分别施加电压VPASS，则成为浮动状态的NAND串NS的通道电位因与字线WL的耦合而上升(自升压)。另一方面，在连接于写入对象的位线BL的NAND串NS中，由于该位线BL被施加电压VSS，所以通道电位的上升得到抑制。
在时刻t3，行解码器模块18对选择字线WLsel施加编程电压VPGM。
如果对选择字线WLsel施加编程电压VPGM，则通过选择字线WLsel与连接于写入对象的位线BL的NAND串NS的通道的电压差，向写入对象的存储单元晶体管MT的电荷蓄积层注入电子，从而该存储单元晶体管MT的阈值电压上升。
另一方面，选择字线WLsel与连接于写入禁止的位线BL的NAND串NS的通道的电压差通过自升压而变小，所以写入禁止的存储单元晶体管MT中的阈值电压的变动得到抑制。
在时刻t4，行解码器模块18使选择字线WLsel的电压下降至VPASS。
在时刻t5，行解码器模块18使上部柱UMH的字线WL、虚设字线LDWL及UDWL、下部柱LMH的字线WLD及WLS、以及选择字线WLsel各自的电压下降至VSS。这样一来，成为浮动状态的NAND串NS的通道电压随着字线WL的电压下降而下降。
另外，在时刻t5，行解码器模块18使所选择的串单元SU对应的选择栅极线SGD的电压下降至VSS，读出放大器模块19使写入禁止的位线BL的电压下降至VSS。这样一来，各布线的电压恢复为初始状态。
以上所说明的一系列动作对应于1次编程动作。定序器15当编程动作结束时执行验证动作，并根据该验证结果，决定是否执行下一编程循环。然后，定序器15当例如通过重复编程循环侦测到已通过最高电平的验证时，结束第1写入动作。
(第2写入动作)
图8表示实施方式的半导体存储装置10中的第2写入动作的编程动作中的选择栅极线SGD、字线WL、虚设字线LDWL及UDWL、以及位线BL各自的电压的一例。另外，在第2写入动作中，选择与上部柱UMH对应的字线WL，因此，图8表示与上部柱UMH对应的字线WLD及WLS各自的电压。
如图8所示，第2写入动作的编程动作相对于利用图7所说明的第1写入动作的编程动作而言，时刻t0及t1各自所对应的动作(预充电动作)不同。
具体来说，在时刻t0，行解码器模块18对各选择栅极线SGD施加电压VSGDH，对上部柱UMH的字线WLD、选择字线WLsel、以及虚设字线LDWL及UDWL分别施加电压VPC，对上部柱UMH的字线WLS施加电压VPCH，对下部柱LMH的字线WL施加例如电压VSS。电压VPCH是比电压VPC高的电压。优选栅极被施加电压VPCH的存储单元晶体管MT无关于存储的数据而成为接通状态，电压VPCH例如设定为相当于电压VREAD的电压。
如果对选择栅极线SGD施加电压VSGDH，则选择晶体管ST1成为接通状态。如果对上部柱UMH的字线WLD、选择字线WLsel、以及虚设字线LDWL及UDWL分别施加电压VPC，则这些布线对应的晶体管分别成为接通状态。
另外，如果对上部柱UMH的字线WLS施加电压VPCH，则与上部柱的字线WLS对应的存储单元晶体管MT例如无关于保存的数据而成为接通状态。
另外，在时刻t0，读出放大器模块19对写入对象的位线BL施加电压VSS，对写入禁止的位线BL施加电压VBL。电压VBL是比电压VSS高的电压。
此时，在连接着写入对象的位线BL的NAND串NS中，由于虚设晶体管LDT与选择晶体管ST1之间的晶体管成为接通状态，以及对应的位线BL被施加电压VSS，所以从虚设晶体管LDT到选择晶体管ST1为止的区域中的通道内的残留电子被吸引到位线BL。
另一方面，在连接着写入禁止的位线BL的NAND串NS中，由于虚设晶体管LDT与选择晶体管ST1之间的晶体管成为接通状态，以及对应的位线BL被施加电压VBL，所以从虚设晶体管LDT到选择晶体管ST1为止的区域中的通道电位变得比连接于写入对象的位线BL的NAND串NS的通道电位高。
在时刻t1，行解码器模块18使各选择栅极线SGD、上部柱UMH的字线WLD及WLS、选择字线WLsel、虚设字线LDWL及UDWL、以及下部柱LMH的字线WL各自的电压下降至VSS。第2写入动作中的其他动作由于与第1写入动作相同，所以省略说明。
[3]效果
根据以上所说明的实施方式的半导体存储装置10，能够使半导体存储装置存储的数据的可靠性提升。以下，对实施方式的半导体存储装置10的详细效果进行说明。
作为在存储单元三维地积层而成的半导体存储装置中增加存储单元的积层数的方法，考虑沿积层方向连结地形成多个存储孔，利用经连结的存储孔形成1个存储器柱MH。在该情况下，在半导体存储装置的制造步骤中，可降低存储孔加工时的蚀刻步骤的深宽比，从而可降低蚀刻步骤的工艺难易度。
在具有这种构造的半导体存储装置中，存储器柱MH例如包含用来将下层侧的存储孔与上层侧的存储孔连结的接合部JT。与接合部JT相邻的存储单元晶体管MT(或虚设晶体管)间的间隔多数情况下设计为比其他存储单元晶体管MT间的间隔宽。
在这种情况下，存在以下倾向，即，与接合部JT相邻的存储单元晶体管MT的特性与其他存储单元晶体管MT的特性不同。而且，存在以下倾向，即，在NAND串NS的通道内的接合部JT对应的区域，与其他区域相比，电子更容易残留。接合部JT中的残留电子在对于与上部柱UMH对应的存储单元晶体管MT的写入动作中，可能会导致误写入。以下，对由接合部JT引起的误写入的模型的一例进行说明。
图9表示实施方式的比较例的第2写入动作的编程动作中的选择栅极线SGD、字线WL、虚设字线LDWL及UDWL、以及位线BL各自的电压的一例。
如图9所示，比较例的第2写入动作的编程动作相对于利用图8所说明的实施方式的第2写入动作的编程动作而言，时刻t0及t1各自所对应的动作(预充电动作)不同。
具体来说，在时刻t0，行解码器模块18对各选择栅极线SGD施加电压VSGDH，对上部柱UMH的字线WLD、及选择字线WLsel分别施加电压VPC，对上部柱UMH的字线WLS、虚设字线LDWL及UDWL、以及下部柱LMH的字线WL分别施加例如电压VSS。
此时，在连接着写入对象的位线BL的NAND串NS中，与利用图7所说明的实施方式的第1写入动作的编程动作同样地，从选择字线WLsel对应的存储单元晶体管MT到选择晶体管ST1为止的区域中的通道内的残留电子被吸引到位线BL。也就是说，在比较例的预充电动作中，对接近的字线施加电压VPC，在残留电子被吸引的通道的区域中不包含接合部JT。
图10表示实施方式的比较例的第2写入动作的编程动作中的半导体柱内部的电子的行为的一例。另外，图10抽取存储单元阵列11的一部分区域进行表示，例示出选择了上部柱UMH的字线WL8的情况。
如图10所示，在比较例的第2写入动作的编程动作中，对上部柱UMH的字线WL8施加编程电压时，接合部JT中的NAND串NS的通道(半导体材料32)内的残留电子有可能被注入到所选择的存储单元晶体管MT的电荷蓄积层。
这个现象可能会在选择与上部柱UMH对应的存储单元晶体管MT的第2写入动作中产生。原因在于，在选择与下部柱LMH对应的存储单元晶体管MT的第1写入动作中，在预充电动作中NAND串NS的通道内的残留电子被吸引的区域中包含与接合部JT对应的区域。
图11表示实施方式的比较例的存储单元晶体管MT的阈值分布的一例。根据所述原因，存在以下情况，即，比较例的与上部柱UMH对应的存储单元晶体管MT的阈值分布相对于与下部柱LMH对应的存储单元晶体管MT的阈值分布，具有如图11所示的上下端的扩展。
相对于此，在实施方式的第2写入动作的编程动作中的预充电动作中，行解码器模块18对与接合部JT相邻的虚设字线UDWL及LDWL分别施加电压VPC，对上部柱UMH的字线WLS施加电压VPCH。
也就是说，在实施方式的预充电动作中，虚设晶体管LDT及UDT成为接通状态，对接合部JT的区域也施加虚设字线UDWL及LDWL的电压。进而，对写入已结束的与上部柱UMH的字线WLS对应的存储单元晶体管MT施加电压VPCH，因此，无关于写入的数据，这些存储单元晶体管MT成为接通状态。
结果，在实施方式的半导体存储装置10中，从选择字线WLsel对应的存储单元晶体管MT到选择晶体管ST1为止的区域中的通道内的残留电子被吸引到位线BL，所以能够使与接合部JT对应的区域中的残留电子减少。
由此，实施方式的半导体存储装置10可抑制接合部JT中的残留电子所引起的误写入，从而可抑制与上部柱UMH对应的存储单元晶体管MT中的阈值分布的扩展。因此，实施方式的半导体存储装置10可抑制读出动作中的错误比特数，从而能够使存储的数据的可靠性提升。
[变化例等]
实施方式的半导体存储装置包含多个导电体、柱＜例如图4、MH＞、及控制器＜例如图1、15＞。多个导电体隔着绝缘体而积层。柱通过多个导电体，包含第1柱状部＜例如图4、LMH＞、第2柱状部＜例如图4、UMH＞、以及第1柱状部及第2柱状部间的接合部＜例如图4、JT＞，且与多个导电体的交叉部分分别作为晶体管发挥功能。控制器执行写入动作。第1柱状部所通过的多个导电体中，距接合部最近的导电体＜例如图4、24＞与其他任一个导电体＜例如图4、23＞分别作为第1虚设字线＜例如图4、LDWL＞、及第1字线＜例如图4、WL(LMH)＞发挥功能。第2柱状部所通过的多个导电体中，距接合部最近的导电体＜例如图4、25＞与其他任一个导电体＜例如图4、26＞分别作为第2虚设字线＜例如图4、UDWL＞、及第2字线＜例如图4、WL(UMH)＞发挥功能。控制器在写入动作中，执行包括包含预充电动作的编程动作的编程循环。控制器在选择了第1字线的写入动作中的预充电动作＜例如图7、第1写入动作＞中，对第1字线、第1虚设字线、第2虚设字线、及第2字线分别施加比接地电压高的第1电压＜例如图7、VPC＞。控制器在选择了第2字线的写入动作中的预充电动作＜例如图8、第2写入动作＞中，对第1字线施加比第1电压低的第2电压＜例如图8、VSS＞，对第2虚设字线及第2字线分别施加第1电压。由此，半导体存储装置10能够使存储的数据的可靠性提升。
此外，在实施方式所说明的第2写入动作中，也能够使上部柱UMH对应的虚设字线UDWL与下部柱LMH对应的虚设字线LDWL进行不同动作。以下，利用图12对本变化例进行说明。
图12表示实施方式的变化例的第2写入动作的编程动作中所选择的块BLK对应的选择栅极线SGD、字线WL、虚设字线LDWL及UDWL、以及位线BL各自的电压的一例。
如图12所示，变化例的第2写入动作的编程动作相对于利用图8所说明的实施方式的第2写入动作的编程动作而言，时刻t0及t1时的虚设字线LDWL及UDWL的动作不同。
具体来说，在时刻t0，行解码器模块18对各选择栅极线SGD施加电压VSGDH，对上部柱UMH的字线WLD、选择字线WLsel、及虚设字线LDWL分别施加电压VPC，对上部柱UMH的字线WLS、虚设字线UDWL、以及下部柱LMH的字线施加例如电压VSS。实施方式的变化例的第2写入动作的其他动作由于与利用图8所说明的实施方式的第2写入动作相同，所以省略说明。
像这样，在变化例的第2写入动作的预充电动作中，对虚设晶体管LDT施加电压VSS。在变化例的第2写入动作的预充电动作中，与上部柱UMH对应的虚设晶体管UDT成为接通状态，所以，能够使接合部中的NAND串NS的通道内的残留电子相较比较例的第2写入动作的预充电动作减少。
因此，变化例的第2写入动作可抑制接合部JT中的残留电子所引起的误写入，从而可抑制与上部柱UMH对应的存储单元晶体管MT中的阈值分布的扩展。因此，实施方式的变化例的半导体存储装置10可抑制读出动作中的错误比特数，从而能够使存储的数据的可靠性提升。
在所述实施方式中，以应用使1个存储单元晶体管MT存储2比特的数据的MLC(Multi-Level Cell)方式作为存储单元晶体管MT的写入方式的情况为例进行了说明，但并不限定于此。例如，也能够使1个存储单元晶体管MT存储1比特的数据，也可存储3比特以上的数据。在这种情况下，通过应用所述实施方式中的第2写入动作，也能够使存储的数据的可靠性提升。
在所述实施方式中，以利用与接合部JT相邻的晶体管作为虚设晶体管的情况为例进行了说明，但并不限定于此。例如，也可利用相对于接合部JT设置在一侧的晶体管作为虚设晶体管，也可利用设置在另一侧的晶体管作为存储单元晶体管，还可利用设置在两侧的晶体管作为存储单元晶体管。在这种情况下，在第2写入动作中，通过使连接于与接合部JT相邻的存储单元晶体管的字线的动作与利用图8所说明的与上部柱UMH对应的字线WLS同样地动作，也能够获得与实施方式相同的效果。
在所述实施方式中，以与接合部JT的一侧或另一侧相邻的虚设晶体管设置有1个的情况为例进行了说明，但并不限定于此。例如，也可利用与接合部JT接近的区域中的多个晶体管作为虚设晶体管。在这种情况下，在第2写入动作中，通过使与接合部JT接近的虚设字线的动作与利用图8所说明的虚设字线UDWL或LDWL同样地动作，也能够获得与实施方式相同的效果。
在所述实施方式中，以1根存储器柱MH由下部柱LMH及上部柱UMH的2段构造形成的情况为例进行了说明，但并不限定于此。例如，1根存储器柱也可包含3段以上的柱部、及2个以上的接合部JT。在这种情况下，例如，在设置着选择晶体管ST2的柱执行第1写入动作，在其他柱执行第2写入动作。在该第2写入动作中，例如，在预充电动作中，可从最下层的接合部JT对上层的字线及虚设字线施加电压VPC或VPCH，以能够将所有接合部JT中的残留电子去除，也可从该接合部JT对上层的字线及虚设字线施加电压VPC或VPCH，以能够将与所选择的字线对应的柱接近的接合部JT中的残留电子去除。
在所述实施方式中，以接合部JT的外径比下部柱LMH与接合部JT的接触部分的外径大且比上部柱UMH与接合部JT的接触部分的外径大的情况为例进行了说明，但并不限定于此。例如，在下部柱LMH的上表面与上部柱UMH的下表面直接接合的构造的情况下，该下部柱LMH的上表面与该上部柱UMH的下表面接触的区域相当于接合部JT。
在所述实施方式中，利用分别示出选择栅极线、字线、及虚设字线的电压的时序图对写入动作进行了说明，这些布线的电压成为例如与电压产生电路17对行解码器模块18供给电压的信号线的电压相同的电压。
也就是说，在所述实施方式中，对各布线施加的电压、或施加电压的期间可通过调查对应的信号线的电压而粗略知晓。在根据连接于电压产生电路17的各信号线的电压估计选择栅极线、字线、及虚设字线等的电压的情况下，也可考虑行解码器RD中包含的晶体管TR的电压降。在该情况下，选择栅极线、字线、及虚设字线各自的电压与施加到分别对应的信号线的电压相比，降低晶体管TR的电压降的量。
本说明书中，所谓“连接”，表示电连接，不排除例如在中间插入其他元件。另外，本说明书中，所谓“断开状态”，表示对应的晶体管的栅极被施加小于该晶体管的阈值电压的电压，不排除例如晶体管的漏电流之类的微小电流流过。
此外，在所述各实施方式中，
(1)在读出动作中，施加到“A”电平的读出动作中选择的字线的电压例如为0～0.55V之间。并不限定于此，也可设为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V中的任一范围之间。
施加到“B”电平的读出动作中选择的字线的电压例如为1.5～2.3V之间。并不限定于此，也可设为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V中的任一范围之间。
施加到“C”电平的读出动作中选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V中的任一范围之间。
作为读出动作的时间(tRead)，也可设为例如25～38μs、38～70μs、70～80μs之间。
(2)写入动作如上所述包含编程动作与验证动作。最初施加到编程动作时所选择的字线的电压例如为13.7～14.3V之间。并不限定于此，也可设为例如13.7～14.0V、14.0～14.6V中的任一范围之间。作为施加到编程动作时非选择的字线的电压，也可设为例如6.0～7.3V之间。并不限定于该情况，也可设为例如7.3～8.4V之间，还可设为6.0V以下。
在写入动作中，选择第奇数条字线时最初施加到所选择字线的电压、与选择第偶数条字线时最初施加到所选择字线的电压也可不同。在写入动作中，也可根据非选择字线为第奇数条字线还是第偶数条字线来改变要施加的通过电压。
作为将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时的编程电压的升高幅度，列举例如0.5V左右。
作为写入动作的时间(tProg)，也可设为例如1700～1800μs、1800～1900μs、1900～2000μs之间。
(3)删除动作中，最初施加到形成在半导体基板上部且在上方配置着所述存储单元的阱的电压例如为12.0～13.6V之间。并不限定于该情况，也可为例如13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。
作为删除动作的时间(tErase)，也可设为例如3000～4000μs、4000～5000μs、4000～9000μs之间。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
多个导电体，隔着绝缘体而积层；
柱，通过所述多个导电体，包含第1柱状部、所述第1柱状部的上方的第2柱状部、以及所述第1柱状部及所述第2柱状部间的接合部，且与所述多个导电体的交叉部分分别作为晶体管发挥功能；及
控制器，执行写入动作；
所述第1柱状部所通过的所述多个导电体中，距所述接合部最近的导电体与其他任一个导电体分别作为第1虚设字线、及第1字线发挥功能，
所述第2柱状部所通过的所述多个导电体中，距所述接合部最近的导电体与其他任一个导电体分别作为第2虚设字线、及第2字线发挥功能，
所述控制器是
在所述写入动作中，执行包括包含预充电动作的编程动作的编程循环，
在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第1字线、所述第1虚设字线、所述第2虚设字线、及所述第2字线分别施加比接地电压高的第1电压，
在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第1字线施加比所述第1电压低的第2电压，对所述第2虚设字线及所述第2字线分别施加所述第1电压。
2.根据权利要求1所述的半导体存储装置，其中所述控制器在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第1虚设字线施加所述第1电压。
3.根据权利要求2所述的半导体存储装置，其中设置在作为所述第2虚设字线发挥功能的所述导电体与作为所述第2字线发挥功能的所述导电体之间的所述导电体中，任一个导电体作为第3字线发挥功能，且
所述控制器在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第3字线施加比所述第1电压高的第3电压。
4.根据权利要求3所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更远的导电体中，任一个导电体作为第4字线发挥功能，且
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第4字线施加所述第2电压。
5.根据权利要求3所述的半导体存储装置，其中所述第2柱状部所通过的所述多个导电体中，与作为所述第2字线发挥功能的所述导电体相比距离所述接合部更远的导电体中，任一个导电体作为第5字线发挥功能，且
所述控制器在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第5字线施加所述第1电压。
6.根据权利要求3所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更近的导电体中，任一个导电体作为第6字线发挥功能，且
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第6字线施加所述第1电压。
7.根据权利要求1所述的半导体存储装置，其中所述控制器在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第1虚设字线施加所述第2电压。
8.根据权利要求7所述的半导体存储装置，其中设置在作为所述第2虚设字线发挥功能的所述导电体与作为所述第2字线发挥功能的所述导电体之间的所述导电体中，任一个导电体作为第3字线发挥功能，且
所述控制器在选择了所述2字线的所述写入动作中的所述预充电动作中，对所述第3字线施加比所述第1电压高的第3电压。
9.根据权利要求8所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更远的导电体中，任一个导电体作为第4字线发挥功能，且
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第4字线施加所述第2电压。
10.根据权利要求8所述的半导体存储装置，其中所述第2柱状部所通过的所述多个导电体中，与作为所述第2字线发挥功能的所述导电体相比距离所述接合部更远的导电体中，任一个导电体作为第5字线发挥功能，且
所述控制器在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第5字线施加所述第1电压。
11.根据权利要求8所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更近的导电体中，任一个导电体作为第6字线发挥功能，且
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第6字线施加所述第1电压。
12.根据权利要求1所述的半导体存储装置，其中在所述编程动作中，所述控制器在对所选择的字线施加编程电压之前执行所述预充电动作。
13.根据权利要求12所述的半导体存储装置，其中所述柱所通过的所述多个导电体包含作为选择栅极线发挥功能的导电体，
所述控制器是
在所述预充电动作中，对所述选择栅极线施加比所述第2电压高的第4电压，在对所选择的字线施加编程电压的期间，对所述选择栅极线施加比所述第2电压高且比所述第4电压低的第5电压。
14.根据权利要求1所述的半导体存储装置，其中所述接合部与所述第1柱状部及所述第2柱状部分别相邻。
15.根据权利要求1所述的半导体存储装置，其中设置在作为所述第1虚设字线发挥功能的所述导电体与所述第1柱状部的交叉部分的晶体管、及设置在作为所述第2虚设字线发挥功能的所述导电体与所述第2柱状部的交叉部分的晶体管各自不用于存储数据。
16.一种半导体存储装置，具备：
多个导电体，隔着绝缘体而积层；
柱，通过所述多个导电体，包含第1柱状部、第2柱状部、以及所述第1柱状部及所述第2柱状部间的接合部，且与所述多个导电体的交叉部分分别作为晶体管发挥功能；及
控制器，执行写入动作；
所述第1柱状部所通过的所述多个导电体中任一个导电体作为第1字线发挥功能，
所述第2柱状部所通过的所述多个导电体中任一个导电体作为第2字线发挥功能，
设置在作为所述第2字线发挥功能的所述导电体与所述接合部之间的所述导电体中，任一个导电体作为第3字线发挥功能，
所述控制器是
在所述写入动作中，执行包括包含预充电动作的编程动作的编程循环，
在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第1字线、所述第2字线、及所述第3字线分别施加比接地电压高的第1电压，
在选择了所述第2字线的所述写入动作中的所述预充电动作中，对所述第1字线施加比所述第1电压低的第2电压，对所述第2字线施加所述第1电压，对所述第3字线施加比所述第1电压高的第3电压。
17.根据权利要求16所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更远的导电体中，任一个导电体作为第4字线发挥功能，
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第4字线施加所述第2电压。
18.根据权利要求17所述的半导体存储装置，其中所述第1柱状部所通过的所述多个导电体中，与作为所述第1字线发挥功能的所述导电体相比距离所述接合部更近的导电体中，任一个导电体作为第5字线发挥功能，
所述控制器在选择了所述第1字线的所述写入动作中的所述预充电动作中，对所述第5字线施加所述第1电压。
19.根据权利要求16所述的半导体存储装置，其中所述第2柱状部所通过的所述多个导电体包含作为选择栅极线发挥功能的导电体，
所述控制器是
在所述预充电动作中，对所述选择栅极线施加比所述第2电压高的第4电压，
在对所选择的字线施加编程电压的期间，对所述选择栅极线施加比所述第2电压高且比所述第4电压低的第5电压。
20.根据权利要求16所述的半导体存储装置，其中所述接合部与所述第1柱状部及所述第2柱状部分别相邻。
CN201810846136.2A 2017-12-19 2018-07-27 半导体存储装置 Active CN109935256B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017242858A JP2019109952A (ja) 2017-12-19 2017-12-19 半導体記憶装置
JP2017-242858 2017-12-19

Publications (2)

Publication Number Publication Date
CN109935256A CN109935256A (zh) 2019-06-25
CN109935256B true CN109935256B (zh) 2023-02-03

Family

ID=66816280

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810846136.2A Active CN109935256B (zh) 2017-12-19 2018-07-27 半导体存储装置

Country Status (4)

Country Link
US (1) US10431311B2 (zh)
JP (1) JP2019109952A (zh)
CN (1) CN109935256B (zh)
TW (1) TWI682392B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
KR20210001134A (ko) * 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11200952B2 (en) * 2019-07-22 2021-12-14 Samsung Electronics Co., Ltd. Non-volatile memory device
JP2021022645A (ja) * 2019-07-26 2021-02-18 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
WO2021077276A1 (en) * 2019-10-22 2021-04-29 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
JP7278426B2 (ja) * 2019-10-23 2023-05-19 長江存儲科技有限責任公司 メモリデバイスをプログラムする方法および関連するメモリデバイス
JP7181419B2 (ja) * 2019-10-31 2022-11-30 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
CN112634965B (zh) * 2019-11-13 2022-11-04 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
KR20240050458A (ko) * 2019-12-09 2024-04-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스
JP7326582B2 (ja) * 2020-02-10 2023-08-15 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
US11107540B1 (en) * 2020-02-14 2021-08-31 Sandisk Technologies Llc Program disturb improvements in multi-tier memory devices including improved non-data conductive gate implementation
JP7446879B2 (ja) * 2020-03-18 2024-03-11 キオクシア株式会社 半導体記憶装置
CN112771616B (zh) * 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
WO2022141618A1 (en) 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
JP2023040926A (ja) * 2021-09-10 2023-03-23 キオクシア株式会社 半導体記憶装置
KR20230098971A (ko) * 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP2012069205A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
JP5706350B2 (ja) * 2012-02-01 2015-04-22 株式会社東芝 不揮発性半導体記憶装置
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
JP2014225310A (ja) 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2015195070A (ja) * 2014-03-31 2015-11-05 株式会社東芝 不揮発性半導体記憶装置
JP6470146B2 (ja) * 2015-08-27 2019-02-13 東芝メモリ株式会社 半導体記憶装置
JP2017152066A (ja) 2016-02-23 2017-08-31 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming

Also Published As

Publication number Publication date
CN109935256A (zh) 2019-06-25
US20190189218A1 (en) 2019-06-20
TW201928972A (zh) 2019-07-16
JP2019109952A (ja) 2019-07-04
TWI682392B (zh) 2020-01-11
US10431311B2 (en) 2019-10-01

Similar Documents

Publication Publication Date Title
CN109935256B (zh) 半导体存储装置
US10998337B2 (en) Semiconductor memory device
JP6400547B2 (ja) メモリデバイス
US9761307B2 (en) Semiconductor memory device
US10418113B2 (en) Operation method for suppressing floating gate (FG) coupling
CN108281168B (zh) 半导体存储装置
JP2018125052A (ja) 半導体記憶装置
CN116543815A (zh) 半导体存储装置
JP2008140488A (ja) 半導体記憶装置
JP2008135100A (ja) 半導体記憶装置及びそのデータ消去方法
JP2017168156A (ja) 半導体記憶装置
TWI742781B (zh) 半導體記憶裝置
KR102416047B1 (ko) 더미 셀의 제어 방법 및 반도체 장치
JP2009272026A (ja) 不揮発性半導体記憶装置
JP6154879B2 (ja) Ｎａｎｄ型フラッシュメモリとそのプログラム方法
CN113496740B (zh) 半导体存储装置
US11004514B2 (en) Semiconductor memory device
US10014064B2 (en) Non-volatile semiconductor storage device
JP6437421B2 (ja) 不揮発性半導体記憶装置
TWI806108B (zh) 非揮發性半導體記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220211

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant