JP5706350B2

JP5706350B2 - 不揮発性半導体記憶装置

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Publication number: JP5706350B2
Application number: JP2012019885A
Authority: JP
Inventors: 藤重雄近
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-02-01
Filing date: 2012-02-01
Publication date: 2015-04-22
Anticipated expiration: 2032-02-01
Also published as: JP2013161487A

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

近年、不揮発性メモリでは、その微細化に伴い、セル間干渉効果が増大し、メモリセルの閾値分布が広くなっている。また、不揮発性メモリの微細化によりメモリセルの耐圧が低下しているため、書き込み電圧の上限が低下し、高電圧の閾値分布を得ることが難しくなっている。特に多値方式では、狭くなった閾値範囲の中に、広くなる傾向の閾値分布を複数作らなければならないため、書き込みの困難度が増大している。よって、閾値分布を狭くすることが課題となっている。

特開２００７−２０７３３３号公報

メモリセルの閾値分布を狭くすることが可能な不揮発性半導体記憶装置を提供する。

一の実施形態によれば、不揮発性半導体記憶装置は、複数のメモリセルと、前記メモリセルを制御するための複数のワード線および複数のビット線とを備える。さらに、前記装置は、前記複数のワード線のうちの第１のワード線に書き込み電圧を１回以上印加して、前記第１のワード線上の前記メモリセル内にデータを書き込み、前記第１のワード線上の前記メモリセル内に前記データを書き込んだ後に、前記第１のワード線に追加電圧を１回以上印加する制御部を備える。さらに、前記制御部は、前記第１のワード線への書き込み後に第２のワード線への書き込みを行う場合、前記第２のワード線上の前記メモリセル内にデータを書き込んだ後に、前記複数のビット線を非選択状態または選択状態にして、前記第２のワード線に前記追加電圧を印加する。

第１実施形態の不揮発性半導体記憶装置の構造を示す回路図である。第１実施形態のＮＡＮＤセルユニットの構造を示す概略的な断面図である。第１実施形態の不揮発性半導体記憶装置の制御方法を示すフローチャート図である。第１実施形態における書き込み電圧と追加電圧を示したグラフである。第１実施形態におけるメモリセルの閾値分布を示したグラフである。第１実施形態における追加電圧印加回数と閾値分布幅との関係を示したグラフである。第２実施形態の不揮発性半導体記憶装置の制御方法を示すフローチャート図である。第２実施形態における書き込み電圧と追加電圧を示したグラフである。第２実施形態におけるメモリセルの閾値分布を示したグラフである。第２実施形態における追加電圧印加回数と閾値分布幅との関係を示したグラフである。第３実施形態における書き込み電圧と追加電圧を示したグラフである。第１実施形態の変形例における書き込み電圧と追加電圧を示したグラフである。第２実施形態の変形例における書き込み電圧と追加電圧を示したグラフである。

以下、本発明の実施形態を、図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構造を示す回路図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。

図１の不揮発性半導体記憶装置は、メモリセルアレイ１と、センスアンプ（ＳＡ）回路２と、ローデコーダ３と、入出力（Ｉ／Ｏ）バッファ４と、コントローラ５と、電圧発生回路６と、ＲＯＭフューズ７と、データ記憶回路８とを備えている。

メモリセルアレイ１は、同一のウェル上に形成された複数のメモリブロックＢＬＫ０〜ＢＬＫｉ（ｉは２以上の整数）を有している。また、各メモリブロックＢＬＫは、図１に示すように、Ｙ方向に延びる複数本のＮＡＮＤセルユニット１１をＸ方向に並べて構成されている。さらに、各ＮＡＮＤセルユニット１１は、直列に接続された複数のメモリセルＭＣ０〜ＭＣ６３と、これらの両端に接続された選択トランジスタＳ１、Ｓ２とを含んでいる。

図１には、メモリブロックＢＬＫ０用のワード線ＷＬ０〜ＷＬ６３および選択ゲート線ＳＧＳ、ＳＧＤが示されている。ワード線ＷＬ０〜ＷＬ６３は、それぞれメモリセルＭＣ０〜ＭＣ６３の制御ゲートに接続されており、いずれもＸ方向に延びている。また、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれ選択トランジスタＳ１、Ｓ２のゲートに接続されており、いずれもＸ方向に延びている。また、これらのワード線ＷＬ０〜ＷＬ６３と選択ゲート線ＳＧＳ、ＳＧＤは、Ｘ方向に隣接する複数本のＮＡＮＤセルユニット１１に共通されている。

また、メモリブロックＢＬＫ０内の各選択トランジスタＳ１のソースは、同一のソース線ＳＬに接続されている。また、メモリブロックＢＬＫ０内の各選択トランジスタＳ２のドレインは、対応するビット線ＢＬ０〜ＢＬｊ（ｊは２以上の整数）に接続されている。図１に示すように、ソース線ＳＬは、Ｘ方向に延びており、ビット線ＢＬ０〜ＢＬｊは、Ｙ方向に延びている。

センスアンプ回路２は、メモリセルＭＣからビット線ＢＬ０〜ＢＬｊを通じてデータを読み出す回路であり、複数のセンスアンプ１２を有している。ローデコーダ３は、ワード線および選択ゲート線のうちのいずれかを選択して駆動する回路である。入出力バッファ４は、センスアンプ回路２と外部入出力端子との間でのデータ授受や、コントローラ５からコマンドデータやアドレスデータの受け取りを行う回路である。

コントローラ５は、メモリセルアレイ１に対する種々の制御を行う制御部である。コントローラ５は例えば、ホストまたはメモリコントローラ（ＭＨ）から書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの外部制御信号を受けて、書き込み、読み出しなどの動作を制御する。

電圧発生回路６は、複数の昇圧回路２１と、パルス発生回路２２とを有している。電圧発生回路６は、コントローラ５からの制御信号に基づいて、駆動する昇圧回路２１の個数を切り替える。また、電圧発生回路６は、パルス発生回路２２を制御することで、パルス電圧のパルス幅やパルス高さを調整する。

ＲＯＭフューズ７は、書き込み時や消去時のパルス電圧のパルス幅やパルス高さの設定値を格納しておくための記憶部である。データ記憶回路８は、メモリセルアレイ１の制御用の種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。

図２は、図１のＮＡＮＤセルユニット１１の構造を示す概略的な断面図である。

メモリセルＭＣ０〜ＭＣ６３と、選択トランジスタＳ１、Ｓ２は、半導体基板１０１内のウェル１０２上に形成されており、ウェル１０２内の拡散層１０３により直列に接続されている。これらのトランジスタは、層間絶縁膜１２１により覆われている。

各メモリセルＭＣは、半導体基板１０１上にゲート絶縁膜１１１を介して形成された電荷蓄積層（例えば浮遊ゲート）１１２と、電荷蓄積層１１２上にゲート間絶縁膜１１３を介して形成された制御電極（例えば制御ゲート）１１４とを有している。また、選択トランジスタＳ１、Ｓ２の各々は、半導体基板１０１上にゲート絶縁膜１１５を介して形成されたゲート電極１１６を有している。

なお、電荷蓄積層１１２は、電荷蓄積機能を有する絶縁膜（例えばシリコン窒化膜）としてもよい。

（１）不揮発性半導体記憶装置の制御方法
以下、図３、図４を参照し、第１実施形態の不揮発性半導体記憶装置の制御方法について説明する。

図３は、第１実施形態の不揮発性半導体記憶装置の制御方法を示すフローチャート図である。

図３は、ワード線ＷＬｎ（ｎは０以上の整数）上の各メモリセルＭＣ内にデータを書き込む際の制御方法を示している。図３の制御は、コントローラ５、センスアンプ２、およびローデコーダ３により行われる。コントローラ５、センスアンプ２、およびローデコーダ３は、制御部の例である。また、コントローラ５、センスアンプ２、およびローデコーダ３に電圧発生回路６を含めて制御部としてもよい。

また、ワード線ＷＬｎは、第２のワード線の例であり、ワード線ＷＬｎよりも前に書き込みが行われるワード線は、第１のワード線の例である。通常、書き込みはワード線ＷＬ０、ＷＬ１、・・・ＷＬ６２、ＷＬ６３の順に行うことができ、この場合、ワード線ＷＬｎよりも前に書き込みが行われるワード線ＷＬｎ−１は、第１のワード線の例である。

図４は、第１実施形態における書き込み電圧と追加電圧を示したグラフである。

書き込みの際には、ワード線ＷＬｎに書き込み電圧（Ｖpgm）や追加電圧（Ｖadd）が印加される。書き込み電圧の値は、図４に示すように、書き込み電圧の印加回数に応じて増加する。同様に、追加電圧の値は、追加電圧の印加回数に応じて増加する。この書き込み電圧、追加電圧が増加する動作を「ステップアップ動作」と称する場合がある。

以下、図３のフローチャート図について説明する。図３の説明中では、図４のグラフも適宜参照する。

まず、メモリセルアレイ１内の全ビット線ＢＬのうち、書き込み対象の全ビット線ＢＬを選択状態に設定し、その他のビット線ＢＬを非選択状態に設定する（ステップＳ１０１）。ここで、選択状態とは、メモリセルＭＣにデータを書き込む（メモリセルＭＣの閾値電圧を上昇させる）状態であり、非選択状態とは、メモリセルＭＣにデータを書き込まない（メモリセルＭＣの閾値電圧をほとんど上昇させない）状態である。例えば、選択状態では、制御部がビット線ＢＬに０Ｖを印加し、非選択状態では、制御部がビット線ＢＬに電源電圧を印加する。次に、ワード線ＷＬｎに書き込み電圧Ｖpgmを印加する（ステップＳ１０２）。１回目の書き込みでは、書き込み電圧の値はＶpgm1に設定される（図４参照）。

次に、ワード線ＷＬｎ上のメモリセルＭＣ内にデータが書き込まれたか否かを確認する書き込みベリファイを行う（ステップＳ１０３）。次に、書き込み未完了のメモリセルＭＣがＮ₁個（Ｎ₁は０以上の整数）以下であるか否かを判断する（ステップＳ１０４）。なお、等価的に、書き込み未完了のメモリセルＭＣに接続されたビット線ＢＬの本数が、条件値であるＮ₁本以下であるか否かを判断することもできる。

未完了メモリセル個数がＮ₁個以下であれば、書き込み終了と判断し、ステップＳ１１１に進む。一方、未完了メモリセル個数がＮ₁個よりも多い場合には、書き込み電圧ＶpgmをΔＶpgmだけ増加させた後（ステップＳ１０５）、ステップＳ１０１〜Ｓ１０４の処理を繰り返す。図４は、５回の処理により書き込みが終了した例を示している。２回目〜５回目の処理では、書き込み電圧の値がそれぞれＶpgm2〜Ｖpgm5（Ｖpgm１＜Ｖpgm2＜Ｖpgm3＜Ｖpgm4＜Ｖpgm5）に設定される（図４参照）。なお、個数Ｎ₁は、書き込み予定のメモリセルＭＣの個数にしてもよいし、書き込み予定のメモリセルＭＣの個数にＥＣＣ（Error-Correcting Code）で救済できる個数を考慮した個数にしてもよい。

続いて、ワード線ＷＬｎへの書き込みが終了すると、追加電圧Ｖaddの初期値を、書き込み電圧Ｖpgmの最終値にΔＶaddを加算した値に設定する（ステップＳ１１１）。すなわち、Ｖadd1の値がＶpgm5＋ΔＶaddに設定される。

次に、メモリセルアレイ１内の全ビット線ＢＬを非選択状態に設定する（ステップＳ１１２）。次に、ワード線ＷＬｎに追加電圧Ｖaddを印加する（ステップＳ１１３）。１回目の追加電圧の印加では、追加電圧の値はＶadd1に設定される（図４参照）。

次に、追加電圧を指定回印加したか否かを確認する（ステップＳ１１４）。追加電圧の印加回数が指定回未満の場合には、追加電圧ＶaddをΔＶaddだけ増加させた後（ステップＳ１１５）、ステップＳ１１２〜Ｓ１１４の処理を繰り返す。図４は、指定回が３回である例を示している。２回目、３回目の処理では、追加電圧の値がそれぞれＶadd2、Ｖadd3に設定される（図４参照）。

一方、追加電圧の印加回数が指定回に達した場合には、ワード線ＷＬｎへの追加電圧の印加が終了する。その後、次のワード線ＷＬｎ＋１に対し、ステップＳ１０１〜Ｓ１１５の処理を行うことができる。この処理において、ワード線ＷＬｎ＋１は、第２のワード線の例であり、すでに書き込みが行われたワード線ＷＬｎは、第１のワード線の例である。

なお、ΔＶaddの値は、ΔＶpgmと同じ値でもよいし異なる値でもよい。本実施形態では、ΔＶpgm、ΔＶaddの値や、上述の指定回を、例えばＲＯＭフューズ７内に設定しておく。なお、これらの数値は、ホストまたはメモリコントローラ（ＭＨ）から送付されてもよい。

また、追加電圧の初期値Ｖadd1の値は、Ｖpgm5＋ΔＶadd以外の値に設定してもよい。例えば、追加電圧の初期値Ｖadd1の値は、書き込み電圧の最終値Ｖpgm5よりも高い値に設定してもよいし、書き込み電圧の最終値Ｖpgm5よりも低い値に設定してもよい（あるいは、書き込み電圧の最終値Ｖpgm5と等しい値に設定してもよい）。ただし、追加電圧の印加回数を少なくする観点からは、追加電圧の初期値Ｖadd1の値は、書き込み電圧の最終値Ｖpgm5より高い値に設定することが望ましい。本実施形態では、Ｖadd1＞Ｖpgm5と設定することで、追加電圧Ｖadd1〜Ｖadd3の値が、いずれも最終値Ｖpgm5より高い値に設定されている。

（２）図３の書き込み制御の作用効果
次に、図５、図６を参照し、図３の書き込み制御の作用効果について説明する。

図５は、第１実施形態におけるメモリセルＭＣの閾値分布を示したグラフである。図５は、８値方式のＮＡＮＤ型フラッシュメモリについての社内製シミュレータによるシミュレーション例を示す。図５(ａ)〜図５(ｄ)の横軸は、メモリセルＭＣの閾値電圧を示し、縦軸は、ビット数（メモリセルＭＣの個数）をログスケールで示している。なお、図５では、８値方式（１つのメモリセルＭＣに３ビットのデータを記憶する。メモリセルＭＣの閾値分布の個数は８個になる）を例としてシミュレーションを行っている。

図５(ａ)は、書き込み直後（すなわちＳ１０４−Ｙｅｓ直後）のワード線ＷＬｎ上での閾値分布を示す。また、図５(ｂ)は、追加電圧の印加直後（すなわちＳ１１４−Ｙｅｓ直後）のワード線ＷＬｎ上での閾値分布を示す。

図５(ａ)、図５(ｂ)の矢印Ａ、Ｂは、消去レベルの閾値分布を示す。図５(ａ)、図５(ｂ)によれば、追加電圧の印加により、消去レベルの閾値分布が高電圧側に移動していることが分かる。このように、全ビット線ＢＬを非選択状態にしてワード線ＷＬｎに追加電圧を印加すると、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣが選択的に追加書き込みされ、ワード線ＷＬｎ上における消去レベルの閾値分布が高電圧側に移動する。

次に、ワード線ＷＬｎがワード線ＷＬｎ−１に与える影響（セル間干渉効果）について説明する。

図５(ｃ)は、ワード線ＷＬｎへの書き込み直後におけるワード線ＷＬｎ−１上での閾値分布を示す。また、図５(ｄ)は、ワード線ＷＬｎへの追加電圧の印加直後におけるワード線ＷＬｎ−１上での閾値分布を示す。

ワード線ＷＬｎへの書き込みは、隣接する書き込み済のワード線ＷＬｎ−１上での閾値分布に影響を与える。この際、ワード線ＷＬｎ−１上のメモリセルＭＣが受ける影響は、ワード線ＷＬｎ上の隣接するメモリセルＭＣの閾値電圧により異なる。その結果、ワード線ＷＬｎへの書き込みにより、図５(ｃ)に示すように、ワード線ＷＬｎ−１上での閾値分布が広がってしまう。図５(ｃ)の範囲Ｃは、こうして広がった消去レベルより高い書き込みレベルのメモリセルＭＣの書き込みレベルの閾値分布を示す。

一般に、広がった閾値分布内の高電圧側には、セル間干渉効果を多く受けたメモリセルＭＣ、すなわち、隣接セルの閾値電圧が高いメモリセルＭＣが多く存在する。一方、広がった閾値分布内の低電圧側には、セル間干渉効果をあまり受けていないメモリセルＭＣ、すなわち、隣接セルの閾値電圧が低いメモリセルＭＣ（例えば、隣接セルの閾値電圧が消去レベルであるメモリセルＭＣ）が多く存在する。

図５(ｄ)の範囲Ｄは、範囲Ｃと同様に、消去レベルより高い書き込みレベルのメモリセルＭＣの閾値分布を示す。図５(ｄ)によれば、ワード線ＷＬｎ−１上における書き込みレベルの閾値分布の下裾が高電圧側に移動しており、ワード線ＷＬｎ−１上での閾値分布が狭まっていることが分かる。これは、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣに追加書き込みが行われたことに相当する。追加書き込みの結果、下裾内のメモリセルＭＣの閾値電圧がセル間干渉効果で上昇したものと考えられる。

一方、消去レベルより高い書き込みレベルのメモリセルＭＣには追加書き込みの効果はほとんどない。書き込みレベルが高いため、非選択状態にしてワード線ＷＬｎに追加電圧を印加しても、メモリセルＭＣの閾値電圧はほとんど移動しないからである。その結果、閾値分布の上裾内のメモリセルＭＣの閾値電圧は、セル間干渉効果をほとんど受けず上昇しないと考えられる。すなわち、本実施形態の追加電圧の印加は、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣに選択的に追加書き込みを行うことに相当すると言える。

このように、本実施形態によれば、全ビット線ＢＬを非選択状態にしてワード線ＷＬｎに追加電圧を印加することで、ワード線ＷＬｎ−１上のメモリセルＭＣの閾値分布を狭くすることができる。なお、本実施形態の書き込み制御は、２値方式や、８値方式以外の多値方式にも適用可能である。

図６は、第１実施形態における追加電圧印加回数と閾値分布幅との関係を示したグラフである。

図６の横軸は、ワード線ＷＬｎへの追加電圧の印加回数を表す。印加回数が０回の状態が、書き込み直後の状態に相当する。また、図６の縦軸は、書き込み直後の幅が１となるよう規格化された、ワード線ＷＬｎ−１上の書き込みレベルの閾値分布幅を表す。図６は、図５と同様、８値方式のＮＡＮＤ型フラッシュメモリについてのシミュレーション例を示す。

図６によれば、追加電圧の印加回数を０回から増やしていくと、閾値分布幅が狭まっていき、ある印加回数で閾値分布幅が最小となることが分かる。図６の例では、この印加回数は８回である。そして、印加回数をさらに増やしていくと、閾値分布幅が逆に広がっていくことが分かる。これは、ワード線ＷＬｎ上のメモリセルＭＣが追加的に受けるセル間干渉効果が大きくなりすぎるためと考えられる。

このように、追加電圧の印加回数には、最適値が存在する。そこで、本実施形態では、この最適値または最適値に近い値を、実験やシミュレーションにより決定し、決定した値を、上述の指定回としてＲＯＭフューズ７内に設定しておく。よって、本実施形態によれば、最適化された閾値分布幅を実現することが可能となる。なお、この指定回は、不揮発性半導体記憶装置のテスト時のトリミングにより決定してもよい。

（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。

以上のように、本実施形態では、ワード線ＷＬｎへの書き込みが終了すると、全ビット線ＢＬを非選択状態に設定してワード線ＷＬｎに追加電圧を印加する。また、ワード線ＷＬｎへの追加電圧の印加は、ワード線ＷＬｎ＋１への書き込み開始前に行うことができる。よって、本実施形態によれば、隣接する書き込み済のワード線ＷＬｎ−１上のメモリセルＭＣの閾値分布を狭くすることが可能となる。

また、本実施形態では、書き込み電圧と追加電圧を印加する処理が、ワード線ＷＬｎへの書き込み電圧の印加、ワード線ＷＬｎへの追加電圧の印加、ワード線ＷＬｎ＋１への書き込み電圧の印加、ワード線ＷＬｎ＋１への追加電圧の印加というように、同じワード線への書き込み電圧と追加電圧の印加が連続して行われる。よって、本実施形態によれば、これらの電圧の印加を高速で行うことが可能となる。

また、本実施形態によれば、上限が低い書き込み電圧で、多値方式の不揮発性半導体記憶装置を動作させることができるため、耐圧条件が緩和され、メモリセルＭＣのさらなる微細化が可能となる。

（第２実施形態）
第２実施形態では、追加電圧を印加する際、メモリセルアレイ１内の全ビット線ＢＬを選択状態に設定する。また、第２実施形態では、追加電圧Ｖadd1〜Ｖadd3の値を、いずれも書き込み電圧の初期値Ｖpgm1より低い値に設定する。

（１）不揮発性半導体記憶装置の制御方法
以下、図７、図８を参照し、第２実施形態の不揮発性半導体記憶装置の制御方法について説明する。

図７は、第２実施形態の不揮発性半導体記憶装置の制御方法を示すフローチャート図である。図８は、第２実施形態における書き込み電圧と追加電圧を示したグラフである。以下、図７のフローチャート図を、図８を適宜参照しながら説明する。

まず、メモリセルアレイ１内の全ビット線ＢＬのうち、書き込み対象の全ビット線ＢＬを選択状態に設定し、その他のビット線ＢＬを非選択状態に設定する（ステップＳ２０１）。次に、ワード線ＷＬｎに書き込み電圧Ｖpgmを印加する（ステップＳ２０２）。

次に、ワード線ＷＬｎ上のメモリセルＭＣ内にデータが書き込まれたか否かを確認する書き込みベリファイを行う（ステップＳ２０３）。次に、書き込み未完了のメモリセルＭＣがＮ₁個（Ｎ₁は０以上の整数）以下であるか否かを判断する（ステップＳ２０４）。

未完了メモリセル個数がＮ₁個以下であれば、書き込み終了と判断し、ステップＳ２１１に進む。一方、未完了メモリセル個数がＮ₁個よりも多い場合には、書き込み電圧ＶpgmをΔＶpgmだけ増加させた後（ステップＳ２０５）、ステップＳ２０１〜Ｓ２０４の処理を繰り返す。図８は、５回の処理により書き込みが終了した例を示している。

続いて、ワード線ＷＬｎへの書き込みが終了すると、追加電圧Ｖaddの初期値を、書き込み電圧Ｖpgmの初期値よりも低い値に設定する（ステップＳ２１１）。すなわち、Ｖadd1の値がＶpgm1−Δ（Δ＞０）となり、かつＶadd1＞０となるように設定される。

次に、メモリセルアレイ１内の全ビット線ＢＬを選択状態に設定する（ステップＳ２１２）。次に、ワード線ＷＬｎに追加電圧Ｖaddを印加する（ステップＳ２１３）。１回目の追加電圧の印加では、追加電圧の値はＶadd1に設定される（図８参照）。

次に、追加電圧を指定回印加したか否かを確認する（ステップＳ２１４）。追加電圧の印加回数が指定回未満の場合には、追加電圧ＶaddをΔＶaddだけ増加させた後（ステップＳ２１５）、ステップＳ２１２〜Ｓ２１４の処理を繰り返す。図８は、指定回が３回である例を示している。２回目、３回目の処理では、追加電圧の値がそれぞれＶadd2、Ｖadd3に設定される（図８参照）。

一方、追加電圧の印加回数が指定回に達した場合には、ワード線ＷＬｎへの追加電圧の印加が終了する。その後、本実施形態では、次のワード線ＷＬｎ＋１に対し、ステップＳ２０１〜Ｓ２１５の処理が行われる。

（２）図７の書き込み制御の作用効果
次に、図９、図１０を参照し、図７の書き込み制御の作用効果について説明する。

図９は、第２実施形態におけるメモリセルＭＣの閾値分布を示したグラフである。図９は、８値方式のＮＡＮＤ型フラッシュメモリについてのシミュレーション例を示す。

第２実施形態における追加電圧の印加には、第１実施形態の場合と同様に、消去レベルの閾値分布を高電圧側に移動させる効果がある。すなわち、全ビット線ＢＬを選択状態にしてワード線ＷＬｎに追加電圧を印加することで、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣに追加書き込みを行ったのと同等の効果が得られ、ワード線ＷＬｎ上における消去レベルの閾値分布が高電圧側に移動する。その様子は、図５(ａ)、図５(ｂ)と同様である。

図９(ａ)は、ワード線ＷＬｎへの書き込み直後におけるワード線ＷＬｎ−１上での閾値分布を示す。また、図９(ｂ)は、ワード線ＷＬｎへの追加電圧の印加直後におけるワード線ＷＬｎ−１上での閾値分布を示す。

第２実施形態では、第１実施形態の場合と同様の理由で、ワード線ＷＬｎへの書き込みにより、ワード線ＷＬｎ−１上での閾値分布が広がってしまう（図９(ａ)）。図９(ａ)の範囲Ｅは、こうして広がった消去レベルより高い書き込みレベルのメモリセルＭＣの書き込みレベルの閾値分布を示す。

図９(ｂ)の範囲Ｆは、範囲Ｅと同様に、消去レベルより高い書き込みレベルのメモリセルＭＣの閾値分布を示す。図９(ｂ)によれば、ワード線ＷＬｎ−１上における書き込みレベルの閾値分布の下裾が高電圧側に移動しており、ワード線ＷＬｎ−１上での閾値分布が狭まっていることが分かる。これは、第１実施形態の場合と同様に、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣに選択的に追加書き込みを行ったことで、下裾内のメモリセルＭＣの閾値電圧がセル間干渉効果で上昇したためと考えられる。

一方、消去レベルより高い書き込みレベルのメモリセルＭＣには追加書き込みの効果はほとんどない。書き込みレベルが高いため、選択状態にしてワード線ＷＬｎに追加電圧を印加しても、メモリセルＭＣの閾値電圧はほとんど移動しないからである。その結果、閾値分布の上裾内のメモリセルＭＣの閾値電圧は、セル間干渉効果をほとんど受けず上昇しないと考えられる。すなわち、本実施形態の追加電圧の印加は、ワード線ＷＬｎ上の消去レベルのメモリセルＭＣに選択的に追加書き込みを行うことに相当すると言える。

このように、本実施形態によれば、全ビット線ＢＬを選択状態にしてワード線ＷＬｎに追加電圧を印加することで、ワード線ＷＬｎ−１上のメモリセルＭＣの閾値分布を狭くすることができる。また、本実施形態では、ビット線を選択状態に設定するため、過剰な追加書き込みを防止すべく、すべての追加電圧Ｖadd1〜Ｖadd3の値を、書き込み電圧の初期値Ｖpgm1より低い値に設定する。

図１０は、第２実施形態における追加電圧印加回数と閾値分布幅との関係を示したグラフである。図１０は、図９と同様、８値方式のＮＡＮＤ型フラッシュメモリについての社内製シミュレータによるシミュレーション例を示す。

図１０に示すように、追加電圧の印加回数には、最適値が存在する。図１０の例では、最適値は１５回程度である。そこで、本実施形態では、この最適値または最適値に近い値を、実験やシミュレーションにより決定し、決定した値を、上述の指定回としてＲＯＭフューズ７内に設定しておく。よって、本実施形態によれば、最適化された閾値分布幅を実現することが可能となる。

（３）第２実施形態の効果
最後に、第２実施形態の効果について説明する。

以上のように、本実施形態では、ワード線ＷＬｎへの書き込みが終了すると、全ビット線ＢＬを選択状態に設定してワード線ＷＬｎに追加電圧を印加する。また、ワード線ＷＬｎへの追加電圧の印加は、ワード線ＷＬｎ＋１への書き込み開始前に行うことができる。よって、本実施形態によれば、第１実施形態と同様に、隣接する書き込み済のワード線ＷＬｎ−１上のメモリセルＭＣの閾値分布を狭くすることが可能となる。

（第３実施形態）
図１１は、第３実施形態における書き込み電圧と追加電圧を示したグラフである。

第１実施形態では、追加電圧を印加する際、メモリセルアレイ１内の全ビット線ＢＬを非選択状態に設定する。また、第２実施形態では、追加電圧を印加する際、メモリセルアレイ１内の全ビット線ＢＬを選択状態に設定する。これに対し、第３実施形態では、追加電圧を印加する際、追加電圧の値に応じて、メモリセルアレイ１内の全ビット線ＢＬを選択状態または非選択状態に設定する。

具体的には、追加電圧Ｖaddの値を書き込み電圧の初期値Ｖpgm1よりも低い値に設定する場合には、全ビット線ＢＬを選択状態に設定する。図１１では、Ｖadd1、Ｖadd2がこの例に相当する。

一方、追加電圧Ｖaddの値を書き込み電圧の初期値Ｖpgm1よりも高い値に設定する場合には、全ビット線ＢＬを非選択状態に設定する。図１１では、Ｖadd3〜Ｖadd5がこの例に相当する。

本実施形態によれば、追加電圧の値に制限がある第１、第２実施形態とは異なり、追加電圧の値を任意の値に設定することが可能となる。

なお、全ビット線ＢＬを選択状態にして追加電圧を印加することは、全ビット線ＢＬを非選択状態にして追加電圧を印加するよりも、ビット線ＢＬの電位の安定性の観点からは好ましい。一方、全ビットＢＬを選択状態に設定すると、上述のように、過剰な追加書き込みが発生し得る。しかしながら、本実施形態では、全ビット線ＢＬを選択状態にするか非選択状態にするかを切り替えることができるため、選択状態の利点を享受しながら過剰な追加書き込みを防止することが可能となる。

以上、第１から第３実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。

例えば、追加電圧Ｖaddの印加方法を、複数の独立したパルスの印加から、単一の連続的に電圧が変化するパルスの印加に変更することもできる（図１２、図１３を参照）。図１２、図１３はそれぞれ、第１、第２実施形態の変形例における書き込み電圧と追加電圧を示したグラフである。このように、単一の電圧を連続的に変化させることにより、メモリセルＭＣのゲート絶縁膜１１１に加わるストレスを減らすことができる。また、独立したパルスを印加するよりも、電圧を立ち下げる時間が無い分、書き込み時間を減らすことができる。また、「単一の電圧の連続的な変化」には、図１２、図１３のように電圧が直線的に変化する場合だけでなく、電圧が曲線的、階段状に変化する場合も含まれる。このような電圧変化であっても、メモリセルＭＣのゲート絶縁膜１１１に加わるストレスを減らす効果や、書き込み時間を減らす効果が得られるからである。

これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。

１：メモリセルアレイ、２：センスアンプ回路、３：ローデコーダ、
４：入出力バッファ、５：コントローラ、６：電圧発生回路、
７：ＲＯＭフューズ、８：データ記憶回路、
１１：ＮＡＮＤセルユニット、１２：センスアンプ、
２１：昇圧回路、２２：パルス発生回路、
１０１：半導体基板、１０２：ウェル、１０３：拡散層、
１１１：ゲート絶縁膜、１１２：電荷蓄積層、
１１３：ゲート間絶縁膜、１１４：制御電極、
１１５：ゲート絶縁膜、１１６：ゲート電極、１２１：層間絶縁膜

Claims

複数のメモリセルと、
前記メモリセルを制御するための複数のワード線および複数のビット線と、
前記複数のワード線のうちの第１のワード線に書き込み電圧を１回以上印加して、前記第１のワード線上の前記メモリセル内にデータを書き込み、前記第１のワード線上の前記メモリセル内に前記データを書き込んだ後に、前記第１のワード線に追加電圧を１回以上印加する制御部とを備え、
前記制御部は、前記第１のワード線への書き込み後に第２のワード線への書き込みを行う場合、前記第２のワード線上の前記メモリセル内にデータを書き込んだ後に、前記複数のビット線を非選択状態にして、前記第２のワード線に前記追加電圧を印加し、
前記制御部は、前記追加電圧の値を、書き込み電圧の最終値よりも高い値に設定する、不揮発性半導体記憶装置。
複数のメモリセルと、
前記メモリセルを制御するための複数のワード線および複数のビット線と、
前記複数のワード線のうちの第１のワード線に書き込み電圧を１回以上印加して、前記第１のワード線上の前記メモリセル内にデータを書き込み、前記第１のワード線上の前記メモリセル内に前記データを書き込んだ後に、前記第１のワード線に追加電圧を１回以上印加する制御部とを備え、
前記制御部は、前記第１のワード線への書き込み後に第２のワード線への書き込みを行う場合、前記第２のワード線上の前記メモリセル内にデータを書き込んだ後に、前記複数のビット線を非選択状態または選択状態にして、前記第２のワード線に前記追加電圧を印加し、
前記制御部は、前記追加電圧の値に応じて、前記複数のビット線を選択状態または非選択状態に設定する、不揮発性半導体記憶装置。
前記制御部は、
前記追加電圧の値を書き込み電圧の初期値よりも低い値に設定する場合には、前記複数のビット線を選択状態に設定し、
前記追加電圧の値を書き込み電圧の初期値よりも高い値に設定する場合には、前記複数のビット線を非選択状態に設定する、
請求項２に記載の不揮発性半導体記憶装置。