JP4721797B2 - 不揮発性半導体記憶装置の書込方法 - Google Patents

Description

本発明は不揮発性半導体記憶装置の書込方法に関し、特に、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型などのフラッシュメモリで多値記憶を用いる製品に適用して有効なものである。

フラッシュメモリにおいては、セクタまたはページと呼ばれる数千〜数万個のメモリセルに対して、同時に書込、あるいは読出が行なわれる。書込動作においては、メモリセルのフローティングゲートに電子が注入され、これによりメモリセルのしきい値電圧Ｖ_ＴＨが高くなることを利用しているが、所望のしきい値電圧Ｖ_ＴＨまで上昇したか否かを、ベリファイと呼ばれる読出動作により確認し、不足の場合にはさらに電子注入とベリファイを繰返すという動作が行なわれる。ベリファイ（読出）動作は、メモリセルに一定の電流が流れるか否かで判定され、電流が流れなくなったことをもって所望のしきい値電圧Ｖ_ＴＨに到達したと判定される。

しかしながら、これら一連の動作は、前述のとおり、数千〜数万個のメモリセルに対し同時に実行されるため、書込初期のように、大半のメモリセルにおいてまだ書込が不十分な状態、すなわち電流が流れる状態においては、共通の電流経路であるグランド線（ソース線）の電位が浮き、メモリセルを構成するＭＯＳトランジスタのゲート・ソース間に印加される書込電圧Ｖ_ＧＳが実効的に小さくなり、実際にはまだオン状態のセルをオフ状態と誤判定する可能性がある。その結果、このメモリセルは、そのしきい値電圧Ｖ_ＴＨがまだ低い状態で書込完了とされてしまうことになる。

一方、書込後期のように、大半のメモリセルの書込が完了している状態、すなわちメモリセルに電流が流れなくなった状態においては、もはやグランド線の電位が浮くようなことはなく、正しい書込電圧Ｖ_ＧＳがセルに印加されるため、オン／オフが正確に判定され、正しいしきい値電圧Ｖ_ＴＨまで書上げられることになる。

したがって、メモリセルへの書込レベルは、それが書込初期に完了したか、後期まで継続したかによって異なり、結果として書込まれたしきい値電圧Ｖ_ＴＨは幅を持ってしまい、特に多値記憶で必要となるしきい値電圧Ｖ_ＴＨの分布の狭帯化を阻害するという問題があった。

そこで、全メモリセルへの書込が終了した後に再度データラッチ、ベリファイおよび書込動作を行ない、しきい値電圧の低いメモリセルに再書込を行なう方法が提案された（たとえば特許文献１参照）。
特開２０００−１２３５８１号公報

しかし、従来の方法では、データラッチ、ベリファイおよび書込動作を単に２回繰返していたので、しきい値電圧Ｖ_ＴＨの分布の狭帯化は十分でなかった。

それゆえに、この発明の主たる目的は、しきい値電圧分布の狭帯化を図ることが可能な不揮発性半導体記憶装置の書込方法を提供することである。

この発明に係る不揮発性半導体記憶装置の書込方法は、複数行複数列に配置され、各々がしきい値電圧の変化によって情報を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ複数のビット線に対応して設けられた複数のセンスラッチとを備えた不揮発性半導体記憶装置において、複数のメモリセルの各々に情報を書込む書込方法であって、１本の選択ワード線に対応する複数のメモリセルのうちの書込対象のメモリセルに対応する各センスラッチに第１の信号をラッチさせるとともに、書込非対象のメモリセルに対応する各センスラッチに第２の信号をラッチさせる第１のステップと、選択ワード線に対応する複数のメモリセルのうちの第１の信号をラッチしたセンスラッチに対応する各メモリセルに書込と第１のベリファイを行ない、書込が終了したメモリセルに対応する各センスラッチに第２の信号をラッチさせる第２のステップとを含む。第２のステップでは、複数のセンスラッチの全てが第２の信号をラッチするまで選択ワード線に対応する複数のメモリセルへの書込と第１のベリファイを繰り返す。第１のベリファイにおいては、複数のビット線をプリチャージした後に、書込が終了したメモリセルのしきい値電圧の下限を規定するベリファイ電圧を選択ワード線に印加して各メモリセルの書込が終了したか否かを判定する。この書込方法は、さらに、複数のビット線をプリチャージした後に、ベリファイ電圧よりも低い下裾判定電圧を選択ワード線に印加して、選択ワード線に対応する各メモリセルのしきい値電圧が下裾判定電圧よりも高いか低いかを判定する第３のステップと、第３のステップの判定結果に基づいて、しきい値電圧が下裾判定電圧よりも高いメモリセルに対応する各ビット線をプリチャージするとともに、しきい値電圧が下裾判定電圧よりも低いメモリセルに対応する各ビット線をディスチャージした後に、ベリファイ電圧を選択ワード線に印加して各メモリセルの書込が十分か否かを判定する第２のベリファイを行ない、検出された書込不十分なメモリセルに対応する各センスラッチに第１の信号をラッチさせる第４のステップと、第１の信号をラッチしたセンスラッチに対応する各メモリセルに書込を行なう第５のステップとを含むことを特徴とする。

本発明においては、書込後期において書込非対象のメモリセルに対応する各ビット線をディスチャージしてベリファイを行なうので、書込非対象のメモリセルに流れる電流の影響を受けることなくベリファイを行なうことができる。したがって、書込初期にベリファイパスとなったしきい値電圧の低いメモリセルに対しても、書込後期にベリファイパスとなったメモリセルと同等の正しいしきい値電圧レベルまで書上げることができる。よって、全てのメモリセルのしきい値電圧を正しく設定することができ、しきい値電圧分布の狭帯化を実現することができる。

［実施の形態１］
図１は、この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。図１において、このフラッシュメモリは、複数（図では４つ）のバンクＢＡ０〜ＢＡ３を備える。バンクＢＡ０〜ＢＡ３の各々は、情報を記憶するメモリアレイＭＡと、行アドレス信号に従ってメモリアレイＭＡの行アドレスを指定するＸデコーダＸＤと、列アドレス信号に従ってメモリアレイＭＡの列アドレスを指定するＹデコーダＹＤと、メモリアレイＭＡとデータの授受を行なうＹゲートＹＧと、データを一時的に保持するデータレジスタＤＲと、データの検知、増幅および保持を行なうセンスラッチ回路ＳＬＣとを含む。

読出／プログラム／消去制御回路２は、制御信号バッファ１を介して与えられた制御信号／ＣＥ，／ＲＥ，／ＷＥ，…に従って、フラッシュメモリ全体を制御する。行アドレス信号は、マルチプレクサ３、ページアドレスバッファ４を介してバンクＢＡ０〜ＢＡ３の各々のＸデコーダＸＤに与えられる。列アドレスカウンタ５で生成された列アドレス信号は、バンクＢＡ０〜ＢＡ３の各々のＹデコーダＹＤに与えられる。

書込データ信号は、マルチプレクサ３、データ入力バッファ６および入力データ制御回路７を介してバンクＢＡ０〜ＢＡ３の各々のＹゲートＹＧに与えられ、さらにデータレジスタＤＲおよびセンスラッチ回路ＳＬＣを介してメモリアレイＭＡの指定されたアドレスに書き込まれる。メモリアレイＭＡの指定されたアドレスから読み出されたデータ信号は、センスラッチ回路ＳＬＣ、データレジスタＤＲ、ＹゲートＹＧ、データ出力バッファ８およびマルチプレクサ３を介して外部に出力される。

図２は、図１に示したメモリアレイＭＡの構成を示す図である。図２において、メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬ_０〜ＷＬ_ｍと、それぞれ複数列に対応して設けられた複数のビット線ＧＢＬ_０〜ＧＢＬ_ｎとを含む。各メモリセルＭＣは、しきい値電圧が変化することによって情報を記憶するＭＯＳトランジスタを含む。ビット線ＧＢＬ_０〜ＧＢＬ_ｎの端部には、それぞれセンスラッチＳＬ_０〜ＳＬ_ｎが配置され、各センスラッチＳＬはメモリセルＭＣの書込／読出を制御する。各ワード線ＷＬは、ＸデコーダＸＤにより駆動される。

図３は、図２に示したセンスラッチＳＬの構成を示す回路図である。図３において、センスラッチＳＬは、ＮチャネルＭＯＳトランジスタ１１〜１８とデータラッチ２０を含む。信号ＰＣＧが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１１が導通してビット線ＧＢＬがノードＣＨＧ０に接続される。データラッチ２０の一方ノードＳＬＳが「Ｈ」レベルとなり、かつ信号ＴＲ１が「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１２，１６が導通してビット線ＧＢＬがノードＣＨＧ１に接続される。データラッチ２０の他方ノードＳＬＲが「Ｈ」レベルとなり、かつ信号ＴＲ２が「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１３，１５が導通してビット線ＧＢＬがノードＣＨＧ２に接続される。信号ＴＲ３が「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１４が導通してビット線ＧＢＬがノードＳＬＲに接続される。ビット線ＧＢＬが「Ｈ」レベルにされ、かつ信号ＳＥＮＳＥが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１７，１８が導通してノードＳＬＳが接地される。

図４は、図３に示したデータラッチ２０の構成を示す回路図である。図４において、データラッチ２０は、ＰチャネルＭＯＳトランジスタ２１〜２３とＮチャネルＭＯＳトランジスタ２４〜２８を含む。信号ＰＣＲ，ＰＣＳが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ２４，２５が導通し、ノードＳＬＲ，ＳＬＳがそれぞれノードＣＨＧＲ，ＣＨＧＳに接続される。信号ＳＬＮが「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ２８が導通し、ＮチャネルＭＯＳトランジスタ２６，２７のソースが接地される。信号ＳＬＰが「Ｌ」レベルにされるとＰチャネルＭＯＳトランジスタ２１が導通し、ＰチャネルＭＯＳトランジスタ２２，２３のソースに電源電位ＶＣＣが与えられる。トランジスタ２２，２３，２６，２７は差動増幅回路を構成する。

図５は、このフラッシュメモリの書込動作を示すフローチャートである。図５において、まずセンスラッチＳＬ_０〜ＳＬ_ｎの各々に、入力データ制御回路７などにより１か０のデータがセットされる（Ｓ１）。各センスラッチＳＬでは、そのデータに従い、ビット線ＧＢＬ_０〜ＧＢＬ_ｎのうち、書き込みたくないビット線ＧＢＬに選択的に書込阻止電圧Ｖ_ＩＮＨを与える（Ｓ２）。続く書込動作においては、ワード線ＷＬ_０〜ＷＬ_ｍのうち１本のワード線ＷＬ（図２ではＷＬ_３）が高電位とされ、チャージ線（図示せず）に蓄えられた高電位が、選択されたメモリセルＭＣ_３０〜ＭＣ_３ｎを介してビット線ＧＢＬに放電される。このとき、ビット線ＧＢＬに書込阻止電圧Ｖ_ＩＮＨが与えられていると、電位差が少ないため放電が起こらず、与えられていないと放電の際に発生したホットエレクトロンがメモリセルＭＣに注入されてそのしきい値電圧Ｖ_ＴＨが上昇する（Ｓ３）。

続いてビット線ＧＢＬ_０〜ＧＢＬ_ｎは所望の電位にプリチャージされ、ワード線ＷＬ_３は所定のベリファイ電位Ｖ_ＶＲとされる。結果、書込が不十分なメモリセルＭＣに対応するビット線ＧＢＬおいては、メモリセルＭＣのしきい値電圧Ｖ_ＴＨが低いため、ビット線電位が放電され、一方、書込が完了したメモリセルＭＣに対応するビット線ＧＢＬでは、メモリセルＭＣのしきい値電圧Ｖ_ＴＨが高いため、ビット線ＧＢＬのプリチャージ電位は維持される。これがベリファイ読出（Ｓ４）であり、センスラッチＳＬでの差動増幅を経て、書込完了セルＭＣの接続されたセンスラッチＳＬのデータを１から０に変更する（Ｓ５）。

これら一連の動作を４種類のメモリセルＭＣに対して示したのが図６である。書込を行なうメモリセルＭＣのうち書込の早いセルＭＣでは、初期の書込でしきい値電圧Ｖ_ＴＨが高くなり、センスラッチＳＬのデータが０にされてビット線ＧＢＬに書込阻止電圧Ｖ_ＩＮＨが与えられる。書込を行なうメモリセルＭＣのうち書込の遅いセルＭＣでは、初期の書込ではしきい値電圧Ｖ_ＴＨは高くならず、センスラッチＳＬのデータは１のまま変化せず、後期の書込でしきい値電圧Ｖ_ＴＨが高くなってセンスラッチＳＬのデータが０にされる。書込を行なわないメモリセルＭＣでは、しきい値電圧Ｖ_ＴＨの高低にかかわらず、センスラッチＳＬのデータが０にされてビット線ＧＢＬに書込阻止電圧Ｖ_ＩＮＨが与えられる。

図２の例では、第１回目の書込でビット線ＧＢＬ_５に接続されたメモリセルＭＣ_３５のしきい値電圧Ｖ_ＴＨが所望の値に到達し、センスラッチＳＬ_５のデータが１から０に変更されたとした。しかしながら、センスラッチＳＬ_１とＳＬ_ｎ−１に接続されたメモリセルＭＣ_３１とＭＣ_３ｎ−１のしきい値電圧Ｖ_ＴＨはまだ低く、センスラッチＳＬ_１とＳＬ_ｎ−１のデータは１のままである。結果、ステップＳ６のオール判定にてａｌｌＳＬ＝０ではないためステップＳ２に戻り、ステップＳ２〜Ｓ６の動作が繰返し実行されることとなる。このようにして書込が繰返された後、メモリセルＭＣ_３１とＭＣ_３ｎ−１のしきい値電圧Ｖ_ＴＨも所望の値に達すると、全てのセンスラッチＳＬのデータが０となり、一連の書込動作が完了する。

ステップＳ１〜Ｓ６は従来と同じである。本発明においては、この後、図５のステップＳ７〜Ｓ９に示すとおり、下裾チェックによりラッチデータを戻し、追加書込が実行されることにより、前述の問題点が解決されることとなる。下裾チェックから追加書込に至る一連の動作には、いくつかの実施形態が考えられ、追って順次説明するが、その前に図７を用いて、下裾チェックの目的と方法を説明する。

図７は、多値（４値）記憶の場合のＶ_ＴＨ分布と判定レベルの関係を示す図である。多値記憶の場合は、Ｖ_ＴＨ分布の狭帯化は必須要件である。書込直後に実施されるベリファイ動作においては、前述のとおりワード線レベルをＶ_ＶＲとして、メモリセルＭＣのしきい値電圧Ｖ_ＴＨがそれ以上であることを確認している。したがって、Ｖ_ＴＨ分布は本来実線で示すような分布となり、読出動作の際にワード線レベルをＶ_ＶＲよりも低いＶ_ＲＷとすれば、判定レベルと分布の間には所定の動作マージンが確保できており、安定した読出ができると期待されている。

しかしながら、実際の書込動作は、数千〜数万個のメモリセルＭＣに対し同時に実行されるため、書込初期では図８（ａ）（ｂ）に示すように、大半のメモリセルＭＣにおいてもまだ書込が不十分な状態、すなわち電流が流れる状態においては、共通の電流経路であるグランド線の電位（ソース電位）が浮き、メモリセルＭＣを構成するＭＯＳトランジスタのゲート・ソース間に印加される電圧Ｖ_ＶＲが実効的に小さくなるため、実際にはまだオン状態のセルＭＣをオフ状態と誤判定する可能性がある。その結果、そのメモリセルＭＣは、そのしきい値電圧Ｖ_ＴＨがまだ低い状態で書込完了とされ、書込後期に書上がったセルＭＣも含めたしきい値電圧Ｖ_ＴＨの分布は、図７の破線で示したように、下側に裾を引いた分布となってしまう。下裾チェックはこのようなセルＭＣを検出するために実施され、具体的には、書込後、ベリファイ時のワード線レベルＶ_ＶＲでの読出結果と、下裾判定ワード線レベルＶ_ＬＴでの読出結果との排他的論理和（ＥＸ−ＯＲ）をとることにより実施される。

図９は図５のステップＳ７〜Ｓ９を具体的に示すフローチャートであり、図１０はＶ_ＴＨ≧Ｖ_ＶＲ、Ｖ_ＶＲ≧Ｖ_ＴＨ≧Ｖ_ＬＴ、Ｖ_ＬＴ≧Ｖ_ＴＨの３種類のメモリセルＭＣに対応するビット線ＧＢＬの電位、センスラッチＳＬのノードＳＬＲ，ＳＬＳのレベル変化を示す図である。図９のステップＳ１１〜Ｓ１８は図５のステップＳ７に対応し、図９のステップＳ１９は図５のステップＳ８に対応し、図９のステップＳ２０，Ｓ２１は図５のステップＳ９に対応している。

図９および図１０を参照して、まずノードＣＨＧ０から各ビット線ＧＢＬが所定の電位Ｖ_ＳＨにプリチャージされる（Ｓ１１）。次にワード線ＷＬがＶ_ＬＴレベルとされると（Ｓ１２）、書込非対象であったしきい値電圧Ｖ_ＴＨの低いセルＭＣにより、ビット線ＧＢＬが放電されてビット線電位がＶ_ＳＬとなる（Ｓ１３）。

図３のセンスラッチＳＬの比較ノードＳＬＲ，ＳＬＳには、それぞれ信号ＰＣＲ，ＰＣＳにより、予めＶ_ＳＬＲ＜Ｖ_ＳＬＳとなる電位がプリチャージされている。書込非対象セルによって放電されてビット線電位がＶ_ＳＬとなったビット線ＧＢＬ対応するセンスラッチＳＬでは、ノードＳＬＳの電位を引抜くことができないためＶ_ＳＬＲ＜Ｖ_ＳＬＳの関係が保たれる。一方、書込対象セルのしきい値電圧Ｖ_ＴＨが高いため放電されなかったビット線ＧＢＬに対応するセンスラッチＳＬでは、高いビット線電位によってノードＳＬＳの電位が引抜かれるため、Ｖ_ＳＬＲ＜Ｖ_ＳＬＳの関係は逆転し、Ｖ_ＳＬＲ＞Ｖ_ＳＬＳとなる。この状態で差動増幅回路を動作させると、ノードＳＬＳとＳＬＲの電位関係に従ってラッチ状態が確定する（Ｓ１４）。

次にセンスラッチＳＬにラッチされた情報をもとに、Ｖ_ＬＴ未満のしきい値電圧Ｖ_ＴＨを持つセルＭＣにつながったビット線ＧＢＬをノードＣＨＧ１から選択的にディスチャージするとともに、Ｖ_ＬＴ以上のしきい値電圧Ｖ_ＴＨを持つセルＭＣにつながったビット線ＧＢＬをノードＣＨＧ２から選択的にプリチャージする（Ｓ１５）。次いでワード線電位をＶ_ＶＲに上げて（Ｓ１６）、メモリディスチャージを行なうと、下裾に位置していたセルＭＣでは、ビット線ＧＢＬが放電されてＶ_ＳＬとなるので、正規の分布にあるセルＭＣとの分離が行なわれることになる（Ｓ１７）。

ここで注目すべき点は、ステップＳ１５においてしきい値電圧Ｖ_ＴＨの低いセルＭＣのビット線ＧＢＬを完全に放電してしまっているので、図１１（ａ）（ｂ）に示すように、メモリディスチャージの対象が、Ｖ_ＬＴ以上のしきい値電圧Ｖ_ＴＨを持つセルＭＣに限定され、放電経路に多数のしきい値電圧Ｖ_ＴＨの低いセルＭＣからの電流が流入ししきい値電圧Ｖ_ＴＨを低く判定してしまった初期のメモリディスチャージ（図８（ａ）（ｂ）参照）に比べて、より正しく判定されるということである。

続いて先のＶ_ＬＴレベルによる判定で非選択とされたセルＭＣにつながるビット線ＧＢＬを、ラッチデータをもとに再度ノードＣＨＧ１からＶ_ＳＨレベルに選択プリチャージし（Ｓ１８）、ビット線ＧＢＬに保持されたＶ_ＶＲレベルでの判定結果（下裾はＶ_ＳＬ、正規はＶ_ＳＨ）とともに差動増幅回路によって増幅、再ラッチすると、２つの判定レベルに対する排他的論理和の演算結果、すなわち下裾セルＭＣを分離することができる（Ｓ１９）。

このようにして、下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができたので、このデータに従い、下裾のセルＭＣに対応するビット線ＧＢＬをノードＣＨＧ１にディスチャージするとともに、しきい値電圧Ｖ_ＴＨの低い非選択セルＭＣとしきい値電圧Ｖ_ＴＨの高い選択セルＭＣにノードＣＨＧ２から書込阻止電圧Ｖ_ＩＮＨを与える（Ｓ２０）。この後、追加書込を行なえば（Ｓ２１）、下裾に位置していたメモリセルＭＣのみに選択的に追加書込して、しきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルまで引上げることが可能となる。

本実施の形態１によれば、各分布の下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができるので、選択的に追加書込を行なうことによって、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルまで引上げることが可能となり、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

［実施の形態２］
図１２は、この発明の実施の形態２のよるフラッシュメモリのセンスラッチＳＬの構成を示す回路図であって、図３と対比される図である。また図１３は、図５のステップＳ７〜Ｓ９を具体的に示すフローチャートであって、図９と対比される図である。また図１４は、Ｖ_ＴＨ≧Ｖ_ＶＲ、Ｖ_ＶＲ≧Ｖ_ＴＨ≧Ｖ_ＬＴ、Ｖ_ＬＴ≧Ｖ_ＴＨの３種類のメモリセルＭＣに対応するビット線ＧＢＬの電位、センスラッチＳＬのノードＳＬＲ，ＳＬＳのレベル変化を示す図であって、図１０と対比される図である。本実施の形態２においても、図１および図２に示すフラッシュメモリの構成が採用され、図５のステップＳ１〜Ｓ６に従って初期の書込動作が行なわれた結果、図７において破線で示したＶ_ＴＨ分布が形成されたものとする。

図１２のセンスラッチＳＬは、図３のセンスラッチＳＬからノードＣＨＧ１からビット線ＧＢＬに至る電流経路を形成する２つのＮチャネルＭＯＳトランジスタ１２，１６を除去した構成となっている。したがって、図９のステップＳ１５，Ｓ１８，Ｓ２０をそのままでは実行することができない。しかしながら、以下のような動作を行なうことで、図３のセンスラッチＳＬと同様、分布の下裾を検出し、そのラッチデータを元に戻して追加書込を実行することができる。

図１３のフローチャートが図９のフローチャートと異なる点は、ステップＳ１５がステップＳ３１〜Ｓ３５で置換され、ステップＳ１８で選択プリチャージがノードＣＨＧ２から行なわれ、ステップＳ２０がステップＳ３６，Ｓ３７で置換されている点である。図１３および図１４を参照して、まず実施の形態１と同様に、ステップＳ１１〜Ｓ１４が実行される。ステップＳ１４後では、Ｖ_ＴＨ≧Ｖ_ＶＲ、Ｖ_ＶＲ≧Ｖ_ＴＨ≧Ｖ_ＬＴの書込対象のメモリセルＭＣに対応するセンスラッチＳＬではノードＳＬＲ，ＳＬＳはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、Ｖ_ＬＴ≧Ｖ_ＴＨの書込非対象のメモリセルＭＣに対応するセンスラッチＳＬのノードＳＬＲ，ＳＬＳはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。ここまでは実施の形態１の動作と全く変わらない。

本実施の形態２においては、ここでセンスラッチ反転処理と呼ばれる一定の処理（Ｓ３１〜Ｓ３３）が追加で実行される。この処理では、まずビット線ＧＢＬがノードＣＨＧ０から所定の電位Ｖ_ＳＨに再度プリチャージされ（Ｓ３１）、その後、センスラッチＳＬのデータに従い、ノードＣＨＧ２からビット線ＧＢＬを選択的にディスチャージする（Ｓ３２）。この結果、先にＶ_ＬＴレベルで読出を行なった際、しきい値電圧Ｖ_ＴＨが高いためにビット線ＧＢＬに高い電圧が残り、ノードＳＬＳ，ＳＬＲをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにセットしたセンスラッチＳＬではビット線ＧＢＬのディスチャージが起こり、一方、先にＶ_ＬＴレベルで読出を行なった際、Ｖ_ＴＨが低いためにビット線ＧＢＬが放電され、ノードＳＬＳ，ＳＬＲを「Ｈ」レベルおよび「Ｌ」レベルにセットしたセンスラッチＳＬでは選択ディスチャージは実行されずにプリチャージレベルが維持されることになる。すなわち、先のＶ_ＬＴでの読出の際にビット線ＧＢＬに形成された電位とは逆の電位がビット線ＧＢＬに形成されることになる。したがって、ここで先の読出で形成したセンスラッチＳＬのデータをクリアし、再度新しく形成されたビット線ＧＢＬのレベルに従ってセンス動作を実行すれば、センスラッチＳＬに所望の反転データを形成することができる。

ここでセンスラッチＳＬに反転データを形成するのは、実施の形態１でビット線ＧＢＬからノードＣＨＧ１の電流経路で行なった選択ディスチャージを、ビット線ＧＢＬからノードＣＨＧ２の電流経路で実行するためである。すなわち、再度ビット線ＧＢＬをノードＣＨＧ０から所定の電位Ｖ_ＳＨにプリチャージし（Ｓ３４）、ラッチされた情報をもとにノードＣＨＧ２からビット線ＧＢＬの選択ディスチャージを行なうと（Ｓ３５）、Ｖ_ＬＴ未満のしきい値電圧Ｖ_ＴＨを持つセルＭＣにつながったビット線ＧＢＬでは、ノードＳＬＲが「Ｈ」レベルであるため、選択ディスチャージが実行され、実施の形態１と同様の電位形成を実現できたことになる。

続いて、ワード線ＷＬの電位をＶ_ＶＲに上げて（Ｓ１６）、メモリディスチャージを行なうと、下裾に位置していたセルＭＣでは、ビット線ＧＢＬが放電されてＶ_ＳＬレベルとなるので、正規の分布にあるセルＭＣとの分離が行なわれることになる（Ｓ１７）。ここで注目すべき点は、実施の形態１同様、ステップＳ３５においてしきい値電圧Ｖ_ＴＨの低いセルＭＣのビット線ＧＢＬを完全に放電してしまっているので、図１１（ａ）（ｂ）に示すように、メモリディスチャージの対象が、Ｖ_ＬＴ以上のしきい値電圧Ｖ_ＴＨを持つセルＭＣに限定され、放電経路に多数のしきい値電圧Ｖ_ＴＨの低いセルＭＣからの電流が流入ししきい値電圧Ｖ_ＴＨを低く判定してしまった初期のメモリディスチャージ（図８（ａ）（ｂ））に比べて、より正しく判定されるということである。

続いて先のＶ_ＬＴレベルによる判定で非選択とされたセルＭＣにつながるビット線ＧＢＬを、ラッチデータをもとにノードＣＨＧ２から再度Ｖ_ＳＨレベルに選択プリチャージし（Ｓ１８）、ビット線ＧＢＬに保持されたＶ_ＶＲレベルでの判定結果（下裾はＶ_ＳＬ、正規はＶ_ＳＨ）とともに差動増幅回路によって増幅、再ラッチすると、２つの判定レベルに対する排他的論理和の演算結果、すなわち下裾セルを分離することができる（Ｓ１９）。

このようにして、下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができたので、このデータに従いしきい値電圧Ｖ_ＴＨの低い非選択セルＭＣとしきい値電圧Ｖ_ＴＨの高い選択セルＭＣに書込阻止電圧Ｖ_ＩＮＨを与えて（Ｓ３６，Ｓ３７）、追加書込を行なえば（Ｓ２１）、下裾に位置していたメモリセルＭＣのみ選択的に追加書込されるため、しきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルにまで引上げることが可能となる。

本実施の形態２においても、各分布の下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができるので、選択的に追加書込を行なうことによって、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルにまで引上げることが可能となり、実施の形態１と同様、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

［実施の形態３］
図１５は、この発明の実施の形態３のよるフラッシュメモリの書込方法を示すフローチャートであって、図５と対比される図である。

図１５を参照して、図１５の書込方法が図５の書込方法と異なる点は、分布の下裾チェック（Ｓ７）と下裾セルＭＣに対してセンスラッチデータを０から１に戻す処理（Ｓ８）を、ラッチのオール０判定（Ｓ６）より前に実施する点である。すなわち、実施の形態１，２では、全ての書込対象セルＭＣを書上げてから下裾判定を行なっていたのに対し、本実施の形態３では、通常の書込処理が行なわれる過程で、毎回下裾判定を実施する。このようにすることにより、実施の形態１，２で行なっていた追加書込処理（Ｓ９）は、通常の書込処理（Ｓ２，Ｓ３）と合せて行なうことが可能となる。

本実施の形態３においても、実施の形態１，２と同様に、各分布の下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができるので、一旦書込完了と判断されたセルＭＣを再度書込対象とすることによって、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルにまで引上げることが可能となり、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

［実施の形態４］
図１６は、この発明の実施の形態４のよるフラッシュメモリの書込方法を示すフローチャートであって、図１５と対比される図である。

図１６を参照して、図１６の書込方法が図１５の書込方法と異なる点は、通常の書込処理（Ｓ３）の後、ベリファイ読出（Ｓ４）の前に、全ビット線ＧＢＬをプリチャージした後に書込対象外のセルＭＣにつながるビット線ＧＢＬをノードＣＨＧ２から予めディスチャージしておき（Ｓ４１）、ベリファイ読出（Ｓ４）の後に、書込対象外のセルＭＣにつながるビット線ＧＢＬをノードＣＨＧ２からＶ_ＳＨレベルに選択プリチャージする（Ｓ４２）。このようにすることにより、通常のベリファイ読出（Ｓ４）と分布の下裾判定（Ｓ１２〜Ｓ１８）をまとめて実施でき、工程の簡略化が可能となる。

本実施の形態４の場合も、実施の形態３と同様、分布の下裾チェック（Ｓ４１，Ｓ４，Ｓ４２）と下裾セルに対してセンスラッチデータを０から１に戻す処理（Ｓ４３）を、ラッチのオール０判定（Ｓ６）より前に実施する。すなわち、実施の形態１，２では、全ての書込対象セルを書上げてから下裾判定を行なっていたのに対し、本実施の形態４では、通常の書込処理が行なわれる過程で、毎回下裾判定を実施する。このようにすることにより、実施の形態１，２で行なっていた追加書込処理（Ｓ１８〜Ｓ２０）は、通常の書込処理（Ｓ２，Ｓ３）と合せて行なうことが可能となる。

本実施の形態４においても、実施の形態１〜３と同様に、各分布の下裾に位置するメモリセルＭＣを、ビット線ＧＢＬの放電電流による影響のない条件下で取出すことができるので、一旦書込完了と判断されたセルＭＣを再度書込対象とすることによって、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルにまで引上げることが可能となり、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

［実施の形態５］
図１７は、この発明の実施の形態５のよるフラッシュメモリの書込方法を示すフローチャートであって、図５と対比される図である。また図１８は、メモリセルＭＣのＶ_ＴＨ分布とワード線ＷＬの電位を示す図であって、図７と対比される図である。

図１７および図１８を参照して、図１７の書込方法が従来方式および実施の形態１〜４と異なる点は、低めのワード線電圧Ｖ_ＶＲを使ってベリファイ読出を実施する点である。その結果、通常の書込処理が終了した時点（Ｓ６）では、その分布が図１８の破線で示すように、実線で示す所望の分布に比べて低いところに位置する。

従来技術の問題点にて述べたように、そもそも分布の下裾は、多数のセルＭＣがまだオン状態にある書込初期に書上がった（と誤判定された）セルＭＣによって形成される。言換えれば、下裾を形成するメモリセルＭＣは、他のメモリセルＭＣに比べて簡単にしきい値電圧Ｖ_ＴＨが上昇するセルＭＣであるということが言える。

本実施の形態５は、この特徴を利用し、全セルＭＣの書込が完了した後、全てのセンスラッチＳＬのデータを０から１に戻し（Ｓ５１）、全セルＭＣに一律に弱い書込パルスを与えて書上げるというものである（Ｓ５２）。通常の書込処理のベリファイレベルを低めに設定した理由はここにある。弱い書込では、通常の書込（ステップＳ３）よりもメモリセルＭＣへの電荷注入量が少なくなるような書込条件でメモリセルＭＣへの書込を行なう。ここで、電荷注入量は、（メモリセルＭＣのコントロールゲートおよびドレイン間に印加される書込電圧）×（書込電圧のパルス幅）×（パルス回数）に比例する。したがって、弱い書込は、書込電圧を下げる、書込電圧のパルス幅を狭くする（すなわち、書込電圧の印加時間を短くする）、パルス回数を通常の書込よりも減らすことにより、実現される。

本実施の形態５においても、実施の形態１〜４と同様に、各分布の下裾に一致するメモリセルＭＣを、その書上がりやすいという特性を利用して他のメモリセルＭＣより大きく持上げることができるので、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルまで引上げることが可能となり、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

［実施の形態６］
図１９は、この発明の実施の形態６のよるフラッシュメモリの書込方法を示すフローチャートであって、図１７と対比される図である。

本実施の形態６においても、実施の形態５と同様に、図１８に示した低いベリファイレベルＶ_ＶＲを使って通常の書込が実施され、下裾判定は実施されない。すなわち、実施の形態５と同様に、下裾に位置するメモリセルＭＣの特徴を利用して狭帯化を図るものである。

本実施の形態６が実施の形態５と異なるのは、通常の書込完了後に実施する追加書込のデータを、書込対象セルＭＣに限って０から１に戻すことである（Ｓ６１，Ｓ６２）。書込対象セルＭＣのデータは、ステップＳ１でセットした入力データ制御回路７から取込んでもよいし、実施の形態１，２で示した下裾判定の前半の処理、すなわちＶ_ＬＴレベルでの読出（Ｓ１１〜Ｓ１４，Ｓ３１〜Ｓ３３）を行なって得てもよい。

本実施の形態６においては、書込対象セルＭＣに限って追加書込がなされるため、実施の形態５と比較して、書込非対象のセルＭＣに無用な書込処理が行なわれないという特徴がある。

本実施の形態６においても、実施の形態１〜５と同様に、各分布の下裾に位置するメモリセルＭＣを、その書上がりやすいという特性を利用して他のメモリセルＭＣより大きく持上げることができるので、そのしきい値電圧Ｖ_ＴＨを正規のセルＭＣと同様のレベルまで引上げることが可能となり、Ｖ_ＴＨ分布を狭帯化できるという効果がある。

今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。 図１に示したメモリアレイの構成を示す図である。 図２に示したセンスラッチの構成を示す回路ブロック図である。 図３に示したデータラッチの構成を示す回路図である。 図１に示したフラッシュメモリの書込動作を示すフローチャートである。 図５に示した書込動作におけるメモリセルのしきい値電圧の変化などを例示する図である。 図５に示した下裾チェックを説明するための図である。 図５に示した下裾チェックを説明するための他の図である。 図５に示した下裾チェック以降の動作を具体的に示すフローチャートである。 図９に示した書込動作におけるビット線のレベル変化などを例示する図である。 実施の形態１の効果を説明するための図である。 この発明の実施の形態２によるフラッシュメモリのセンスラッチの構成を示す回路ブロック図である。 図１２で説明したフラッシュメモリの書込動作のうちの下裾チェック以降の動作を具体的に示すフローチャートである。 図１３に示した書込動作におけるビット線のレベル変化などを例示する図である。 この発明の実施の形態３によるフラッシュメモリの書込動作を示すフローチャートである。 この発明の実施の形態４によるフラッシュメモリの書込動作を示すフローチャートである。 この発明の実施の形態５によるフラッシュメモリの書込動作を示すフローチャートである。 図１７で説明したフラッシュメモリにおけるＶ_ＴＨ分布と判定レベルの関係を示す図である。 この発明の実施の形態６によるフラッシュメモリの書込動作を示すフローチャートである。

符号の説明

１ 制御信号バッファ、２ 読出／プログラム／消去制御回路、３ マルチプレクサ、４ ページアドレスバッファ、５ 列アドレスカウンタ、６ データ入力バッファ、７ 入力データ制御回路、８ データ出力バッファ、ＢＡ バンク、ＭＡ メモリアレイ、ＸＤ Ｘデコーダ、ＹＤ Ｙデコーダ、ＳＬＣ センスラッチ回路、ＤＲ データレジスタ、ＹＧ Ｙゲート、ＭＣ メモリセル、ＷＬ ワード線、ＧＢＬ ビット線、ＳＬ センスラッチ、１１〜１８，２４〜２８ ＮチャネルＭＯＳトランジスタ、２０ データラッチ、２１〜２３ ＰチャネルＭＯＳトランジスタ。

Claims (1)

1. 複数行複数列に配置され、各々がしきい値電圧の変化によって情報を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ前記複数のビット線に対応して設けられた複数のセンスラッチとを備えた不揮発性半導体記憶装置において、前記複数のメモリセルの各々に情報を書込む書込方法であって、
   １本の選択ワード線に対応する複数のメモリセルのうちの書込対象のメモリセルに対応する各センスラッチに第１の信号をラッチさせるとともに、書込非対象のメモリセルに対応する各センスラッチに第２の信号をラッチさせる第１のステップと、
   前記選択ワード線に対応する前記複数のメモリセルのうちの前記第１の信号をラッチしたセンスラッチに対応する各メモリセルに書込と第１のベリファイを行ない、書込が終了したメモリセルに対応する各センスラッチに前記第２の信号をラッチさせる第２のステップとを含み、
   前記第２のステップでは、前記複数のセンスラッチの全てが前記第２の信号をラッチするまで前記選択ワード線に対応する前記複数のメモリセルへの書込と前記第１のベリファイを繰り返し、
   前記第１のベリファイにおいては、前記複数のビット線をプリチャージした後に、書込が終了したメモリセルのしきい値電圧の下限を規定するベリファイ電圧を前記選択ワード線に印加して各メモリセルの書込が終了したか否かを判定し、
   さらに、前記複数のビット線をプリチャージした後に、前記ベリファイ電圧よりも低い下裾判定電圧を前記選択ワード線に印加して、前記選択ワード線に対応する各メモリセルのしきい値電圧が前記下裾判定電圧よりも高いか低いかを判定する第３のステップと、
   前記第３のステップの判定結果に基づいて、しきい値電圧が前記下裾判定電圧よりも高いメモリセルに対応する各ビット線をプリチャージするとともに、しきい値電圧が前記下裾判定電圧よりも低いメモリセルに対応する各ビット線をディスチャージした後に、前記ベリファイ電圧を前記選択ワード線に印加して各メモリセルの書込が十分か否かを判定する第２のベリファイを行ない、検出された書込不十分なメモリセルに対応する各センスラッチに前記第１の信号をラッチさせる第４のステップと、
   前記第１の信号をラッチしたセンスラッチに対応する各メモリセルに書込を行なう第５のステップとを含むことを特徴とする、不揮発性半導体記憶装置の書込方法。

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