JP2000123581A - 半導体記憶装置の書き込み方法、および半導体記憶装置 - Google Patents
半導体記憶装置の書き込み方法、および半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 書き込み時のメモリしきい電圧を高精度に制
御しつつ、書き込み時間の高速化を図ることができる半
導体記憶装置の書き込み方法を提供する。 【解決手段】 ２５６Ｍｂ多値フラッシュＥＥＰＲＯＭ
の書き込み処理において、たとえば“０１”書き込み処
理は、データラッチ処理（２２１）、書き込み処理（２
２２）、書き込みベリファイ処理（２２３）により、書
き込み対象ビットの全ビットがパスと判定された後、書
き込み後の対象ビット線を選択するデータラッチ処理を
実行し（２２４）、初期値に対して書き込みベリファイ
処理を行う（２２５）。これにより、“０１”書き込み
処理、書き込みベリファイ処理の途中に、何らかの原因
でベリファイパスと判定されたビットでも、この動作で
フェイルと判定されれば再び書き込み電圧が印加され、
所定のしきい電圧にすることができる。
御しつつ、書き込み時間の高速化を図ることができる半
導体記憶装置の書き込み方法を提供する。 【解決手段】 ２５６Ｍｂ多値フラッシュＥＥＰＲＯＭ
の書き込み処理において、たとえば“０１”書き込み処
理は、データラッチ処理（２２１）、書き込み処理（２
２２）、書き込みベリファイ処理（２２３）により、書
き込み対象ビットの全ビットがパスと判定された後、書
き込み後の対象ビット線を選択するデータラッチ処理を
実行し（２２４）、初期値に対して書き込みベリファイ
処理を行う（２２５）。これにより、“０１”書き込み
処理、書き込みベリファイ処理の途中に、何らかの原因
でベリファイパスと判定されたビットでも、この動作で
フェイルと判定されれば再び書き込み電圧が印加され、
所定のしきい電圧にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にＡＮＤ型メモリセルを用いた多値メモリ
の書き込み時間の高速化に好適なフラッシュＥＥＰＲＯ
Ｍ（フラッシュメモリ）などの半導体記憶装置の書き込
み方法、および半導体記憶装置に適用して有効な技術に
関する。
術に関し、特にＡＮＤ型メモリセルを用いた多値メモリ
の書き込み時間の高速化に好適なフラッシュＥＥＰＲＯ
Ｍ（フラッシュメモリ）などの半導体記憶装置の書き込
み方法、および半導体記憶装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としての多値フラッシュメモ
リなどにおける書き込み動作においては、書き込みベリ
ファイ時に毎回、書き込むべきビットの情報である期待
値に対してベリファイを行う技術などが考えられる。
て、半導体記憶装置の一例としての多値フラッシュメモ
リなどにおける書き込み動作においては、書き込みベリ
ファイ時に毎回、書き込むべきビットの情報である期待
値に対してベリファイを行う技術などが考えられる。
【０００３】なお、このようなフラッシュメモリなどの
半導体記憶装置に関する技術としては、たとえば１９９
４年１１月５日、株式会社培風館発行の「アドバンスト
エレクトロニクスＩ−９ 超ＬＳＩメモリ」に記載さ
れる技術などが挙げられる。
半導体記憶装置に関する技術としては、たとえば１９９
４年１１月５日、株式会社培風館発行の「アドバンスト
エレクトロニクスＩ−９ 超ＬＳＩメモリ」に記載さ
れる技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
な多値フラッシュメモリなどの半導体記憶装置において
は、期待値を得るための処理時間が書き込み時間を遅く
する原因の１つとなっている。たとえば、２５６Ｍｂ多
値フラッシュメモリにおいては、多値化に伴うメモリし
きい電圧の高精度制御の必要性などに対する対策から、
図５のようなフローに基づいて書き込みが行われるもの
と考えられる。
な多値フラッシュメモリなどの半導体記憶装置において
は、期待値を得るための処理時間が書き込み時間を遅く
する原因の１つとなっている。たとえば、２５６Ｍｂ多
値フラッシュメモリにおいては、多値化に伴うメモリし
きい電圧の高精度制御の必要性などに対する対策から、
図５のようなフローに基づいて書き込みが行われるもの
と考えられる。
【０００５】たとえば“０１”書き込みにおいて、まず
最初のデータラッチ処理により、初期値をセット（書き
込み対象のビット線を選択）する（ステップ５０１）。
さらに、“０１”書き込みでメモリセルに書き込み電圧
を印加し、書き込みを行う（ステップ５０２）。そし
て、データラッチ処理、書き込みベリファイにおいて、
初期値に対してベリファイを行う（ステップ５０３，５
０４）。書き込み対象ビットが全てパスするまで、書き
込みからベリファイまでの処理を繰り返す。この時、毎
回、初期値に対してベリファイを行う。
最初のデータラッチ処理により、初期値をセット（書き
込み対象のビット線を選択）する（ステップ５０１）。
さらに、“０１”書き込みでメモリセルに書き込み電圧
を印加し、書き込みを行う（ステップ５０２）。そし
て、データラッチ処理、書き込みベリファイにおいて、
初期値に対してベリファイを行う（ステップ５０３，５
０４）。書き込み対象ビットが全てパスするまで、書き
込みからベリファイまでの処理を繰り返す。この時、毎
回、初期値に対してベリファイを行う。
【０００６】よって、前記２５６Ｍｂ多値フラッシュメ
モリにおいては、書き込み中にメモリディスチャージ電
流、ノイズなどの原因によりベリファイ電圧手前で書き
込みを終了したビットを再度書き込みを実行し、所定の
ベリファイ電圧に到達させる目的で期待値に対するベリ
ファイを実施しているので、期待値を求める処理時間
（データラッチ処理時間）の影響が大きく、書き込み時
間全体を遅らせているものと考えられる。
モリにおいては、書き込み中にメモリディスチャージ電
流、ノイズなどの原因によりベリファイ電圧手前で書き
込みを終了したビットを再度書き込みを実行し、所定の
ベリファイ電圧に到達させる目的で期待値に対するベリ
ファイを実施しているので、期待値を求める処理時間
（データラッチ処理時間）の影響が大きく、書き込み時
間全体を遅らせているものと考えられる。
【０００７】そこで、本発明の目的は、データラッチ処
理をベリファイ毎に行うのではなく、書き込みが全ビッ
トパスした後に行うことにより、書き込み時のメモリし
きい電圧を高精度に制御しつつ、書き込み時間の高速化
を図ることができるフラッシュメモリなどの半導体記憶
装置の書き込み方法、および半導体記憶装置を提供する
ものである。
理をベリファイ毎に行うのではなく、書き込みが全ビッ
トパスした後に行うことにより、書き込み時のメモリし
きい電圧を高精度に制御しつつ、書き込み時間の高速化
を図ることができるフラッシュメモリなどの半導体記憶
装置の書き込み方法、および半導体記憶装置を提供する
ものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体記憶装置の
書き込み方法は、書き込み処理工程および書き込みベリ
ファイ処理工程の完了後、初期値（期待値）と書き込み
後のメモリセルの書き込み電圧とを比較する完了後の書
き込みベリファイ処理工程を実行し、この結果、所望の
メモリしきい電圧に未到達であると判定されたときに再
度、メモリセルに書き込み電圧を印加する再度書き込み
処理工程を行うものである。
書き込み方法は、書き込み処理工程および書き込みベリ
ファイ処理工程の完了後、初期値（期待値）と書き込み
後のメモリセルの書き込み電圧とを比較する完了後の書
き込みベリファイ処理工程を実行し、この結果、所望の
メモリしきい電圧に未到達であると判定されたときに再
度、メモリセルに書き込み電圧を印加する再度書き込み
処理工程を行うものである。
【００１１】特に、再度書き込み処理工程を行う際に
は、書き込みパルス時間を短く設定するようにし、さら
にメモリセルは多値メモリセルとし、フラッシュメモリ
などに適用するようにしたものである。
は、書き込みパルス時間を短く設定するようにし、さら
にメモリセルは多値メモリセルとし、フラッシュメモリ
などに適用するようにしたものである。
【００１２】また、本発明による半導体記憶装置は、メ
モリセルに書き込み電圧を印加する書き込み処理手段
と、メモリセルの書き込み電圧が所定のメモリしきい電
圧に到達したか否かを判定する書き込みベリファイ処理
手段と、初期値と書き込み後のメモリセルの書き込み電
圧とを比較する完了後の書き込みベリファイ処理手段
と、書き込み後のメモリセルの書き込み電圧が所望のメ
モリしきい電圧に未到達であると判定されたときに再
度、メモリセルに書き込み電圧を印加する再度書き込み
処理手段とを有するものである。
モリセルに書き込み電圧を印加する書き込み処理手段
と、メモリセルの書き込み電圧が所定のメモリしきい電
圧に到達したか否かを判定する書き込みベリファイ処理
手段と、初期値と書き込み後のメモリセルの書き込み電
圧とを比較する完了後の書き込みベリファイ処理手段
と、書き込み後のメモリセルの書き込み電圧が所望のメ
モリしきい電圧に未到達であると判定されたときに再
度、メモリセルに書き込み電圧を印加する再度書き込み
処理手段とを有するものである。
【００１３】よって、前記半導体記憶装置の書き込み方
法、および半導体記憶装置によれば、何らかの原因で所
望のメモリしきい電圧に未到達であると判定されれば、
再度書き込み処理を行うことにより、メモリしきい電圧
の分布を高精度に制御することができる。また、初期値
に対する書き込みベリファイ処理を書き込み処理および
書き込みベリファイ処理毎に行うのではなく、完了後に
実行することにより、初期値算出の合計時間を削減する
ことによって全体の書き込み時間を短縮することができ
る。この結果、書き込み時のメモリしきい電圧を高精度
に制御しつつ、書き込み時間の高速化を図ることができ
る。
法、および半導体記憶装置によれば、何らかの原因で所
望のメモリしきい電圧に未到達であると判定されれば、
再度書き込み処理を行うことにより、メモリしきい電圧
の分布を高精度に制御することができる。また、初期値
に対する書き込みベリファイ処理を書き込み処理および
書き込みベリファイ処理毎に行うのではなく、完了後に
実行することにより、初期値算出の合計時間を削減する
ことによって全体の書き込み時間を短縮することができ
る。この結果、書き込み時のメモリしきい電圧を高精度
に制御しつつ、書き込み時間の高速化を図ることができ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１５】図１は本発明の一実施の形態である半導体
記憶装置を示す構成図、図２は本実施の形態の半導体記
憶装置において、書き込み処理を示すフロー図、図３は
書き込み処理の詳細を示すフロー図、図４は書き込み処
理に対応する多値メモリセルのしきい電圧の状態を示す
説明図である。
記憶装置を示す構成図、図２は本実施の形態の半導体記
憶装置において、書き込み処理を示すフロー図、図３は
書き込み処理の詳細を示すフロー図、図４は書き込み処
理に対応する多値メモリセルのしきい電圧の状態を示す
説明図である。
【００１６】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。
憶装置の構成を説明する。
【００１７】本実施の形態の半導体記憶装置は、たとえ
ば２５６Ｍｂ多値フラッシュメモリとされ、メモリマッ
ト１、メインデコーダ／ゲートデコーダ２、サブデコー
ダ３、センスラッチ回路４、データラッチ回路５、メイ
ンアンプ６、入力データ演算回路７、入出力バッファ
８、制御信号入力バッファ９、データ入出力制御回路１
０、レディ／ビジィ回路１１、システムクロック回路１
２、ステイタスレジスタテスト系回路１３、コマンドデ
コーダ１４、ＲＯＭ制御系回路１５、ＲＯＭ１６、ＲＯ
Ｍデコーダ１７、ＣＰＵ１８、電源制御回路１９、電源
切り替え回路２０、チャージポンプ降圧系回路２１、基
準電源２２、アドレスカウンタ２３、救済系回路２４、
アドレスジェネレータ２５、冗長ヒューズ・トリミング
ヒューズ２６などの一般的な構成からなり、周知の半導
体製造技術によって１個の半導体チップ上に形成されて
いる。
ば２５６Ｍｂ多値フラッシュメモリとされ、メモリマッ
ト１、メインデコーダ／ゲートデコーダ２、サブデコー
ダ３、センスラッチ回路４、データラッチ回路５、メイ
ンアンプ６、入力データ演算回路７、入出力バッファ
８、制御信号入力バッファ９、データ入出力制御回路１
０、レディ／ビジィ回路１１、システムクロック回路１
２、ステイタスレジスタテスト系回路１３、コマンドデ
コーダ１４、ＲＯＭ制御系回路１５、ＲＯＭ１６、ＲＯ
Ｍデコーダ１７、ＣＰＵ１８、電源制御回路１９、電源
切り替え回路２０、チャージポンプ降圧系回路２１、基
準電源２２、アドレスカウンタ２３、救済系回路２４、
アドレスジェネレータ２５、冗長ヒューズ・トリミング
ヒューズ２６などの一般的な構成からなり、周知の半導
体製造技術によって１個の半導体チップ上に形成されて
いる。
【００１８】このフラッシュメモリは、外部端子を介し
て制御信号入力バッファ９にチップイネーブル信号／Ｃ
Ｅ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥ
Ｓ、コマンドデータイネーブル信号／ＣＤＥ、アウトプ
ットイネーブル信号／ＯＥなどの制御信号が入力され、
またデータ入出力制御回路１０にシリアルクロック信号
ＳＣが入力され、これらの信号に基づいて内部回路制御
のためのコマンド、タイミング信号が発生される。ま
た、レディ／ビジィ回路１１から外部端子を介してレデ
ィ／ビジィ信号Ｒ／Ｂが出力されている。
て制御信号入力バッファ９にチップイネーブル信号／Ｃ
Ｅ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥ
Ｓ、コマンドデータイネーブル信号／ＣＤＥ、アウトプ
ットイネーブル信号／ＯＥなどの制御信号が入力され、
またデータ入出力制御回路１０にシリアルクロック信号
ＳＣが入力され、これらの信号に基づいて内部回路制御
のためのコマンド、タイミング信号が発生される。ま
た、レディ／ビジィ回路１１から外部端子を介してレデ
ィ／ビジィ信号Ｒ／Ｂが出力されている。
【００１９】このフラッシュメモリにおいて、メモリマ
ット１は、ワード線ＷＬとビット線ＢＬとの交点に配置
される複数の多値メモリセルＭＣからなり、左右および
上下に４つに分割されている。このメモリマット１内の
任意の多値メモリセルＭＣが、メインデコーダ／ゲート
デコーダ２およびサブデコーダ３により選択され、この
選択された多値メモリセルＭＣに対して、センスラッチ
回路４、データラッチ回路５、メインアンプ６、入力デ
ータ演算回路７および入出力バッファ８を介してデータ
の書き込み／読み出しが行われる。この多値メモリセル
ＭＣは、“０１”，“００”，“１０”，“１１”の４
値からなる。
ット１は、ワード線ＷＬとビット線ＢＬとの交点に配置
される複数の多値メモリセルＭＣからなり、左右および
上下に４つに分割されている。このメモリマット１内の
任意の多値メモリセルＭＣが、メインデコーダ／ゲート
デコーダ２およびサブデコーダ３により選択され、この
選択された多値メモリセルＭＣに対して、センスラッチ
回路４、データラッチ回路５、メインアンプ６、入力デ
ータ演算回路７および入出力バッファ８を介してデータ
の書き込み／読み出しが行われる。この多値メモリセル
ＭＣは、“０１”，“００”，“１０”，“１１”の４
値からなる。
【００２０】以上のように構成されるフラッシュメモリ
において、センスラッチ回路４、データラッチ回路５に
は、特に本発明の特徴となる書き込み処理機能として、
多値メモリセルＭＣに書き込み電圧を印加する書き込み
処理手段、多値メモリセルＭＣの書き込み電圧が所定の
メモリしきい電圧に到達したか否かを判定する書き込み
ベリファイ処理手段、初期値と書き込み後の多値メモリ
セルＭＣの書き込み電圧とを比較する完了後の書き込み
ベリファイ処理手段、書き込み後の多値メモリセルＭＣ
の書き込み電圧が所望のメモリしきい電圧に未到達であ
ると判定されたときに再度、多値メモリセルＭＣに書き
込み電圧を印加する再度書き込み処理手段などが設けら
れている。
において、センスラッチ回路４、データラッチ回路５に
は、特に本発明の特徴となる書き込み処理機能として、
多値メモリセルＭＣに書き込み電圧を印加する書き込み
処理手段、多値メモリセルＭＣの書き込み電圧が所定の
メモリしきい電圧に到達したか否かを判定する書き込み
ベリファイ処理手段、初期値と書き込み後の多値メモリ
セルＭＣの書き込み電圧とを比較する完了後の書き込み
ベリファイ処理手段、書き込み後の多値メモリセルＭＣ
の書き込み電圧が所望のメモリしきい電圧に未到達であ
ると判定されたときに再度、多値メモリセルＭＣに書き
込み電圧を印加する再度書き込み処理手段などが設けら
れている。
【００２１】次に、本実施の形態の作用について、図２
および図３に基づいて書き込み処理フローを説明する。
図２は、全体の書き込み処理を示すフロー図、図３は
“０１”書き込み処理の詳細を示すフロー図である。ま
た、各書き込み処理に対応する多値メモリセルＭＣのし
きい電圧Ｖｔｈの状態は図４に示すとおりである。
および図３に基づいて書き込み処理フローを説明する。
図２は、全体の書き込み処理を示すフロー図、図３は
“０１”書き込み処理の詳細を示すフロー図である。ま
た、各書き込み処理に対応する多値メモリセルＭＣのし
きい電圧Ｖｔｈの状態は図４に示すとおりである。
【００２２】図２のように、書き込み処理は、書き込み
データをデータラッチ回路５にラッチした後に（ステッ
プ２１０）、“０１”書き込み処理（ステップ２２
０）、“００”書き込み処理（ステップ２３０）、“１
０”書き込み処理（ステップ２４０）を順に行い、最後
に、エラティック／ディスターブ検出処理（ステップ２
５０）、エラー処理（ステップ２６０）を行う。なお、
この多値メモリセルＭＣにおいて、書き込み処理の実行
前、すなわち“１１”による消去状態のしきい電圧Ｖｔ
ｈの分布は図４(a) のようになっている。
データをデータラッチ回路５にラッチした後に（ステッ
プ２１０）、“０１”書き込み処理（ステップ２２
０）、“００”書き込み処理（ステップ２３０）、“１
０”書き込み処理（ステップ２４０）を順に行い、最後
に、エラティック／ディスターブ検出処理（ステップ２
５０）、エラー処理（ステップ２６０）を行う。なお、
この多値メモリセルＭＣにおいて、書き込み処理の実行
前、すなわち“１１”による消去状態のしきい電圧Ｖｔ
ｈの分布は図４(a) のようになっている。
【００２３】たとえば、ステップ２２０の“０１”書き
込み処理は、図３のフローに基づいて行われる。
込み処理は、図３のフローに基づいて行われる。
【００２４】(1).最初のデータラッチ処理により、初期
値をセットする。すなわち、書き込み対象のビット線Ｂ
Ｌを選択する（ステップ２２１）。
値をセットする。すなわち、書き込み対象のビット線Ｂ
Ｌを選択する（ステップ２２１）。
【００２５】(2).“０１”書き込み処理において、多値
メモリセルＭＣに書き込み電圧を印加し、書き込みを行
う（ステップ２２２）。
メモリセルＭＣに書き込み電圧を印加し、書き込みを行
う（ステップ２２２）。
【００２６】(3).書き込みベリファイ処理において、書
き込み対象ビットが所定のメモリしきい電圧Ｖｔｈに到
達したか否かを判定する（ステップ２２３）。ここで、
書き込み対象ビットの全ビットがパス（Ｐａｓｓ）と判
定されたときは次に処理に移行する。一方、ここでフェ
イル（Ｆａｉｌ）と判定されたときは、ステップ２２２
からの処理を繰り返してフェイルと判定されたビットに
対してのみ書き込み電圧を印加する。
き込み対象ビットが所定のメモリしきい電圧Ｖｔｈに到
達したか否かを判定する（ステップ２２３）。ここで、
書き込み対象ビットの全ビットがパス（Ｐａｓｓ）と判
定されたときは次に処理に移行する。一方、ここでフェ
イル（Ｆａｉｌ）と判定されたときは、ステップ２２２
からの処理を繰り返してフェイルと判定されたビットに
対してのみ書き込み電圧を印加する。
【００２７】(4).書き込み対象ビットの全ビットがパス
と判定された後、書き込み後の対象ビット線ＢＬを選択
するデータラッチ処理を実行する（ステップ２２４）。
と判定された後、書き込み後の対象ビット線ＢＬを選択
するデータラッチ処理を実行する（ステップ２２４）。
【００２８】(5).書き込みベリファイ処理において、初
期値に対して書き込みベリファイを行う（ステップ２２
５）。ここで、パスと判定されたときは次の“００”書
き込み処理に移行する。一方、ここでフェイルと判定さ
れたときは、“０１”書き込み処理（ステップ２２６）
を行った後にステップ２２４からの処理を繰り返す。
期値に対して書き込みベリファイを行う（ステップ２２
５）。ここで、パスと判定されたときは次の“００”書
き込み処理に移行する。一方、ここでフェイルと判定さ
れたときは、“０１”書き込み処理（ステップ２２６）
を行った後にステップ２２４からの処理を繰り返す。
【００２９】従って、“０１”書き込み処理、書き込み
ベリファイ処理の途中に、何らかの原因でベリファイパ
スと判定されたビットでも、この動作でフェイルと判定
されれば再び書き込み電圧が印加され、所定のしきい電
圧Ｖｔｈにすることができる。ここでいう何らかの原因
とは、ノイズなどによる影響が考えられるが、最も可能
性があるのは次のとおりである。
ベリファイ処理の途中に、何らかの原因でベリファイパ
スと判定されたビットでも、この動作でフェイルと判定
されれば再び書き込み電圧が印加され、所定のしきい電
圧Ｖｔｈにすることができる。ここでいう何らかの原因
とは、ノイズなどによる影響が考えられるが、最も可能
性があるのは次のとおりである。
【００３０】書き込み初期の段階では、まだほとんどの
ビットが所定のしきい電圧Ｖｔｈに到達していないた
め、書き込みベリファイ時のメモリディスチャージによ
るメモリソースの浮きが大きく、見かけ上、しきい電圧
Ｖｔｈが高くなっているように判定される。従って、実
際には所定のしきい電圧Ｖｔｈに到達していないにも係
わらず、到達したと判定されてしまう。
ビットが所定のしきい電圧Ｖｔｈに到達していないた
め、書き込みベリファイ時のメモリディスチャージによ
るメモリソースの浮きが大きく、見かけ上、しきい電圧
Ｖｔｈが高くなっているように判定される。従って、実
際には所定のしきい電圧Ｖｔｈに到達していないにも係
わらず、到達したと判定されてしまう。
【００３１】しかし、書き込みが進行するに従って、メ
モリソースの浮きが小さくなると、以前にパスと判定さ
れたビットでもフェイルと判定される可能性がある。
“０１”書き込み処理フローの後半部分のステップ２２
５，２２６で、初期値に対するベリファイを実行するこ
とにより、全体の処理時間を短縮することができる効果
がある。
モリソースの浮きが小さくなると、以前にパスと判定さ
れたビットでもフェイルと判定される可能性がある。
“０１”書き込み処理フローの後半部分のステップ２２
５，２２６で、初期値に対するベリファイを実行するこ
とにより、全体の処理時間を短縮することができる効果
がある。
【００３２】また、このような“０１”書き込み処理
は、一般的に、書き込み処理の書き込みパルス幅（書き
込み電圧印加時間）は比較的短い時間（たとえば１μｓ
程度）から始め、書き込み処理から書き込みベリファイ
処理までを繰り返す間にパルス幅を指数関数的に延ばす
制御をしている。
は、一般的に、書き込み処理の書き込みパルス幅（書き
込み電圧印加時間）は比較的短い時間（たとえば１μｓ
程度）から始め、書き込み処理から書き込みベリファイ
処理までを繰り返す間にパルス幅を指数関数的に延ばす
制御をしている。
【００３３】前記のとおり、何らかの原因で書き込み処
理の初期に書き込みベリファイパスと判定されたビット
は一般的に書き込みが速い（短い書き込みパルスでしき
い電圧Ｖｔｈの変動が大きい）ため、フロー図の後半の
ステップ２２５において、書き込みベリファイ処理のフ
ェイル時の書き込み処理を実行する際は、再度、短いパ
ルス幅から書き込みを実行することにより、高精度なし
きい電圧Ｖｔｈ分布の制御が可能となる。
理の初期に書き込みベリファイパスと判定されたビット
は一般的に書き込みが速い（短い書き込みパルスでしき
い電圧Ｖｔｈの変動が大きい）ため、フロー図の後半の
ステップ２２５において、書き込みベリファイ処理のフ
ェイル時の書き込み処理を実行する際は、再度、短いパ
ルス幅から書き込みを実行することにより、高精度なし
きい電圧Ｖｔｈ分布の制御が可能となる。
【００３４】以上のようにして、ステップ２２０の“０
１”書き込み処理が終了する。この“０１”書き込み処
理の終了により、多値メモリセルＭＣにおけるしきい電
圧Ｖｔｈの分布は図４(b) のようになる。この際のベリ
ファイ書き込み電圧ＶＷＶ３は、たとえば4.５Ｖであ
る。
１”書き込み処理が終了する。この“０１”書き込み処
理の終了により、多値メモリセルＭＣにおけるしきい電
圧Ｖｔｈの分布は図４(b) のようになる。この際のベリ
ファイ書き込み電圧ＶＷＶ３は、たとえば4.５Ｖであ
る。
【００３５】続いて、“０１”書き込み処理が終了する
と、前記“０１”書き込み処理と同様のステップにおい
て、図２に示すステップ２３０の“００”書き込み処理
を行う。この“００”書き込み処理の終了により、多値
メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４
(c) のようになる。この際のベリファイ書き込み電圧Ｖ
ＷＶ２は、たとえば3.６Ｖである。
と、前記“０１”書き込み処理と同様のステップにおい
て、図２に示すステップ２３０の“００”書き込み処理
を行う。この“００”書き込み処理の終了により、多値
メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４
(c) のようになる。この際のベリファイ書き込み電圧Ｖ
ＷＶ２は、たとえば3.６Ｖである。
【００３６】さらに、“００”書き込み処理が終了する
と、前記“０１”書き込み処理と同様のステップにおい
て、図２に示すステップ２４０の“１０”書き込み処理
を行う。この“１０”書き込み処理の終了により、多値
メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４
(d) のようになる。この際のベリファイ書き込み電圧Ｖ
ＷＶ１は、たとえば2.８Ｖである。
と、前記“０１”書き込み処理と同様のステップにおい
て、図２に示すステップ２４０の“１０”書き込み処理
を行う。この“１０”書き込み処理の終了により、多値
メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４
(d) のようになる。この際のベリファイ書き込み電圧Ｖ
ＷＶ１は、たとえば2.８Ｖである。
【００３７】最後に、図２に示すステップ２５０のエラ
ティック／ディスターブ検出処理において、ディスター
ブ検出電圧に対する“１１”ワードディスターブ検出
（ステップ２５１）、エラティック検出電圧に対する
“１０”エラティック検出（ステップ２５２）、エラテ
ィック検出電圧に対する“００”エラティック検出（ス
テップ２５３）を行う。このステップ２５１〜２５３に
おいて、パスと判定されたときは処理を終了する。一
方、ここでフェイルと判定されたときは、ステップ２６
０のエラー処理に移行する。
ティック／ディスターブ検出処理において、ディスター
ブ検出電圧に対する“１１”ワードディスターブ検出
（ステップ２５１）、エラティック検出電圧に対する
“１０”エラティック検出（ステップ２５２）、エラテ
ィック検出電圧に対する“００”エラティック検出（ス
テップ２５３）を行う。このステップ２５１〜２５３に
おいて、パスと判定されたときは処理を終了する。一
方、ここでフェイルと判定されたときは、ステップ２６
０のエラー処理に移行する。
【００３８】このエラティック／ディスターブ検出処理
において、多値メモリセルＭＣにおけるしきい電圧Ｖｔ
ｈの分布は図４(e) のようになる。たとえば、この際の
ディスターブ検出電圧ＶＷＤＳは2.３Ｖ、エラティック
検出電圧ＶＷＥ１は3.１Ｖ、エラティック検出電圧ＶＷ
Ｅ２は3.９Ｖである。
において、多値メモリセルＭＣにおけるしきい電圧Ｖｔ
ｈの分布は図４(e) のようになる。たとえば、この際の
ディスターブ検出電圧ＶＷＤＳは2.３Ｖ、エラティック
検出電圧ＶＷＥ１は3.１Ｖ、エラティック検出電圧ＶＷ
Ｅ２は3.９Ｖである。
【００３９】このエラー処理においては、所定のフェイ
ル回数との比較処理（ステップ２６１）を行い、所定の
回数以下のときは消去処理（ステップ２６２）を実行し
た後に、ステップ２２０からの処理を繰り返す。一方、
フェイルが所定の回数に達したときは異常と判定して異
常終了とする。
ル回数との比較処理（ステップ２６１）を行い、所定の
回数以下のときは消去処理（ステップ２６２）を実行し
た後に、ステップ２２０からの処理を繰り返す。一方、
フェイルが所定の回数に達したときは異常と判定して異
常終了とする。
【００４０】以上のようにして、書き込みデータをラッ
チした後、“０１”書き込み処理、“００”書き込み処
理、“１０”書き込み処理を順に行い、最後にエラティ
ック／ディスターブ検出処理、エラー処理を行うことが
できる。
チした後、“０１”書き込み処理、“００”書き込み処
理、“１０”書き込み処理を順に行い、最後にエラティ
ック／ディスターブ検出処理、エラー処理を行うことが
できる。
【００４１】従って、本実施の形態の半導体記憶装置に
よれば、書き込み対象ビットの全ビットがパスと判定さ
れた後に、書き込み後の対象ビット線を選択するデータ
ラッチ処理を実行することにより、繰り返し実行される
書き込みベリファイ毎にデータラッチ処理を行わなくて
もよいため、書き込み時間を短縮して高速化を図ること
ができる。
よれば、書き込み対象ビットの全ビットがパスと判定さ
れた後に、書き込み後の対象ビット線を選択するデータ
ラッチ処理を実行することにより、繰り返し実行される
書き込みベリファイ毎にデータラッチ処理を行わなくて
もよいため、書き込み時間を短縮して高速化を図ること
ができる。
【００４２】また、書き込み処理、書き込みベリファイ
処理の途中に、ベリファイパスと判定されたビットで
も、この動作でフェイルと判定されれば再び書き込み電
圧が印加され、所定のしきい電圧にすることができるの
で、メモリしきい電圧を高精度に制御することができ
る。
処理の途中に、ベリファイパスと判定されたビットで
も、この動作でフェイルと判定されれば再び書き込み電
圧が印加され、所定のしきい電圧にすることができるの
で、メモリしきい電圧を高精度に制御することができ
る。
【００４３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４４】たとえば、前記実施の形態においては、４
値の２５６Ｍｂ多値フラッシュメモリについて説明した
が、これに限定されるものではなく、２値や８値以上の
多値メモリセル、６４Ｍｂ，５１２Ｍｂ以上などのフラ
ッシュメモリなどについても広く適用可能であり、特に
多値化、大容量化になるほど本発明の効果は有効であ
る。
値の２５６Ｍｂ多値フラッシュメモリについて説明した
が、これに限定されるものではなく、２値や８値以上の
多値メモリセル、６４Ｍｂ，５１２Ｍｂ以上などのフラ
ッシュメモリなどについても広く適用可能であり、特に
多値化、大容量化になるほど本発明の効果は有効であ
る。
【００４５】また、フラッシュメモリの他に、ＥＥＰＲ
ＯＭなど、外部から入力される書き込みデータを書き込
み終了まで保持する方式の半導体記憶装置では同様の効
果を得ることができる。
ＯＭなど、外部から入力される書き込みデータを書き込
み終了まで保持する方式の半導体記憶装置では同様の効
果を得ることができる。
【００４６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４７】(1).書き込み処理工程および書き込みベリ
ファイ処理工程の完了後に、初期値に対して書き込みベ
リファイ処理工程を実行することで、何らかの原因で所
望のメモリしきい電圧に未到達であると判定されれば、
再度書き込み処理を行うことができるので、メモリしき
い電圧の分布を高精度に制御することが可能となる。
ファイ処理工程の完了後に、初期値に対して書き込みベ
リファイ処理工程を実行することで、何らかの原因で所
望のメモリしきい電圧に未到達であると判定されれば、
再度書き込み処理を行うことができるので、メモリしき
い電圧の分布を高精度に制御することが可能となる。
【００４８】(2).初期値に対する書き込みベリファイ処
理を、書き込み処理および書き込みベリファイ処理毎に
行うのではなく、完了後に実行することで、初期値算出
の合計時間を削減することができるので、全体の書き込
み時間を短縮することが可能となる。
理を、書き込み処理および書き込みベリファイ処理毎に
行うのではなく、完了後に実行することで、初期値算出
の合計時間を削減することができるので、全体の書き込
み時間を短縮することが可能となる。
【００４９】(3).再度書き込み処理工程を行う際に書き
込みパルス時間を短く設定することで、メモリしきい電
圧分布を高精度に制御することが可能となる。
込みパルス時間を短く設定することで、メモリしきい電
圧分布を高精度に制御することが可能となる。
【００５０】(4).前記(1) 〜(3) により、多値メモリセ
ルを有するフラッシュメモリなどの半導体記憶装置にお
いて、書き込み時のメモリしきい電圧を高精度に制御し
つつ、書き込み時間の高速化を図ることが可能となる。
ルを有するフラッシュメモリなどの半導体記憶装置にお
いて、書き込み時のメモリしきい電圧を高精度に制御し
つつ、書き込み時間の高速化を図ることが可能となる。
【図１】本発明の一実施の形態である半導体記憶装置を
示す構成図である。
示す構成図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、書き込み処理を示すフロー図である。
て、書き込み処理を示すフロー図である。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、書き込み処理の詳細を示すフロー図である。
て、書き込み処理の詳細を示すフロー図である。
【図４】(a) 〜(e) は本発明の一実施の形態の半導体記
憶装置において、書き込み処理に対応する多値メモリセ
ルのしきい電圧の状態を示す説明図である。
憶装置において、書き込み処理に対応する多値メモリセ
ルのしきい電圧の状態を示す説明図である。
【図５】本発明の前提となる半導体記憶装置において、
書き込み処理の詳細を示すフロー図である。
書き込み処理の詳細を示すフロー図である。
１ メモリマット ２ メインデコーダ／ゲートデコーダ ３ サブデコーダ ４ センスラッチ回路 ５ データラッチ回路 ６ メインアンプ ７ 入力データ演算回路 ８ 入出力バッファ ９ 制御信号入力バッファ １０ データ入出力制御回路 １１ レディ／ビジィ回路 １２ システムクロック回路 １３ ステイタスレジスタテスト系回路 １４ コマンドデコーダ １５ ＲＯＭ制御系回路 １６ ＲＯＭ １７ ＲＯＭデコーダ １８ ＣＰＵ １９ 電源制御回路 ２０ 電源切り替え回路 ２１ チャージポンプ降圧系回路 ２２ 基準電源 ２３ アドレスカウンタ ２４ 救済系回路 ２５ アドレスジェネレータ ２６ 冗長ヒューズ・トリミングヒューズ ＭＣ 多値メモリセル ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻川 哲也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B025 AA00 AC01 AD04 AD15 AE05
Claims (5)
- 【請求項１】 メモリセルに書き込み電圧を印加する書
き込み処理工程と、この書き込み処理工程の後に所定の
メモリしきい電圧に到達したか否かを判定する書き込み
ベリファイ処理工程とを含む半導体記憶装置の書き込み
方法であって、前記書き込み処理工程および前記書き込
みベリファイ処理工程の完了後、初期値と前記書き込み
後のメモリセルの書き込み電圧とを比較する完了後の書
き込みベリファイ処理工程を実行し、この結果、所望の
メモリしきい電圧に未到達であると判定されたときに再
度、前記メモリセルに書き込み電圧を印加する再度書き
込み処理工程を行うことを特徴とする半導体記憶装置の
書き込み方法。 - 【請求項２】 請求項１記載の半導体記憶装置の書き込
み方法であって、前記再度書き込み処理工程を行う際に
は、書き込みパルス時間を短く設定することを特徴とす
る半導体記憶装置の書き込み方法。 - 【請求項３】 請求項１記載の半導体記憶装置の書き込
み方法であって、前記メモリセルは、多値メモリセルで
あることを特徴とする半導体記憶装置の書き込み方法。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置の書き込み方法であって、前記半導体記憶装置は、
フラッシュＥＥＰＲＯＭであることを特徴とする半導体
記憶装置の書き込み方法。 - 【請求項５】 メモリセルに書き込み電圧を印加する書
き込み処理手段と、前記メモリセルの書き込み電圧が所
定のメモリしきい電圧に到達したか否かを判定する書き
込みベリファイ処理手段と、初期値と前記書き込み後の
メモリセルの書き込み電圧とを比較する完了後の書き込
みベリファイ処理手段と、前記書き込み後のメモリセル
の書き込み電圧が所望のメモリしきい電圧に未到達であ
ると判定されたときに再度、前記メモリセルに書き込み
電圧を印加する再度書き込み処理手段とを有することを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29221298A JP2000123581A (ja) | 1998-10-14 | 1998-10-14 | 半導体記憶装置の書き込み方法、および半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29221298A JP2000123581A (ja) | 1998-10-14 | 1998-10-14 | 半導体記憶装置の書き込み方法、および半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006110531A Division JP2006190488A (ja) | 2006-04-13 | 2006-04-13 | 半導体記憶装置の書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000123581A true JP2000123581A (ja) | 2000-04-28 |
Family
ID=17778977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29221298A Withdrawn JP2000123581A (ja) | 1998-10-14 | 1998-10-14 | 半導体記憶装置の書き込み方法、および半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000123581A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507129A (ja) * | 2000-12-28 | 2005-03-10 | サンディスク コーポレイション | 不揮発性メモリの効率的なデータ検証動作を行うための新規の方法および構造 |
| JP2007317276A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法 |
| US7376016B2 (en) | 2005-07-20 | 2008-05-20 | Renesas Technology Corp. | Method of writing to non-volatile semiconductor memory device storing information depending on variation in level of threshold voltage |
| US8531887B2 (en) | 2011-01-04 | 2013-09-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related programming method |
-
1998
- 1998-10-14 JP JP29221298A patent/JP2000123581A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507129A (ja) * | 2000-12-28 | 2005-03-10 | サンディスク コーポレイション | 不揮発性メモリの効率的なデータ検証動作を行うための新規の方法および構造 |
| JP2007257831A (ja) * | 2000-12-28 | 2007-10-04 | Sandisk Corp | 不揮発性メモリの効率的なデータ検証動作を行うための新規の方法および構造 |
| US7376016B2 (en) | 2005-07-20 | 2008-05-20 | Renesas Technology Corp. | Method of writing to non-volatile semiconductor memory device storing information depending on variation in level of threshold voltage |
| TWI413985B (zh) * | 2005-07-20 | 2013-11-01 | Renesas Electronics Corp | 藉由臨限值電壓之位準變化記憶資訊之不揮發性半導體記憶裝置的寫入方法 |
| JP2007317276A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法 |
| US8531887B2 (en) | 2011-01-04 | 2013-09-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related programming method |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060413 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060804 |