JP3544935B2 - 不揮発性半導体記憶装置及びそのオートプログラムの実行方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びそのオートプログラム実行方法に関し、特に複数のバンクを有しこれら複数のバンクでの同時実行動作機能を有する不揮発性半導体記憶装置及びそのオートプログラム実行方法に関する。
【０００２】
【従来の技術】
現在、不揮発性半導体記憶装置は同時実行動作（ｄｕａｌ）機能を備えているものが主流となりつつある。ここで、同時実行動作とは、複数のバンクの一方での書き込み動作中又は消去動作中に上記一方のバンク以外の他方のバンクでの読み出し動作が可能なことである。例えばメモリセルアレイをバンクＡ，Ｂの２つのバンクに分割した場合、バンクＡで書き込み動作中又は消去動作中は、バンクＢでは読み出し動作を行い、バンクＢで書き込み動作中又は消去動作中は、バンクＡでは読み出し動作させている。そのため、一方のバンクでオートプログラム中は、他方のバンクでは必ず読み出し動作を実行する仕様となっている。ここで、オートプログラムとは、全セクタ、すなわち、バンクＡ，バンクＢの全体の自動書き込み処理をする動作のことであり、主にテストモード時に実行される。
【０００３】
この種の従来の不揮発性半導体記憶装置（以下フラッシュメモリ）は、バンクＡ，Ｂ共にオートプログラムを実行する場合は、バンクＡ側でオートプログラム終了後にバンクＢ側でオートプログラムを実施していた。
【０００４】
例えば、ベリファイを含めた書き込み動作と読み出し動作とを同時実行可能とした特開平１１−１６７７９６号公報記載の従来の不揮発性半導体装置は、ブロック単位で消去可能な複数のブロックから成る複数のメモリセルアレイ（バンク）を備え、上記メモリセルアレイからデータを読み出す複数のセンスアンプと、これら複数のセンスアンプを同時に使用して複数の動作を実行する制御回路とを備えるというものであった。例えば、複数のバンクがバンクＡ，Ｂの２つのバンクである場合、バンクＡ側がオートプログラム中は必ずバンクＢ側は読み出し状態であった。従って、オートプログラム中にバンクＡ，Ｂ共に書き込みを実施する場合は、バンクＡの書き込みが終了後にバンクＢの書き込みを実施しなければいけない。
【０００５】
フラッシュメモリのメモリセルとしては、公知のように、フローティングゲートを有し、書き込みは、チャネルホットエレクトロン注入により行い、消去はファラーノードハイム電流によるトンネル消去により行う、フローティングゲート型ＭＯＳトランジスタを用いる。
【０００６】
代表的なフラッシュメモリとしては、ｎ×ｍ個のメモリセルを行（Ｘ）方向にｎ個、列（Ｙ）方向にｍ個、すなわち、ｍ行ｎ列のマトリクス（行列）状に配列した複数のブロックから成る公知のＮＯＲフラッシュメモリがある。ｎ列の各々毎に対応するｎ本のビット線、ｍ行の各々毎に対応するｍ本のワード線を有する。ビット線の各々には対応する列のｍ個のメモリセルのドレインが接続され、ワード線の各々には対応する行のｎ個のメモリセルのコントロールゲートが接続される。また、ｍ×ｎ個、すなわち、ブロックの全メモリセルのソースは共通接続されている。この共通接続ソースに所定の消去電圧を供給することにより、ブロック単位で一括して消去される。このような構造上の特徴があるため、メモリセルに記憶したデータが消去されるときはブロック単位で一括して消去され、メモリセル単位で１ビット毎に消去を行うことはできない。各ブロックのワード線は、それぞれ対応する他のブロックのワード線と接続されており、Ｘデコーダからの出力信号により共通に駆動される。
【０００７】
次に、フラッシュメモリの読み出し動作、書き込み動作及び消去動作を簡単に説明する。なお、これら書き込み動作及び消去動作はベリファイ（検証）動作を含むものとする。
【０００８】
まず、読み出し動作は、フラッシュメモリの外部から、制御信号及びアドレス信号等から成る読み出し信号を与えると、コントロールゲートに高電圧（例えば、５Ｖ）、ドレインに低電圧（例えば、１Ｖ）、ソースＳに低電圧（例えば、０Ｖ）が印加される。この時に、ソースドレイン間に流れる電流の大小を検出することにより、メモリセルに記憶されたデータの“１”、“０”の判定を行う。そして、メモリセルからの読み出しデータを外部へ出力し、読み出し動作が完了する。
【０００９】
次に、書き込み動作は、外部から、制御信号、データ及びアドレス信号を与えると、コントロールケートに高電圧（例えば、１２Ｖ）、ドレインに高電圧（例えば、７Ｖ）、ソースに低電圧（例えば、０Ｖ）が印加される。この時、ドレイン接合近傍で発生したホットエレクトロンが、コントロールゲートに印加された高電圧により、フローティングゲートに注入される。以上の操作を書き込み動作と呼ぶ。この後、書き込み動作をオフにしてベリファイ動作を行う。データを書き込まれたメモリセルのベリファイが成功（可）ならベリファイ動作を含めた書き込み動作（以下、ベリファイ付書き込み動作）は完了する。ベリファイが失敗（不可）の場合は、再び書き込み動作を行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリの外部へ書き込みエラーのステータス信号を返す。
【００１０】
最後に、消去動作は、前述したように、ブロック単位で一括して行われる。フラッシュメモリの外部から制御信号及びアドレス信号から成る消去信号を与えると、コントロールケートに低電圧（例えば、０Ｖ）、ドレインに低電圧（例えば、０Ｖ）、ソースに高電圧（例えば、１２Ｖ）が印加される。このような電圧が印加されると、フローティングゲートとソースとの間に強電界が発生し、トンネル現象を利用してフローティングゲート内の電子をソースに放電させることができる。以上の操作を消去動作と呼ぶ。この後、消去動作をオフにして、書き込み時と同様にベリファイ動作を行う。消去すべきブロックの全てのメモリセルのベリファイが成功ならベリファイ動作を含めた消去動作（以下、ベリファイ付消去動作）は完了する。ベリファイが失敗の場合は、再び、消去動作を行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリの外部へ消去エラーのステータス信号を返す。
【００１１】
一般に、読み出し動作、ベリファイ付書き込み動作及ベリファイ付消去動作のそれぞれの動作速度は、読み出し動作、ベリファイ付書き込み動作、ベリファイ付消去動作の順に遅くなる。１ワード（１６ビット）当たりの読み出し動作には約１００ｎｓ程度、ベリファイ付書き込み動作には約１０μｓ程度、ベリファイ付消去動作（この場合は１ブロック単位となる）には約１００ｍｓ程度の時間を要する。すなわち、読み出し動作に比べて、書き込み動作および消去動作は桁違いに遅い。以上より、フラッシュメモリでは、ベリファイ付書き込み動作又はベリファイ付消去動作中に、読み出し動作を行うことができれば、非常に有効である。
【００１２】
次に、複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリに対して書き込み処理を実施する場合の一方のバンクについてのオートプログラムの動作フローをフローチャートで示す図７を参照すると、まず、オートプログラムコマンド入力ステップＡ１で、書き込みコマンドＡＡｈ−５５ｈ−Ａ０ｈ−ＰＤ（書き込みデータ）とアドレスデータＰＡとを入力後、データラッチステップＡ２で、書き込みデータＰＤとアドレスデータＱＡをラッチする。ベリファイステップＡ３で、ラッチした書き込みデータＰＤとラッチしたアドレスデータＱＡのアドレスから読み出したメモリセルの書き込みデータとを比較検証する。
【００１３】
ここで失敗（不可：Ｆａｉｌ）の場合は書き込みステップＡ４で書き込みを実施し再度書き込み検証ステップＡ３でベリファイ（検証）を実施する。ここで成功（可：Ｐａｓｓ）となればＥＮＤで終了する。
【００１４】
このような一連の処理動作を経てオートプログラムを実施する。
【００１５】
複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリののチップの良品選別試験（以下、選別試験）時に、２つのバンク、すなわち、バンクＡ、バンクＢ共にオートプログラムを実施する場合、従来のフラッシュメモリの動作をフローチャートで示す図８を参照すると、オートプログラム実行のコマンド入力後、まず、バンクＡに対しステップＤ１で、ベリファイを行い、ステップＤ２で書き込みを行い、ステップＤ３で再度ベリファイを行い、バンクＡのオートプログラムを終了する。次に、バンクＢに対しオートプログラム実行のコマンド入力後、ステップＤ４で、ベリファイを行い、ステップＤ５で書き込みを行い、ステップＤ６で再度ベリファイを行い、バンクＢのオートプログラムを終了する。このように、バンクＡでオートプログラム終了後にバンクＢのオートプログラムを実施していた。
【００１６】
従来の不揮発性半導体記憶装置をブロックで示す図９を参照すると、この従来の不揮発性半導体記憶装置（以下フラッシュメモリ）は、バンクＡ，Ｂの各々を構成するメモリセルアレイ５，８と、アドレスデータを入力するするためのＩＮ端子Ｔ１及びオートプログラムのアドレスをラッチする機能を有するアドレスバッファ回路１と、アドレスデータの供給を受けてバンク選択信号を生成するバンクデコーダ回路２と、アドレスの供給を受けてメモリセルアレイ５，８の各々のメモリセルを選択するためのデコーダ回路４，７と、メモリセルアレイ５，８の各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にセルのドレイン電圧を与えるための回路であるセンスアンプ回路６，９と、同時実行動作時の電源の切り替え等を制御する（詳細は後述）内部制御回路１０３と、書き込み電圧ＶＰを出力する書き込み用電源回路１２と、ベリファイ電圧ＶＶを出力するベリファイ電圧用電源回路１３と、読み出し電圧ＶＲを出力する読み出し用電源回路１４と、内部制御回路１０３の制御に応じて書き込み電圧ＶＰとベリファイ電圧ＶＶと読み出し電圧ＶＲを切り替える電源切り替え回路１１と、書き込みのベリファイ時にメモリセルから読み出した書き込みデータとＩ／Ｏ端子Ｔ２より入力した書き込みデータとを比較するためのＩＯコントローラ１５と、メモリセルアレイ５，８への書き込みのためのコマンド等の入力用及び読み出しデータの出力用のＩ／Ｏ端子Ｔ２の入力信号及び出力信号をバッファリングするＩＯバッファ回路１６と、外部端子Ｔ３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ各信号の供給を受け内部シーケンス制御を行うコントロール回路１１７とを備える。
【００１７】
次に、図９、図８及びオートプログラムにおける各部波形をタイムチャートで示す図１１を参照して、従来の不揮発性半導体記憶装置の動作であるオートプログラム実行方法について説明すると、ここでは、説明の便宜上、バンクＡ側で上述したオートプログラムを実施しバンクＢ側で読み出しを行う同時実行動作の場合について説明する。
【００１８】
オートプログラムを実施するためには外部端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４にそれぞれパルス波形であるＯＥ信号、ＣＥ信号及びＷＥ信号を入力する。これに同期してオートプログラム実行のための設定用及び実行用のコマンドと各アドレス／プログラムデータを入力する。
【００１９】
以下、説明の便宜上、バンクＡのオートプログラム実行のための設定用のアドレスを５５５ｈ−２ＡＡｈ−５５５ｈ、プログラムアドレスをＱＡ、また、オートプログラム実行コマンドをＡＡｈ−５５ｈ−Ａ０ｈ、プログラムデータをＰＤとし、４サイクルのコマンドライトに対して順番に入力し、ラッチフラグＦＡの設定によりオートプログラムモードが設定されるものとする。
【００２０】
バンクＡ側をオートプログラムの実行、バンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、アドレスデータＡとしてプログラムアドレスＱＡを入力すると、アドレスバッファ回路１はアドレスデータＡをラッチする。その後、アドレスデータＡをバンクデコーダ回路２に入力すると、このバンクデコーダ回路２は、書き込みを実施するバンクＡ、すなわちメモリセルアレイ５を選択するバンク選択信号ＢＡを出力し、内部制御回路１０３とアドレスバッファ回路１に供給する（なお、バンクＢを選択する場合はバンク選択信号ＢＢを出力する）。
【００２１】
このバンク選択信号ＢＡの供給に応答してアドレスバッファ回路１は、アドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子Ｔ２からコマンドＷＣとしてオートプログラム実行コマンドＡＡｈ−５５ｈ−Ａ０ｈと、書き込みデータＷＤとしてプログラムデータＰＤを入力し、ＩＯバッファ回路１６はこれらオートプログラム実行コマンドＡＡｈ−５５ｈ−Ａ０ｈとプログラムデータＰＤをコントロール回路１１７に入力する。
【００２２】
コントロール回路１１７は、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，ＷＥ，ＯＥの各信号とアドレスバッファ回路１からのアドレスデータＡを取り込み、また、ＩＯバッファ回路１６からのオートプログラム実行コマンドＷＣに基づきラッチフラグＦＡを設定し、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２を出力して内部シーケンスの制御を行う。次に、バンクデコーダ回路２がバンク選択信号ＢＡを内部制御回路１０３に供給する。
【００２３】
内部制御回路１０３はバンク選択信号ＢＡ／ＢＢ、ベリファイ信号Ｃ１及び書き込み制御信号Ｃ２の各々の供給に応答して電源切り替え回路１１を制御するための、バンクＡ用の読み出し用電源制御信号ＲＡ（以下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以下信号ＰＡ）及びバンクＢ用の読み出し用電源制御信号ＲＢ（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ（以下信号ＰＢ）の各々を出力する。
【００２４】
内部制御回路１０３の構成を回路図で示す図１０を参照すると、この従来の内部制御回路１０３は、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２とバンク選択信号ＢＡ，ＢＢの否定論理積（ＮＡＮＤ）演算を行うＮＡＮＤゲートＧ３１〜Ｇ３４と、ＮＡＮＤゲートＧ３１〜Ｇ３４の各々の出力を反転して信号ＰＶＡ，ＰＡ，ＰＶＢ，ＰＢの各々を出力するインバータＩ３１〜Ｉ３４と、信号ＰＶＡ，ＰＡの否定論理和（ＮＯＲ）演算して信号ＲＡを出力するＮＯＲゲートＮＯ３１と、信号ＰＶＢ，ＰＢのＮＯＲ演算して信号ＲＢを出力するＮＯＲゲートＮＯ３２とを備える。
【００２５】
内部制御回路１０３の動作について説明すると、例えば、バンクＡ側でベリファイを実施する場合、ベリファイ信号Ｃ１とバンク選択信号ＢＡとをＨレベルとする。するとＮＡＮＤゲートＧ３１の出力はＬレベルとなりインバータＩ３１は出力するバンクＡのベリファイ用電源制御信号ＰＶＡをＨレベルとし、一方、ＮＡＮＤゲートＧ３３，Ｇ３４の各々の出力はＨレベル、従ってインバータＩ３３，Ｉ３４の出力がＬレベルであるので、ＮＯＲゲートＮＯ３２は出力するバンクＢの読み出し用電源制御信号ＲＢをＨレベルとする。また、バンクＡ側で書き込みを実施する場合も、バンクＡの書き込み用電源制御信号ＰＡをＨレベルとし、バンクＢの読み出し用電源制御信号ＲＢをＨレベルとする。
【００２６】
このように、あるバンクが書き込み、又はベリファイ動作時は他方のバンクは必ず読み出し状態になることで同時実行動作が可能となる。
【００２７】
電源切り替え回路１１は、内部制御回路が出力する信号ＲＡ、ＰＶＡ、ＰＡ、ＲＢ、ＰＶＢ、ＰＢの各々の供給に応答してバンクＡ，Ｂの各々のデコーダ回路４，７に供給するための電源を選択する。
【００２８】
電源切り替え回路１１の構成を回路図で示す図４を参照すると、この電源切り替え回路１１は各々のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，ＲＢの各々が供給されるＮチャネルＭＯＳ型のトランジスタＭ１１〜Ｍ１６を備える。
【００２９】
トランジスタＭ１１，Ｍ１６の各々のドレイン同士は共通接続され読み出し電圧ＶＲの供給を受け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士は共通接続されベリファイ電圧ＶＶの供給を受け、トランジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接続され書き込み電圧ＶＰの供給を受ける。トランジスタＭ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続され各々のゲートへの信号ＲＡ，ＰＶＡ，ＰＡの供給に応じてそれぞれバンクＡ用の電源ＶＨＡを出力し、トランジスタＭ１４，Ｍ１５，Ｍ１６の各々のソースは共通接続され各々のゲートへの信号ＰＢ，ＰＶＢ，ＲＢの供給に応じてそれぞれバンクＢ用の電源ＶＨＢを出力する。
【００３０】
上述のように、バンクＡでベリファイを実施する場合、内部制御回路１０３は、信号ＰＶＡ，ＲＢを出力し、これら信号ＰＶＡ，ＲＢの供給に応答して電源切り替え回路１１のトランジスタＭ１２とＭ１６が導通する。トランジスタＭ１２の導通によりベリファイ用電源回路１３から供給を受けたベリファイ電圧ＶＶが信号ＶＨＡとして出力され、バンクＡ側のデコーダ回路４に供給される。一方、トランジスタＭ１６の導通により、読み出し用電源回路１４から供給を受けた読み出し用電圧ＶＲが信号ＶＨＢとしてバンクＢ側のデコーダ回路７へ供給される。このようにバンクＡ側のデコーダ回路４にアドレスデータが入力しかつベリファイ電圧が供給されることによりバンクＡ側でベリファイが実施される。
【００３１】
一方、バンクＢ側には、デコーダ回路７に読み出し用電圧ＶＲが供給されているが、アドレスはまだ選択されていない。そこでＩＮ端子Ｔ１に改めてバンクＢを読み出すためのアドレスＱＢを入力すると、アドレスバッファ回路１はアドレス信号ＭＡＢをバンクＢのデコーダ回路７に入力する。その結果、バンクＢ側で読み出しが実施され、センスアンプ回路９が読み出しデータＲＤＢを読み出し、ＩＯコントローラ１５からＩＯバッファ回路１６を経てＩ／Ｏ端子Ｔ２より読み出しデータＲＤを出力する。
【００３２】
上述した従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、バンクＡ側の書き込みが終了した時、すなわちステップＤ１〜Ｄ３の処理フロー後にバンクＢ側の書き込みステップＤ４〜Ｄ６の処理フローを実行する。ベリファイ時間をＸ、書き込み時間をＹとするとこのフローでは４Ｘ＋２Ｙの時間がかかる。
【００３３】
図１２に従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法の全体書き込み処理動作のタイムチャートを示す。図１２のＴ１、Ｔ２、Ｔ３は図８のステップＤ１〜Ｄ３の動作にそれぞれ対応している。また、図１２のＴ４、Ｔ５、Ｔ６は図８のステップＤ４〜Ｄ６の動作にそれぞれ対応している。
【００３４】
このように、従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、例えばバンクＡ側がオートプログラム中は必ずバンクＢ側は読み出し状態であった。従って、オートプログラム中にバンクＡ、バンクＢ共に書き込みを実施する場合は、バンクＡの書き込みが終了後にバンクＢの書き込みを実施しなければいけない。例えば、選別試験時においてメモリセルアレイの全セクタの書き込みを実施する際、実行時間がかかるという問題がある。
【００３５】
【発明が解決しようとする課題】
上述した従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、複数のバンク、例えばバンクＡ，Ｂの２つのバンクを有し、これらバンクＡ，Ｂ共にオートプログラムを実行する場合は、一方のバンクであるバンクＡ側でオートプログラム終了後に他方のバンクであるバンクＢ側でオートプログラムを実施するため、この不揮発性半導体記憶装置の選別試験のようににバンクＡ，Ｂの両バンクへのオートプログラムにより試験を実施する場合には、選別時間が長くなるという欠点があった。
【００３６】
本発明の目的は、複数のバンクを有しかつこれら複数のバンクでの同時実行動作機能を有するとと共に、オートプログラムの実行時間の短縮を図った不揮発性半導体記憶装置及びそのオートプログラム実行方法を提供することにある。
【００３７】
【課題を解決するための手段】
請求項１記載の発明の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム手段を有する不揮発性半導体記憶装置において、
前記オートプログラム手段が、書き込みデータとアドレスデータをラッチするデータラッチ手段と、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作を行う書き込み手段と、前記書き込み動作結果を前記第１のベリファイ動作と同様に検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作を行いこの第１のベリファイ動作から前記書き込み動作に遷移したとき前記第２のバンクに対する前記第１のベリファイ動作を開始し、
前記第１のバンクに対する前記書き込み動作が前記第２のベリファイ動作に遷移したとき前記第２のバンクに対する前記書き込み動作を開始し、
前記第１のバンクに対する前記第２のベリファイ動作が終了したとき前記第２のバンクに対する前記第２のベリファイ動作を開始するよう制御することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とするものである。
【００３８】
請求項２記載の発明の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のメモリセルアレイの各々を有する第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム機能を有する不揮発性半導体記憶装置において、
入力したアドレスデータ及び前記オートプログラムのアドレスをラッチするアドレスバッファ回路と、
前記アドレスバッファ回路から前記アドレスデータの供給を受けて第１及び第２のバンク選択信号を生成するバンクデコーダ回路と、
前記アドレスバッファ回路から第１、第２のアドレスの各々の供給を受けて前記第１，第２のメモリセルアレイの各々のメモリセルを選択するための前記第１，第２のバンクの各々の第１，第２のデコーダ回路と、
前記第１，第２のメモリセルアレイの各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にメモリセルのドレイン電圧を与えるための回路である前記第１，第２のバンクの各々の第１，第２のセンスアンプ回路と、
後述の内部制御回路の制御に応じて前記第１，第２のバンクの各々の前記書き込み動作用の書き込み電圧と前記書き込み後のベリファイ（検証）動作用のベリファイ電圧と前記読み出し動作用の読み出し電圧を切り替える電源切り替え回路と、
前記書き込み動作後の前記ベリファイ動作時に前記メモリセルから読み出した書き込みデータと外部から入力した書き込みデータとを比較するためのコンパレータ機能を含むＩＯコントローラと、
前記第１，第２のメモリセルアレイの各々への書き込み制御コマンドを含む入力信号と出力信号をバッファリングするＩＯバッファ回路と、
前記ＩＯバッファ回路を経由して入力した前記入力信号とメモリ制御信号の供給を受け前記ベリファイ動作を制御するベリファイ信号と前記書き込み動作を制御する書き込み信号と前記オートプログラム実行を設定するオートプログラムモード信号及び前記オートプログラム制御用のフラグ信号を出力するコントロール回路と、
前記ベリファイ信号と前記書き込み信号と前記オートプログラムモード信号と前記フラグ信号の供給を受け前記第１，第２のバンクの各々の書き込み動作とベリファイ動作を交互に実行可能とするように前記同時実行動作時の電源を切り替えるように前記電源切り替え回路を制御する内部制御回路とを備えて構成されている。
【００３９】
また、請求項３記載の発明は、請求項２記載の不揮発性半導体記憶装置において、前記書き込み電圧を出力する書き込み用電源回路と、前記ベリファイ電圧を出力するベリファイ電圧用電源回路と、前記読み出し電圧を出力する読み出し用電源回路とを備えて構成されている。
【００４０】
また、請求項４記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記内部制御回路が、前記第１のバンク選択信号と前記ベリファイ信号との論理演算を行い第１の論理信号を出力する第１の論理回路と、
前記第１のバンク選択信号と前記書き込み制御信号との論理演算を行い第２の論理信号を出力する第２の論理回路と、
前記第２のバンク選択信号と前記書き込み制御信号との論理演算を行い第３の論理信号を出力する第３の論理回路と、
前記第２のバンク選択信号と前記ベリファイ信号との論理演算を行い第４の論理信号を出力する第４の論理回路と、
前記フラグ信号と前記書き込み制御信号との論理演算を行い第５の論理信号を出力する第５の論理回路と、
前記第５の論理信号と第７の論理信号との論理演算を行い第６の論理信号を出力する第６の論理回路と、
前記フラグ信号と前記第６の論理信号との論理演算を行い前記第７の論理信号を出力する第７の論理回路と、
前記第１の論理信号を反転し第１の反転論理信号を出力する第１のインバータと、
前記第６の論理信号と前記第１の反転論理信号との論理演算を行い第８の論理信号を出力する第８の論理回路と、
前記第２の論理信号を反転し第２の反転論理信号を出力する第２のインバータと、
前記フラグ信号と前記第２の反転論理信号との論理演算を行い第９の論理信号を出力する第９の論理回路と、
前記第３の論理信号と前記第８の論理信号との論理演算を行い第１０の論理信号である前記第２のバンクの書き込み電圧を出力するための第２の書き込み用電源制御信号を出力する第１０の論理回路と、
前記第４の論理信号と前記第９の論理信号との論理演算を行い第１１の論理信号である前記第２のバンクのベリファイ電圧を出力するための第２のベリファイ用電源制御信号を出力する第１１の論理回路と、
前記第３の論理信号を反転し第３の反転論理信号を出力する第３のインバータと、
前記フラグ信号と前記第３の反転論理信号との論理演算を行い第１２の論理信号を出力する第１２の論理回路と、
前記第４の論理信号を反転し第４の反転論理信号を出力する第４のインバータと、
前記フラグ信号と前記第４の反転論理信号との論理演算を行い第１３の論理信号を出力する第１３の論理回路と、
前記第１の論理信号と前記第１２の論理信号との論理演算を行い第１４の論理信号を出力する第１４の論理回路と、
前記第２の論理信号と前記第１３の論理信号との論理演算を行い第１５の論理信号を出力する第１５の論理回路と、
前記オートプログラムモード信号と前記第１４の論理信号との論理演算を行い第１６の論理信号を出力する第１６の論理回路と、
前記オートプログラムモード信号と前記第１５の論理信号との論理演算を行い第１７の論理信号を出力する第１７の論理回路と、
前記第１６の論理信号を反転し第５の反転論理信号である前記第１のバンクのベリファイ電圧を出力するための第１のベリファイ用電源制御信号を出力する第５のインバータと、
前記第１７の論理信号を反転し第６の反転論理信号である前記第１のバンクの書き込み電圧を出力するための第１の書き込み用電源制御信号を出力する第６のインバータとを備えて構成されている。
【００４１】
また、請求項５記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記内部制御回路が、前記第１，第２のバンクの各々のベリファイ電圧を出力するための第１，第２のベリファイ用電源制御信号と、前記第１，第２のバンクの各々の書き込み電圧を出力するための第１，第２の書き込み用電源制御信号と、前記第１，第２のバンクの各々の読み出し電圧を出力するための第１，第２の読み出し用電源制御信号とを出力し、
前記電源制御回路が、共通接続された各々のドレイン同士に前記読み出し電圧の供給を受け各々のゲートに前記第１，第２の読み出し用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の読み出し電圧を出力する第１及び第６のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記ベリファイ電圧の供給を受け各々のゲートに前記第１，第２のベリファイ用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々のベリファイ電圧を出力する第２及び第５のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記書き込み電圧の供給を受け各々のゲートに前記第１，第２の書き込み用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の書き込み電圧を出力する第３及び第４のＭＯＳトランジスタとを備えて構成されている。
【００４２】
また、請求項６記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記オートプログラムモード信号が、予め定めた第１の前記書き込み制御コマンドにより前記選別試験のための第１のオートプログラムモードに設定し、
予め定めた第２の前記書き込み制御コマンドにより前記選別試験を除く動作のための第２のオートプログラムモードに設定することを特徴とするものである。
【００４３】
請求項７記載の発明の不揮発性半導体記憶装置のオートプログラムの実行方法は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行する不揮発性半導体記憶装置のオートプログラムの実行方法において、
前記オートプログラムが、書き込みデータとアドレスデータをラッチするデータラッチステップと、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作ステップと、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作ステップと、前記書き込み動作結果を前記第１のベリファイ動作ステップと同様に検証する第２のベリファイ動作ステップとを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作ステップを行いこの第１のベリファイ動作ステップから前記書き込み動作ステップに遷移したとき前記第２のバンクに対する前記第１のベリファイ動作ステップを開始し、
前記第１のバンクに対する前記書き込み動作ステップが前記第２のベリファイ動作ステップに遷移したとき前記第２のバンクに対する前記書き込み動作ステップを開始し、
前記第１のバンクに対する前記第２のベリファイ動作ステップが終了したとき前記第２のバンクに対する前記第２のベリファイ動作ステップを開始することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とするものである。
【００４４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４５】
本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタからなる第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての上記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム手段を有する不揮発性半導体記憶装置において、上記オートプログラム手段が、書き込みデータとアドレスデータをラッチするデータラッチ手段と、それぞれラッチした書き込みデータとアドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、上記書き込みデータをアドレスデータ指定アドレスのメモリセルに書き込む書き込み動作を行う書き込み手段と、上記書き込み動作結果を上記第１のベリファイ動作と同様に検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、上記オートプログラムの実行時に上記第１のバンクに対して上記第１のベリファイ動作を行いこの第１のベリファイ動作から上記書き込み動作に遷移したとき上記第２のバンクに対する上記第１のベリファイ動作を開始し、上記第１のバンクに対する上記書き込み動作が上記第２のベリファイ動作に遷移したとき上記第２のバンクに対する上記書き込み動作を開始し、上記第１のバンクに対する上記第２のベリファイ動作が終了したとき上記第２のバンクに対する上記第２のベリファイ動作を開始するよう制御することにより上記第１及び第２のバンクに対して同時にオートプログラムを可能にすることにより、オートプログラムの実行時間の短縮を図ることを特徴とするものである。
【００４６】
複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリのオートプログラムを実行する場合は、バンクＡがベリファイから書き込み動作に遷移した時、バンクＢでベリファイを実施し始め、バンクＡが再度ベリファイに遷移した時にバンクＢで書き込み実行を実施するというようにバンクＡ、バンクＢ側で同時にオートプログラムを実行するものとする。
【００４７】
このように同時実行動作機能での読み出し側のアドレスを使用してオートプログラム用の書き込み電圧、ベリファイ電圧の取り込みを可能にし、かつ書き込み電圧、ベリファイ電圧を制御する電源制御回路を制御することにより２つのバンクに対して同時にオートプログラムを可能にする。
【００４８】
次に、本発明の実施の形態を図９と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図１を参照すると、この図に示す本実施の形態の不揮発性半導体記憶装置（以下フラッシュメモリ）は、従来と共通のバンクＡ，Ｂの各々を構成するメモリセルアレイ５，８と、アドレスデータを入力するするためのＩＮ端子Ｔ１及びオートプログラムのアドレスをラッチする機能を有するアドレスバッファ回路１と、アドレスバッファ回路１からアドレスデータの供給を受けてバンク選択信号ＢＡ，ＢＢを生成するバンクデコーダ回路２と、アドレスバッファ回路１からアドレスＭＡＡ，ＭＡＢの各々の供給を受けてメモリセルアレイ５，８の各々のメモリセルを選択するバンクＡ，Ｂの各々のデコーダ回路４，７と、メモリセルアレイ５，８の各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にメモリセルのドレイン電圧を与えるための書き込み制御回路であるバンクＡ，Ｂの各々のセンスアンプ回路６，９と、書き込み電圧ＶＰを出力する書き込み用電源回路１２と、ベリファイ電圧ＶＶを出力するベリファイ電圧用電源回路１３と、読み出し電圧ＶＲを出力する読み出し用電源回路１４と、内部制御回路３の制御に応じて書き込み電圧ＶＰとベリファイ電圧ＶＶと読み出し電圧ＶＲを切り替える電源切り替え回路１１と、書き込みのベリファイ時にメモリセルから読み出した書き込みデータとＩ／Ｏ端子Ｔ２よりＩＯバッファを経由して入力した書き込みデータとを比較するためのコンパレータ機能を含むＩＯコントローラ１５と、メモリセルアレイ５，８への書き込み制御コマンドＷＣ等の入力用及び読み出しデータの出力用のＩ／Ｏ端子Ｔ２の入力信号及び出力信号をバッファリングするＩＯバッファ回路１６とに加えて、コントロール回路１１７の代わりにＩＯバッファ回路１６を経由して入力した入力信号及び外部端子Ｔ３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ各メモリ制御信号の供給を受けベリファイ信号Ｃ１と書き込み制御信号Ｃ２とオートプログラムモード設定のためのオートプログラムモード信号Ｃ３及び本実施の形態のオートプログラム制御用のフラグ信号Ｃ４を出力して内部シーケンス制御を行うコントロール回路１７と、内部制御回路１０３の代わりに、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２とオートプログラムモード信号Ｃ３及びフラグ信号Ｃ４の供給を受け各バンクＡ，Ｂの各々の書き込み動作とベリファイ（検証）動作を交互に実行可能とするように同時実行動作時の電源の切り替え等を制御する内部制御回路３とを備える。
【００４９】
本実施の形態を特徴付ける内部制御回路３の構成を回路図で示す図３を参照すると、この内部制御回路３は、バンク選択信号ＢＡとベリファイ信号Ｃ１との否定論理積（ＮＡＮＤ）演算を行いＮＡＮＤ信号ａ１を出力するＮＡＮＤゲートＧ３１と、バンク選択信号ＢＡと書き込み制御信号Ｃ２とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ２を出力するＮＡＮＤゲートＧ３２と、バンク選択信号ＢＢと書き込み制御信号Ｃ２とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ３を出力するＮＡＮＤゲートＧ３３と、バンク選択信号ＢＢとベリファイ信号Ｃ１とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ４を出力するＮＡＮＤゲートＧ３４と、フラグ信号Ｃ４と書き込み制御信号Ｃ２とのＮＡＮＤ演算を行い信号ｂ１を出力するＮＡＮＤゲートＧ３５と、信号ｂ１と後述の信号ｂ２とのＮＡＮＤ演算を行い信号ｄ１を出力するＮＡＮＤゲートＧ３６と、フラグ信号Ｃ４と信号ｄ１とのＮＡＮＤ演算を行い信号ｂ２を出力するＮＡＮＤゲートＧ３７と、信号ａ１を反転し信号ｄ２を出力するインバータＩ３１と、信号ｄ１，ｄ２のＮＡＮＤ演算を行い信号ｅ１を出力するＮＡＮＤゲートＧ３８と、信号ａ２を反転し信号ｄ３を出力するインバータＩ３２と、フラグ信号Ｃ４と信号ｄ３とのＮＡＮＤ演算を行い信号ｅ２を出力するＮＡＮＤゲートＧ３９と、信号ａ３と信号ｅ１とのＮＡＮＤ演算を行い書き込み用電源制御信号ＰＢ（以下信号ＰＢ）を出力するＮＡＮＤゲートＧ４０と、信号ａ４と信号ｅ２とのＮＡＮＤ演算を行いベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）を出力するＮＡＮＤゲートＧ４１と、信号ａ３を反転し信号ｅ３を出力するインバータＩ３３と、信号ａ４を反転し信号ｅ４を出力するインバータＩ３４と、フラグ信号Ｃ４と信号ｅ３とのＮＡＮＤ演算を行い信号ｆ１を出力するＮＡＮＤゲートＧ４２と、フラグ信号Ｃ４と信号ｅ４とのＮＡＮＤ演算を行い信号ｆ２を出力するＮＡＮＤゲートＧ４３と、信号ａ１と信号ｆ１とのＮＡＮＤ演算を行い信号ｇ１を出力するＮＡＮＤゲートＧ４４と、信号ａ２と信号ｆ１とのＮＡＮＤ演算を行い信号ｇ２を出力するＮＡＮＤゲートＧ４５と、オートプログラムモード信号Ｃ３と信号ｇ１とのＮＡＮＤ演算を行い信号ｈ１を出力するＮＡＮＤゲートＧ４６と、オートプログラムモード信号Ｃ３と信号ｇ２とのＮＡＮＤ演算を行い信号ｈ２を出力するＮＡＮＤゲートＧ４７と、信号ｈ１を反転してベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）を生成出力するインバータＩ３５と、信号ｈ２を反転して書き込み用電源制御信号ＰＡ（以下信号ＰＡ）を生成出力するインバータＩ３６とを備える。
【００５０】
電源切り替え回路１１の構成を回路図で示す図４を参照すると、この電源切り替え回路１１は、各々のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，ＲＢの各々が供給されるＮチャネルＭＯＳ型のトランジスタＭ１１〜Ｍ１６を備える。
【００５１】
トランジスタＭ１１，Ｍ１６の各々のドレイン同士は共通接続され読み出し電圧ＶＲの供給を受け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士は共通接続されベリファイ電圧ＶＶの供給を受け、トランジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接続され書き込み電圧ＶＰの供給を受ける。トランジスタＭ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続されてバンクＡの電源供給線に接続され各々のゲートへの信号ＲＡ，ＰＶＡ，ＰＡの供給に応じてそれぞれバンクＡ用の電源ＶＨＡを出力し、トランジスタＭ１４，Ｍ１５，Ｍ１６の各々のソースは共通接続されてバンクＢの電源供給線に接続され各々のゲートへの信号ＰＢ，ＰＶＢ，ＲＢの供給に応じてそれぞれバンクＢ用の電源ＶＨＢを出力する。
【００５２】
次に、図１、本実施の形態の処理フローをフローチャートで示す図２、図３、図４及びオートプログラムにおける各部波形をタイムチャートで示す図５を参照して選別試験時における本実施の形態の動作について説明すると、ここでは、説明の便宜上、従来と同様に２つのバンク、すなわち、バンクＡ、バンクＢ共にオートプログラムによる全セクタ（ブロック）の書き込み動作試験を実施する場合について説明する。なお、これらバンクＡ，Ｂの各々に対してベリファイ付書き込みを実施する場合のオートプログラムの一般的な動作フローについては、従来の技術で述べたので、ここでは省略する。
【００５３】
図２を参照して本実施の形態のオートプログラムの動作フローについて説明すると、まず、オートプログラム実行のコマンド入力後、バンクＡに対しベリファイステップＤ１を実施し、ステップＤ２で書き込みを行う。この書き込みステップＤ２への遷移時に、バンクＢ側でベリファイステップＤ２Ａを開始する。一方、バンクＡ側で書き込みステップＤ２から再度ベリファイステップＤ３へ遷移した時、バンクＢ側ではベリファイステップＤ２Ａから書き込みステップＤ３Ａへ遷移する。その後バンクＢ側で書き込みステップＤ３Ａから再度ベリファイステップＤ４Ａへ遷移して一連の動作を完了する。以上のフローにおいて、バンクＡ側の書き込みステップＤ２とバンクＢ側のベリファイステップＤ２Ａは同時に実施されており、また、ベリファイ時間Ｘより書き込み時間Ｙの方が時間がかかることから、このステップＤ２Ａの処理時間は書き込み時間と同一のＹとなる。同様に、ステップＤ３，Ｄ３Ａの処理時間もＹとなる。従って、本実施の形態の全体の書き込み処理時間は２Ｘ＋２Ｙとなる。
【００５４】
オートプログラムを実施するためには外部端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４にそれぞれパルス波形のメモリ制御信号であるＯＥ信号、ＣＥ信号及びＷＥ信号を入力する。これに同期してオートプログラム実行のための設定用及び実行用のコマンドと各アドレス／プログラムデータを入力する。
【００５５】
以下、説明の便宜上、本実施の形態のバンクＡに対するオートプログラムの実行のための設定用のアドレスを５５５ｈ−２ＡＡｈ−５５５ｈ、プログラムアドレスをＱＡ、また、オートプログラム実行コマンドをＡＡｈ−５５ｈ−ＡＦｈ、プログラムデータをＰＤとし、４サイクルのコマンドライトに対して順番に入力し、ラッチフラグＦＡの設定によりオートプログラムモードが設定されるものとする。
【００５６】
バンクＡ側をオートプログラムの実行、バンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、アドレスデータＡとしてプログラムアドレスＱＡを入力すると、アドレスバッファ回路１はアドレスデータＡをラッチする。その後、アドレスデータＡをバンクデコーダ回路２に入力すると、このバンクデコーダ回路２は、書き込みを実施するバンクＡを選択するバンク選択信号ＢＡを出力し、内部制御回路３とアドレスバッファ回路１に供給する（なお、バンクＢを選択する場合はバンク選択信号ＢＢを出力する）。
【００５７】
このバンク選択信号ＢＡの供給に応答してアドレスバッファ回路１は、アドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子Ｔ２からコマンドＷＣとしてオートプログラム実行コマンドＡＡｈ−５５ｈ−ＡＦｈと、書き込みデータＷＤとしてプログラムデータＰＤを４サイクルのコマンドライトに対して順番に入力し、ＩＯバッファ回路１６はこれらコマンドＷＣ（オートプログラム実行コマンドＡＡｈ−５５ｈ−ＡＦｈ）とプログラムデータＰＤをコントロール回路１７に入力する。
【００５８】
コントロール回路１７は、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，ＷＥ，ＯＥの各信号とアドレスバッファ回路１からのアドレスデータＡ、及びＩＯバッファ１６からのコマンドＷＣとプログラムデータＰＤを取り込みコマンドＷＣに基づきラッチフラグＦＡを設定し、ベリファイ信号Ｃ１及び書き込み信号Ｃ２を出力するとともに、内部シーケンスの制御により、バンクＡに対するオートプログラムモード信号Ｃ３及び本実施の形態の書き込み制御用のフラグ信号Ｃ４をＨレベルとし、内部制御回路３に供給する。
【００５９】
次に、バンクデコーダ回路２は、バンク選択信号ＢＡを内部制御回路３に供給する。
【００６０】
内部制御回路３は、バンクデコーダ回路２からのバンク選択信号ＢＡ／ＢＢ、コントロール回路１７のからのベリファイ信号Ｃ１、書き込み制御信号Ｃ２、オートプログラムモード信号Ｃ３及びフラグ信号Ｃ４の各々の供給に応じて電源切り替え回路１１を制御するため、バンクＡ用の読み出し用電源制御信号ＲＡ（以下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以下信号ＰＡ）及びバンクＢ用の読み出し用電源制御信号ＲＢ（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ（以下信号ＰＢ）の各々を出力する。
【００６１】
電源回路１１は、例えば、バンクＡでベリファイを実施する場合、内部制御回路３は、信号ＰＶＡ，ＲＢを出力し、これら信号ＰＶＡ，ＲＢの供給に応答して電源切り替え回路１１のトランジスタＭ１２とＭ１６が導通する。導通したトランジスタＭ１２は、ベリファイ用電源回路１３から供給を受けたベリファイ電圧ＶＶを信号ＶＨＡとして出力し、バンクＡ側のデコーダ回路４に供給する。一方、導通したトランジスタＭ１６は、読み出し用電源回路１４から供給を受けた読み出し用電圧ＶＲを信号ＶＨＢとしてバンクＢ側のデコーダ回路７に供給する。このようにバンクＡ側のデコーダ回路４にアドレスデータが入力しかつベリファイ電圧が供給されることによりバンクＡ側でベリファイが実施される。
【００６２】
一方、バンクＢ側には、デコーダ回路７に読み出し用電圧ＶＲが供給されているが、アドレスはまだ選択されていない。そこでＩＮ端子Ｔ１に改めてバンクＢを読み出すためのアドレスを入力すると、アドレスバッファ回路１はアドレス信号ＭＡＢをバンクＢのデコーダ回路７に入力する。その結果、バンクＢ側で読み出しが実施され、センスアンプ回路９が読み出しデータを読み出し、ＩＯコントローラ１５からＩＯバッファ回路１６を経てＩ／Ｏ端子Ｔ２より読み出しデータを出力する。
【００６３】
再度図２を併せて参照して、内部制御回路３の説明を続けると、バンクＡ側でベリファイを実施する場合は、従来と同様に、まず、ベリファイ信号Ｃ１とバンク選択信号ＢＡとをＨレベルとする。するとＮＡＮＤゲートＧ３１の出力信号ａ１はＬレベルとなり、ＮＡＮＤゲートＧ４４の出力信号ｇ１はＨレベル、ＮＡＮＤゲートＧ４６の出力信号ｈ１はＬレベル、となるので、インバータＩ３５の出力信号ＰＶＡはＨレベルとなる。他の制御信号ＰＡ，ＰＢ，ＰＶＢはＬレベルのままである。従って、この時点ではバンクＡ側にはベリファイ電圧ＰＶＡが供給され、バンクＢ側はベリファイ電圧ＰＶＢは供給されない（ステップＤ１）。
【００６４】
次に、バンクＡ側が書き込み状態に遷移すると、ベリファイ信号Ｃ１がＬレベルになり、書き込み信号Ｃ２がＨレベルとなるため、ＮＡＮＤゲートＧ３２の出力信号ａ２はＬレベルとなり、ＮＡＮＤゲートＧ４５の出力信号ｇ２はＨレベル、ＮＡＮＤゲートＧ４７の出力信号ｈ２はＬレベルとなり、インバータＩ３６の出力信号ＰＡはＨレベルとなる。また、ＮＡＮＤゲートＧ３９の出力信号ｅ２はＬレベルとなり、ＮＡＮＤゲートＧ４１の出力信号、すなわち信号ＰＶＤはＨレベルとなる。他の制御信号ＰＶＡ，ＰＢはＬレベルのままである。その結果、バンクＡ側では書き込み電圧ＶＰが供給され、バンクＢ側ではベリファイ電圧ＶＶが供給される（ステップＤ２，Ｄ２Ａ）。続いて、再度ベリファイ信号Ｃ１がＨレベルになり、書き込み信号Ｃ２がＬレベルになるため、制御信号ＰＶＡ、ＰＢが出力される。その結果、バンクＡ側にはベリファイ電圧ＶＶが供給され、バンクＢ側には書き込み電圧ＶＰが供給される（ステップＤ３，Ｄ３Ａ）。
【００６５】
その後、オートプログラムモードの終了のため、バンクＡ側を書き込み状態に遷移させる場合、すなわち、書き込み信号Ｃ２をＨレベルとしベリファイ信号をＬレベルとする場合には、オートモード信号Ｃ３をＬレベルに立ち下げかつフラグ信号Ｃ４もＬレベルに立ち下げる。すると、ＮＡＮＤゲートＧ４６，Ｇ４７の各々の出力信号ｈ１，ｈ２はＨレベル、従ってバンクＡ側の書き込み制御信号ＰＡ及びベリファイ制御信号ＰＶＡはＬレベルとなり、書き込み電圧ＶＰ、ベリファイ電圧ＶＶのいずれも供給がなくなり動作せず、バンクＢ側は、ベリファイ電圧ＶＶが供給されるのでベリファイ動作を実施して終了する（ステップ Ｄ４Ａ）。
【００６６】
本実施の形態では、上記のように、バンクＡ、バンクＢともに書き込み動作及びベリファイ動作を交互に実施することによりオートプログラムの実行時間の短縮が可能となる。
【００６７】
図５を再度参照して本実施の形態のオートプログラムの全体動作について説明すると、まず、前述したように、設定コマンド５５５ｈ−２ＡＡｈ−５５５ｈ、実行コマンドＷＣとしてＡＡｈ−５５ｈ−ＡＦｈを入力すると、コントロール回路１７では、ラッチフラグＦＡを設定し、書き込みデータＰＤとバンクＡのアドレスデータＱＡを入力すると、これら書き込みデータＰＤとアドレスデータＱＡをアドレスバッファ回路１の内部データ及びバンクＡ側のアドレスにラッチする。アドレスバッファ回路１は、アドレスデータＱＡに応じたアドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。
【００６８】
次に、バンクＢ側のアドレスＱＢを入力すると、アドレスバッファ回路１は、アドレスデータＱＢに応じたアドレス信号ＭＡＢをバンクＢ側のデコーダ回路７に供給する。その後、前述のようにバンクＡ側とバンクＢ側で書き込み動作とベリファイ動作が交互に動作することでバンクＡ側とバンクＢ側で同時にオートプログラムを実行できる。
【００６９】
図６は本実施の形態の不揮発性半導体記憶装置の全体動作のタイムチャートを示す。図中のＴ１、Ｔ２、Ｔ３、Ｔ４は図２のステップＤ１、ステップＤ２，Ｄ２Ａ、ステップＤ３，Ｄ３Ａ、ステップＤ４Ａの動作にそれぞれ対応している。
【００７０】
上述したように、従来のフラッシュメモリは、バンクＡ，バンクＢの同時実行動作における書き込み動作を行う場合は、バンクＡの書き込みの終了後バンクＢの書き込みを実施する必要があるため、全体動作時間は４Ｘ＋２Ｙであった。本実施の形態では、バンクＡ、及びバンクＢの書き込み動作、ベリファイ動作を交互に実施することにより、全体動作時間を２Ｘ＋２Ｙに短縮できる。すなわち、前述した従来のフラッシュメモリの全体の書き込み処理時間４Ｘ＋２Ｙに対し２Ｘ分の時間を短縮できることになる。
【００７１】
一例として、典型的なフラッシュメモリの規格を考慮して、１ワード（１６ビット）あたりのオートプログラム中の書き込み処理、すなわち、ベリファイ−書き込み−ベリファイ（ステップＤ１〜Ｄ３）の時間を約１０μｓとする。また、一般的にベリファイ時間Ｘは書き込み時間Ｙの約１／４程度であるのでベリファイ時間と書き込み時間との関係をＹ＝４Ｘと仮定する。
【００７２】
従って、１回当たりのベリファイ時間Ｘは１．６７μｓ、１回当たりの書き込み時間Ｙは６．６７μｓとなる。
【００７３】
１セクタ（ブロック）を３２Ｋワードとすると、１セクタの書き込み処理時間は、３２０ｍｓ（１０μｓ×３２Ｋワード）となる。バンクＡ、バンクＢの各々が１セクタから成るものとすると、従来のフラッシュメモリの書き込み処理時間は、１セクタ分の２倍、すなわち、６４０ｍｓとなる。一方、本実施の形態のフラッシュメモリの書き込み処理時間は、（２Ｘ＋２Ｙ）×３２Ｋワード＝１６．６８μｓ×３２Ｋワード＝約５３４ｍｓに短縮される。
【００７４】
以上本発明の実施の形態を述べたが、本発明は上記実施の形態に限られることなく種々の変形が可能である。例えば、オートプログラムモードコマンドとして上述した製造者の選別試験用のＡＡｈ−５５ｈ−ＡＦｈに加えて、一般ユーザ公開モードとして使用するための例えばＡＡｈ−５５ｈ−ＡＥｈを新たに設けて動作させることにより、一般ユーザ公開モードとしての使用を可能とし、その結果、ユーザによる全セクタの書き込み動作実施の場合等に実行時間の短縮を可能とすることも、本発明の主旨を逸脱しない限り適用できることは勿論である。
【００７５】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、オートプログラム手段が、ラッチした書き込みデータとラッチしたアドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、上記書き込みデータの書き込み動作を行う書き込み手段と、上記書き込み動作結果を検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、上記オートプログラムの実行時に第１のバンクに対して第１のベリファイ動作を行いこの第１のベリファイ動作から書き込み動作に遷移したとき第２のバンクに対する第１のベリファイ動作を開始し、第１のバンクに対する書き込み動作が第２のベリファイ動作に遷移したとき第２のバンクに対する書き込み動作を開始し、第１のバンクに対する第２のベリファイ動作が終了したとき第２のバンクに対する第２のベリファイ動作を開始するよう、すなわち、上記第１及び第２のバンクの書き込み動作及びベリファイ動作を交互に実施するよう制御することにより上記第１及び第２のバンクに対して同時にオートプログラムを可能とできるので、オートプログラムの実行時間を短縮できるという効果がある。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施の形態を示すブロック図である。
【図２】本実施の形態の不揮発性半導体記憶装置における動作の一例を示すフローチャートである。
【図３】図１の制御回路の構成を示す回路図である。
【図４】図１の電源切り替え回路の構成を示す回路図である。
【図５】本実施の形態の不揮発性半導体記憶装置における動作の一例を示すタイムチャートである。
【図６】本実施の形態の不揮発性半導体記憶装置における書き込み／ベリファイ動作の一例を示すタイムチャートである。
【図７】オートプログラムの一例を示すフローチャートである。
【図８】従来の不揮発性半導体記憶装置における動作の一例を示すフローチャートである。
【図９】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１０】図９の制御回路の構成を示す回路図である。
【図１１】従来の不揮発性半導体記憶装置における動作の一例を示すタイムチャートである。
【図１２】従来の不揮発性半導体記憶装置における書き込み／ベリファイ動作の一例を示すタイムチャートである。
【符号の説明】
１ アドレスバッファ回路
２ バンクデコーダ回路
３，１０３ 内部制御回路
４，７ デコーダ回路
５，８ メモリセルアレイ
６，９ センスアンプ回路
１１ 電源切り替え回路
１２ 書き込み用電源回路
１３ ベリファイ用電源回路
１４ 読み出し用電源回路
１５ ＩＯコントローラ
１６ ＩＯバッファ回路
１７，１１７ コントロール回路
Ｇ３１〜Ｇ４７ ＮＡＮＤゲート
Ｉ３１〜Ｉ３６ インバータ
Ｍ１１〜Ｍ１６ トランジスタ
ＮＯ３１，ＮＯ３２ ＮＯＲゲート
Ｔ１〜Ｔ５ 端子
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びそのオートプログラム実行方法に関し、特に複数のバンクを有しこれら複数のバンクでの同時実行動作機能を有する不揮発性半導体記憶装置及びそのオートプログラム実行方法に関する。
【０００２】
【従来の技術】
現在、不揮発性半導体記憶装置は同時実行動作（ｄｕａｌ）機能を備えているものが主流となりつつある。ここで、同時実行動作とは、複数のバンクの一方での書き込み動作中又は消去動作中に上記一方のバンク以外の他方のバンクでの読み出し動作が可能なことである。例えばメモリセルアレイをバンクＡ，Ｂの２つのバンクに分割した場合、バンクＡで書き込み動作中又は消去動作中は、バンクＢでは読み出し動作を行い、バンクＢで書き込み動作中又は消去動作中は、バンクＡでは読み出し動作させている。そのため、一方のバンクでオートプログラム中は、他方のバンクでは必ず読み出し動作を実行する仕様となっている。ここで、オートプログラムとは、全セクタ、すなわち、バンクＡ，バンクＢの全体の自動書き込み処理をする動作のことであり、主にテストモード時に実行される。
【０００３】
この種の従来の不揮発性半導体記憶装置（以下フラッシュメモリ）は、バンクＡ，Ｂ共にオートプログラムを実行する場合は、バンクＡ側でオートプログラム終了後にバンクＢ側でオートプログラムを実施していた。
【０００４】
例えば、ベリファイを含めた書き込み動作と読み出し動作とを同時実行可能とした特開平１１−１６７７９６号公報記載の従来の不揮発性半導体装置は、ブロック単位で消去可能な複数のブロックから成る複数のメモリセルアレイ（バンク）を備え、上記メモリセルアレイからデータを読み出す複数のセンスアンプと、これら複数のセンスアンプを同時に使用して複数の動作を実行する制御回路とを備えるというものであった。例えば、複数のバンクがバンクＡ，Ｂの２つのバンクである場合、バンクＡ側がオートプログラム中は必ずバンクＢ側は読み出し状態であった。従って、オートプログラム中にバンクＡ，Ｂ共に書き込みを実施する場合は、バンクＡの書き込みが終了後にバンクＢの書き込みを実施しなければいけない。
【０００５】
フラッシュメモリのメモリセルとしては、公知のように、フローティングゲートを有し、書き込みは、チャネルホットエレクトロン注入により行い、消去はファラーノードハイム電流によるトンネル消去により行う、フローティングゲート型ＭＯＳトランジスタを用いる。
【０００６】
代表的なフラッシュメモリとしては、ｎ×ｍ個のメモリセルを行（Ｘ）方向にｎ個、列（Ｙ）方向にｍ個、すなわち、ｍ行ｎ列のマトリクス（行列）状に配列した複数のブロックから成る公知のＮＯＲフラッシュメモリがある。ｎ列の各々毎に対応するｎ本のビット線、ｍ行の各々毎に対応するｍ本のワード線を有する。ビット線の各々には対応する列のｍ個のメモリセルのドレインが接続され、ワード線の各々には対応する行のｎ個のメモリセルのコントロールゲートが接続される。また、ｍ×ｎ個、すなわち、ブロックの全メモリセルのソースは共通接続されている。この共通接続ソースに所定の消去電圧を供給することにより、ブロック単位で一括して消去される。このような構造上の特徴があるため、メモリセルに記憶したデータが消去されるときはブロック単位で一括して消去され、メモリセル単位で１ビット毎に消去を行うことはできない。各ブロックのワード線は、それぞれ対応する他のブロックのワード線と接続されており、Ｘデコーダからの出力信号により共通に駆動される。
【０００７】
次に、フラッシュメモリの読み出し動作、書き込み動作及び消去動作を簡単に説明する。なお、これら書き込み動作及び消去動作はベリファイ（検証）動作を含むものとする。
【０００８】
まず、読み出し動作は、フラッシュメモリの外部から、制御信号及びアドレス信号等から成る読み出し信号を与えると、コントロールゲートに高電圧（例えば、５Ｖ）、ドレインに低電圧（例えば、１Ｖ）、ソースＳに低電圧（例えば、０Ｖ）が印加される。この時に、ソースドレイン間に流れる電流の大小を検出することにより、メモリセルに記憶されたデータの“１”、“０”の判定を行う。そして、メモリセルからの読み出しデータを外部へ出力し、読み出し動作が完了する。
【０００９】
次に、書き込み動作は、外部から、制御信号、データ及びアドレス信号を与えると、コントロールケートに高電圧（例えば、１２Ｖ）、ドレインに高電圧（例えば、７Ｖ）、ソースに低電圧（例えば、０Ｖ）が印加される。この時、ドレイン接合近傍で発生したホットエレクトロンが、コントロールゲートに印加された高電圧により、フローティングゲートに注入される。以上の操作を書き込み動作と呼ぶ。この後、書き込み動作をオフにしてベリファイ動作を行う。データを書き込まれたメモリセルのベリファイが成功（可）ならベリファイ動作を含めた書き込み動作（以下、ベリファイ付書き込み動作）は完了する。ベリファイが失敗（不可）の場合は、再び書き込み動作を行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリの外部へ書き込みエラーのステータス信号を返す。
【００１０】
最後に、消去動作は、前述したように、ブロック単位で一括して行われる。フラッシュメモリの外部から制御信号及びアドレス信号から成る消去信号を与えると、コントロールケートに低電圧（例えば、０Ｖ）、ドレインに低電圧（例えば、０Ｖ）、ソースに高電圧（例えば、１２Ｖ）が印加される。このような電圧が印加されると、フローティングゲートとソースとの間に強電界が発生し、トンネル現象を利用してフローティングゲート内の電子をソースに放電させることができる。以上の操作を消去動作と呼ぶ。この後、消去動作をオフにして、書き込み時と同様にベリファイ動作を行う。消去すべきブロックの全てのメモリセルのベリファイが成功ならベリファイ動作を含めた消去動作（以下、ベリファイ付消去動作）は完了する。ベリファイが失敗の場合は、再び、消去動作を行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリの外部へ消去エラーのステータス信号を返す。
【００１１】
一般に、読み出し動作、ベリファイ付書き込み動作及ベリファイ付消去動作のそれぞれの動作速度は、読み出し動作、ベリファイ付書き込み動作、ベリファイ付消去動作の順に遅くなる。１ワード（１６ビット）当たりの読み出し動作には約１００ｎｓ程度、ベリファイ付書き込み動作には約１０μｓ程度、ベリファイ付消去動作（この場合は１ブロック単位となる）には約１００ｍｓ程度の時間を要する。すなわち、読み出し動作に比べて、書き込み動作および消去動作は桁違いに遅い。以上より、フラッシュメモリでは、ベリファイ付書き込み動作又はベリファイ付消去動作中に、読み出し動作を行うことができれば、非常に有効である。
【００１２】
次に、複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリに対して書き込み処理を実施する場合の一方のバンクについてのオートプログラムの動作フローをフローチャートで示す図７を参照すると、まず、オートプログラムコマンド入力ステップＡ１で、書き込みコマンドＡＡｈ−５５ｈ−Ａ０ｈ−ＰＤ（書き込みデータ）とアドレスデータＰＡとを入力後、データラッチステップＡ２で、書き込みデータＰＤとアドレスデータＱＡをラッチする。ベリファイステップＡ３で、ラッチした書き込みデータＰＤとラッチしたアドレスデータＱＡのアドレスから読み出したメモリセルの書き込みデータとを比較検証する。
【００１３】
ここで失敗（不可：Ｆａｉｌ）の場合は書き込みステップＡ４で書き込みを実施し再度書き込み検証ステップＡ３でベリファイ（検証）を実施する。ここで成功（可：Ｐａｓｓ）となればＥＮＤで終了する。
【００１４】
このような一連の処理動作を経てオートプログラムを実施する。
【００１５】
複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリののチップの良品選別試験（以下、選別試験）時に、２つのバンク、すなわち、バンクＡ、バンクＢ共にオートプログラムを実施する場合、従来のフラッシュメモリの動作をフローチャートで示す図８を参照すると、オートプログラム実行のコマンド入力後、まず、バンクＡに対しステップＤ１で、ベリファイを行い、ステップＤ２で書き込みを行い、ステップＤ３で再度ベリファイを行い、バンクＡのオートプログラムを終了する。次に、バンクＢに対しオートプログラム実行のコマンド入力後、ステップＤ４で、ベリファイを行い、ステップＤ５で書き込みを行い、ステップＤ６で再度ベリファイを行い、バンクＢのオートプログラムを終了する。このように、バンクＡでオートプログラム終了後にバンクＢのオートプログラムを実施していた。
【００１６】
従来の不揮発性半導体記憶装置をブロックで示す図９を参照すると、この従来の不揮発性半導体記憶装置（以下フラッシュメモリ）は、バンクＡ，Ｂの各々を構成するメモリセルアレイ５，８と、アドレスデータを入力するするためのＩＮ端子Ｔ１及びオートプログラムのアドレスをラッチする機能を有するアドレスバッファ回路１と、アドレスデータの供給を受けてバンク選択信号を生成するバンクデコーダ回路２と、アドレスの供給を受けてメモリセルアレイ５，８の各々のメモリセルを選択するためのデコーダ回路４，７と、メモリセルアレイ５，８の各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にセルのドレイン電圧を与えるための回路であるセンスアンプ回路６，９と、同時実行動作時の電源の切り替え等を制御する（詳細は後述）内部制御回路１０３と、書き込み電圧ＶＰを出力する書き込み用電源回路１２と、ベリファイ電圧ＶＶを出力するベリファイ電圧用電源回路１３と、読み出し電圧ＶＲを出力する読み出し用電源回路１４と、内部制御回路１０３の制御に応じて書き込み電圧ＶＰとベリファイ電圧ＶＶと読み出し電圧ＶＲを切り替える電源切り替え回路１１と、書き込みのベリファイ時にメモリセルから読み出した書き込みデータとＩ／Ｏ端子Ｔ２より入力した書き込みデータとを比較するためのＩＯコントローラ１５と、メモリセルアレイ５，８への書き込みのためのコマンド等の入力用及び読み出しデータの出力用のＩ／Ｏ端子Ｔ２の入力信号及び出力信号をバッファリングするＩＯバッファ回路１６と、外部端子Ｔ３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ各信号の供給を受け内部シーケンス制御を行うコントロール回路１１７とを備える。
【００１７】
次に、図９、図８及びオートプログラムにおける各部波形をタイムチャートで示す図１１を参照して、従来の不揮発性半導体記憶装置の動作であるオートプログラム実行方法について説明すると、ここでは、説明の便宜上、バンクＡ側で上述したオートプログラムを実施しバンクＢ側で読み出しを行う同時実行動作の場合について説明する。
【００１８】
オートプログラムを実施するためには外部端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４にそれぞれパルス波形であるＯＥ信号、ＣＥ信号及びＷＥ信号を入力する。これに同期してオートプログラム実行のための設定用及び実行用のコマンドと各アドレス／プログラムデータを入力する。
【００１９】
以下、説明の便宜上、バンクＡのオートプログラム実行のための設定用のアドレスを５５５ｈ−２ＡＡｈ−５５５ｈ、プログラムアドレスをＱＡ、また、オートプログラム実行コマンドをＡＡｈ−５５ｈ−Ａ０ｈ、プログラムデータをＰＤとし、４サイクルのコマンドライトに対して順番に入力し、ラッチフラグＦＡの設定によりオートプログラムモードが設定されるものとする。
【００２０】
バンクＡ側をオートプログラムの実行、バンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、アドレスデータＡとしてプログラムアドレスＱＡを入力すると、アドレスバッファ回路１はアドレスデータＡをラッチする。その後、アドレスデータＡをバンクデコーダ回路２に入力すると、このバンクデコーダ回路２は、書き込みを実施するバンクＡ、すなわちメモリセルアレイ５を選択するバンク選択信号ＢＡを出力し、内部制御回路１０３とアドレスバッファ回路１に供給する（なお、バンクＢを選択する場合はバンク選択信号ＢＢを出力する）。
【００２１】
このバンク選択信号ＢＡの供給に応答してアドレスバッファ回路１は、アドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子Ｔ２からコマンドＷＣとしてオートプログラム実行コマンドＡＡｈ−５５ｈ−Ａ０ｈと、書き込みデータＷＤとしてプログラムデータＰＤを入力し、ＩＯバッファ回路１６はこれらオートプログラム実行コマンドＡＡｈ−５５ｈ−Ａ０ｈとプログラムデータＰＤをコントロール回路１１７に入力する。
【００２２】
コントロール回路１１７は、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，ＷＥ，ＯＥの各信号とアドレスバッファ回路１からのアドレスデータＡを取り込み、また、ＩＯバッファ回路１６からのオートプログラム実行コマンドＷＣに基づきラッチフラグＦＡを設定し、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２を出力して内部シーケンスの制御を行う。次に、バンクデコーダ回路２がバンク選択信号ＢＡを内部制御回路１０３に供給する。
【００２３】
内部制御回路１０３はバンク選択信号ＢＡ／ＢＢ、ベリファイ信号Ｃ１及び書き込み制御信号Ｃ２の各々の供給に応答して電源切り替え回路１１を制御するための、バンクＡ用の読み出し用電源制御信号ＲＡ（以下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以下信号ＰＡ）及びバンクＢ用の読み出し用電源制御信号ＲＢ（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ（以下信号ＰＢ）の各々を出力する。
【００２４】
内部制御回路１０３の構成を回路図で示す図１０を参照すると、この従来の内部制御回路１０３は、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２とバンク選択信号ＢＡ，ＢＢの否定論理積（ＮＡＮＤ）演算を行うＮＡＮＤゲートＧ３１〜Ｇ３４と、ＮＡＮＤゲートＧ３１〜Ｇ３４の各々の出力を反転して信号ＰＶＡ，ＰＡ，ＰＶＢ，ＰＢの各々を出力するインバータＩ３１〜Ｉ３４と、信号ＰＶＡ，ＰＡの否定論理和（ＮＯＲ）演算して信号ＲＡを出力するＮＯＲゲートＮＯ３１と、信号ＰＶＢ，ＰＢのＮＯＲ演算して信号ＲＢを出力するＮＯＲゲートＮＯ３２とを備える。
【００２５】
内部制御回路１０３の動作について説明すると、例えば、バンクＡ側でベリファイを実施する場合、ベリファイ信号Ｃ１とバンク選択信号ＢＡとをＨレベルとする。するとＮＡＮＤゲートＧ３１の出力はＬレベルとなりインバータＩ３１は出力するバンクＡのベリファイ用電源制御信号ＰＶＡをＨレベルとし、一方、ＮＡＮＤゲートＧ３３，Ｇ３４の各々の出力はＨレベル、従ってインバータＩ３３，Ｉ３４の出力がＬレベルであるので、ＮＯＲゲートＮＯ３２は出力するバンクＢの読み出し用電源制御信号ＲＢをＨレベルとする。また、バンクＡ側で書き込みを実施する場合も、バンクＡの書き込み用電源制御信号ＰＡをＨレベルとし、バンクＢの読み出し用電源制御信号ＲＢをＨレベルとする。
【００２６】
このように、あるバンクが書き込み、又はベリファイ動作時は他方のバンクは必ず読み出し状態になることで同時実行動作が可能となる。
【００２７】
電源切り替え回路１１は、内部制御回路が出力する信号ＲＡ、ＰＶＡ、ＰＡ、ＲＢ、ＰＶＢ、ＰＢの各々の供給に応答してバンクＡ，Ｂの各々のデコーダ回路４，７に供給するための電源を選択する。
【００２８】
電源切り替え回路１１の構成を回路図で示す図４を参照すると、この電源切り替え回路１１は各々のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，ＲＢの各々が供給されるＮチャネルＭＯＳ型のトランジスタＭ１１〜Ｍ１６を備える。
【００２９】
トランジスタＭ１１，Ｍ１６の各々のドレイン同士は共通接続され読み出し電圧ＶＲの供給を受け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士は共通接続されベリファイ電圧ＶＶの供給を受け、トランジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接続され書き込み電圧ＶＰの供給を受ける。トランジスタＭ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続され各々のゲートへの信号ＲＡ，ＰＶＡ，ＰＡの供給に応じてそれぞれバンクＡ用の電源ＶＨＡを出力し、トランジスタＭ１４，Ｍ１５，Ｍ１６の各々のソースは共通接続され各々のゲートへの信号ＰＢ，ＰＶＢ，ＲＢの供給に応じてそれぞれバンクＢ用の電源ＶＨＢを出力する。
【００３０】
上述のように、バンクＡでベリファイを実施する場合、内部制御回路１０３は、信号ＰＶＡ，ＲＢを出力し、これら信号ＰＶＡ，ＲＢの供給に応答して電源切り替え回路１１のトランジスタＭ１２とＭ１６が導通する。トランジスタＭ１２の導通によりベリファイ用電源回路１３から供給を受けたベリファイ電圧ＶＶが信号ＶＨＡとして出力され、バンクＡ側のデコーダ回路４に供給される。一方、トランジスタＭ１６の導通により、読み出し用電源回路１４から供給を受けた読み出し用電圧ＶＲが信号ＶＨＢとしてバンクＢ側のデコーダ回路７へ供給される。このようにバンクＡ側のデコーダ回路４にアドレスデータが入力しかつベリファイ電圧が供給されることによりバンクＡ側でベリファイが実施される。
【００３１】
一方、バンクＢ側には、デコーダ回路７に読み出し用電圧ＶＲが供給されているが、アドレスはまだ選択されていない。そこでＩＮ端子Ｔ１に改めてバンクＢを読み出すためのアドレスＱＢを入力すると、アドレスバッファ回路１はアドレス信号ＭＡＢをバンクＢのデコーダ回路７に入力する。その結果、バンクＢ側で読み出しが実施され、センスアンプ回路９が読み出しデータＲＤＢを読み出し、ＩＯコントローラ１５からＩＯバッファ回路１６を経てＩ／Ｏ端子Ｔ２より読み出しデータＲＤを出力する。
【００３２】
上述した従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、バンクＡ側の書き込みが終了した時、すなわちステップＤ１〜Ｄ３の処理フロー後にバンクＢ側の書き込みステップＤ４〜Ｄ６の処理フローを実行する。ベリファイ時間をＸ、書き込み時間をＹとするとこのフローでは４Ｘ＋２Ｙの時間がかかる。
【００３３】
図１２に従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法の全体書き込み処理動作のタイムチャートを示す。図１２のＴ１、Ｔ２、Ｔ３は図８のステップＤ１〜Ｄ３の動作にそれぞれ対応している。また、図１２のＴ４、Ｔ５、Ｔ６は図８のステップＤ４〜Ｄ６の動作にそれぞれ対応している。
【００３４】
このように、従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、例えばバンクＡ側がオートプログラム中は必ずバンクＢ側は読み出し状態であった。従って、オートプログラム中にバンクＡ、バンクＢ共に書き込みを実施する場合は、バンクＡの書き込みが終了後にバンクＢの書き込みを実施しなければいけない。例えば、選別試験時においてメモリセルアレイの全セクタの書き込みを実施する際、実行時間がかかるという問題がある。
【００３５】
【発明が解決しようとする課題】
上述した従来の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、複数のバンク、例えばバンクＡ，Ｂの２つのバンクを有し、これらバンクＡ，Ｂ共にオートプログラムを実行する場合は、一方のバンクであるバンクＡ側でオートプログラム終了後に他方のバンクであるバンクＢ側でオートプログラムを実施するため、この不揮発性半導体記憶装置の選別試験のようににバンクＡ，Ｂの両バンクへのオートプログラムにより試験を実施する場合には、選別時間が長くなるという欠点があった。
【００３６】
本発明の目的は、複数のバンクを有しかつこれら複数のバンクでの同時実行動作機能を有するとと共に、オートプログラムの実行時間の短縮を図った不揮発性半導体記憶装置及びそのオートプログラム実行方法を提供することにある。
【００３７】
【課題を解決するための手段】
請求項１記載の発明の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム手段を有する不揮発性半導体記憶装置において、
前記オートプログラム手段が、書き込みデータとアドレスデータをラッチするデータラッチ手段と、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作を行う書き込み手段と、前記書き込み動作結果を前記第１のベリファイ動作と同様に検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作を行いこの第１のベリファイ動作から前記書き込み動作に遷移したとき前記第２のバンクに対する前記第１のベリファイ動作を開始し、
前記第１のバンクに対する前記書き込み動作が前記第２のベリファイ動作に遷移したとき前記第２のバンクに対する前記書き込み動作を開始し、
前記第１のバンクに対する前記第２のベリファイ動作が終了したとき前記第２のバンクに対する前記第２のベリファイ動作を開始するよう制御することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とするものである。
【００３８】
請求項２記載の発明の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のメモリセルアレイの各々を有する第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム機能を有する不揮発性半導体記憶装置において、
入力したアドレスデータ及び前記オートプログラムのアドレスをラッチするアドレスバッファ回路と、
前記アドレスバッファ回路から前記アドレスデータの供給を受けて第１及び第２のバンク選択信号を生成するバンクデコーダ回路と、
前記アドレスバッファ回路から第１、第２のアドレスの各々の供給を受けて前記第１，第２のメモリセルアレイの各々のメモリセルを選択するための前記第１，第２のバンクの各々の第１，第２のデコーダ回路と、
前記第１，第２のメモリセルアレイの各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にメモリセルのドレイン電圧を与えるための回路である前記第１，第２のバンクの各々の第１，第２のセンスアンプ回路と、
後述の内部制御回路の制御に応じて前記第１，第２のバンクの各々の前記書き込み動作用の書き込み電圧と前記書き込み後のベリファイ（検証）動作用のベリファイ電圧と前記読み出し動作用の読み出し電圧を切り替える電源切り替え回路と、
前記書き込み動作後の前記ベリファイ動作時に前記メモリセルから読み出した書き込みデータと外部から入力した書き込みデータとを比較するためのコンパレータ機能を含むＩＯコントローラと、
前記第１，第２のメモリセルアレイの各々への書き込み制御コマンドを含む入力信号と出力信号をバッファリングするＩＯバッファ回路と、
前記ＩＯバッファ回路を経由して入力した前記入力信号とメモリ制御信号の供給を受け前記ベリファイ動作を制御するベリファイ信号と前記書き込み動作を制御する書き込み信号と前記オートプログラム実行を設定するオートプログラムモード信号及び前記オートプログラム制御用のフラグ信号を出力するコントロール回路と、
前記ベリファイ信号と前記書き込み信号と前記オートプログラムモード信号と前記フラグ信号の供給を受け前記第１，第２のバンクの各々の書き込み動作とベリファイ動作を交互に実行可能とするように前記同時実行動作時の電源を切り替えるように前記電源切り替え回路を制御する内部制御回路とを備えて構成されている。
【００３９】
また、請求項３記載の発明は、請求項２記載の不揮発性半導体記憶装置において、前記書き込み電圧を出力する書き込み用電源回路と、前記ベリファイ電圧を出力するベリファイ電圧用電源回路と、前記読み出し電圧を出力する読み出し用電源回路とを備えて構成されている。
【００４０】
また、請求項４記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記内部制御回路が、前記第１のバンク選択信号と前記ベリファイ信号との論理演算を行い第１の論理信号を出力する第１の論理回路と、
前記第１のバンク選択信号と前記書き込み制御信号との論理演算を行い第２の論理信号を出力する第２の論理回路と、
前記第２のバンク選択信号と前記書き込み制御信号との論理演算を行い第３の論理信号を出力する第３の論理回路と、
前記第２のバンク選択信号と前記ベリファイ信号との論理演算を行い第４の論理信号を出力する第４の論理回路と、
前記フラグ信号と前記書き込み制御信号との論理演算を行い第５の論理信号を出力する第５の論理回路と、
前記第５の論理信号と第７の論理信号との論理演算を行い第６の論理信号を出力する第６の論理回路と、
前記フラグ信号と前記第６の論理信号との論理演算を行い前記第７の論理信号を出力する第７の論理回路と、
前記第１の論理信号を反転し第１の反転論理信号を出力する第１のインバータと、
前記第６の論理信号と前記第１の反転論理信号との論理演算を行い第８の論理信号を出力する第８の論理回路と、
前記第２の論理信号を反転し第２の反転論理信号を出力する第２のインバータと、
前記フラグ信号と前記第２の反転論理信号との論理演算を行い第９の論理信号を出力する第９の論理回路と、
前記第３の論理信号と前記第８の論理信号との論理演算を行い第１０の論理信号である前記第２のバンクの書き込み電圧を出力するための第２の書き込み用電源制御信号を出力する第１０の論理回路と、
前記第４の論理信号と前記第９の論理信号との論理演算を行い第１１の論理信号である前記第２のバンクのベリファイ電圧を出力するための第２のベリファイ用電源制御信号を出力する第１１の論理回路と、
前記第３の論理信号を反転し第３の反転論理信号を出力する第３のインバータと、
前記フラグ信号と前記第３の反転論理信号との論理演算を行い第１２の論理信号を出力する第１２の論理回路と、
前記第４の論理信号を反転し第４の反転論理信号を出力する第４のインバータと、
前記フラグ信号と前記第４の反転論理信号との論理演算を行い第１３の論理信号を出力する第１３の論理回路と、
前記第１の論理信号と前記第１２の論理信号との論理演算を行い第１４の論理信号を出力する第１４の論理回路と、
前記第２の論理信号と前記第１３の論理信号との論理演算を行い第１５の論理信号を出力する第１５の論理回路と、
前記オートプログラムモード信号と前記第１４の論理信号との論理演算を行い第１６の論理信号を出力する第１６の論理回路と、
前記オートプログラムモード信号と前記第１５の論理信号との論理演算を行い第１７の論理信号を出力する第１７の論理回路と、
前記第１６の論理信号を反転し第５の反転論理信号である前記第１のバンクのベリファイ電圧を出力するための第１のベリファイ用電源制御信号を出力する第５のインバータと、
前記第１７の論理信号を反転し第６の反転論理信号である前記第１のバンクの書き込み電圧を出力するための第１の書き込み用電源制御信号を出力する第６のインバータとを備えて構成されている。
【００４１】
また、請求項５記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記内部制御回路が、前記第１，第２のバンクの各々のベリファイ電圧を出力するための第１，第２のベリファイ用電源制御信号と、前記第１，第２のバンクの各々の書き込み電圧を出力するための第１，第２の書き込み用電源制御信号と、前記第１，第２のバンクの各々の読み出し電圧を出力するための第１，第２の読み出し用電源制御信号とを出力し、
前記電源制御回路が、共通接続された各々のドレイン同士に前記読み出し電圧の供給を受け各々のゲートに前記第１，第２の読み出し用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の読み出し電圧を出力する第１及び第６のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記ベリファイ電圧の供給を受け各々のゲートに前記第１，第２のベリファイ用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々のベリファイ電圧を出力する第２及び第５のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記書き込み電圧の供給を受け各々のゲートに前記第１，第２の書き込み用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の書き込み電圧を出力する第３及び第４のＭＯＳトランジスタとを備えて構成されている。
【００４２】
また、請求項６記載の発明は、請求項２記載の不揮発性半導体記憶装置において、
前記オートプログラムモード信号が、予め定めた第１の前記書き込み制御コマンドにより前記選別試験のための第１のオートプログラムモードに設定し、
予め定めた第２の前記書き込み制御コマンドにより前記選別試験を除く動作のための第２のオートプログラムモードに設定することを特徴とするものである。
【００４３】
請求項７記載の発明の不揮発性半導体記憶装置のオートプログラムの実行方法は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行する不揮発性半導体記憶装置のオートプログラムの実行方法において、
前記オートプログラムが、書き込みデータとアドレスデータをラッチするデータラッチステップと、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作ステップと、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作ステップと、前記書き込み動作結果を前記第１のベリファイ動作ステップと同様に検証する第２のベリファイ動作ステップとを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作ステップを行いこの第１のベリファイ動作ステップから前記書き込み動作ステップに遷移したとき前記第２のバンクに対する前記第１のベリファイ動作ステップを開始し、
前記第１のバンクに対する前記書き込み動作ステップが前記第２のベリファイ動作ステップに遷移したとき前記第２のバンクに対する前記書き込み動作ステップを開始し、
前記第１のバンクに対する前記第２のベリファイ動作ステップが終了したとき前記第２のバンクに対する前記第２のベリファイ動作ステップを開始することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とするものである。
【００４４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４５】
本実施の形態の不揮発性半導体記憶装置は、複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタからなる第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての上記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム手段を有する不揮発性半導体記憶装置において、上記オートプログラム手段が、書き込みデータとアドレスデータをラッチするデータラッチ手段と、それぞれラッチした書き込みデータとアドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、上記書き込みデータをアドレスデータ指定アドレスのメモリセルに書き込む書き込み動作を行う書き込み手段と、上記書き込み動作結果を上記第１のベリファイ動作と同様に検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、上記オートプログラムの実行時に上記第１のバンクに対して上記第１のベリファイ動作を行いこの第１のベリファイ動作から上記書き込み動作に遷移したとき上記第２のバンクに対する上記第１のベリファイ動作を開始し、上記第１のバンクに対する上記書き込み動作が上記第２のベリファイ動作に遷移したとき上記第２のバンクに対する上記書き込み動作を開始し、上記第１のバンクに対する上記第２のベリファイ動作が終了したとき上記第２のバンクに対する上記第２のベリファイ動作を開始するよう制御することにより上記第１及び第２のバンクに対して同時にオートプログラムを可能にすることにより、オートプログラムの実行時間の短縮を図ることを特徴とするものである。
【００４６】
複数のバンク、以下説明の便宜上、バンクＡ，Ｂの２つのバンクを有するフラッシュメモリのオートプログラムを実行する場合は、バンクＡがベリファイから書き込み動作に遷移した時、バンクＢでベリファイを実施し始め、バンクＡが再度ベリファイに遷移した時にバンクＢで書き込み実行を実施するというようにバンクＡ、バンクＢ側で同時にオートプログラムを実行するものとする。
【００４７】
このように同時実行動作機能での読み出し側のアドレスを使用してオートプログラム用の書き込み電圧、ベリファイ電圧の取り込みを可能にし、かつ書き込み電圧、ベリファイ電圧を制御する電源制御回路を制御することにより２つのバンクに対して同時にオートプログラムを可能にする。
【００４８】
次に、本発明の実施の形態を図９と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図１を参照すると、この図に示す本実施の形態の不揮発性半導体記憶装置（以下フラッシュメモリ）は、従来と共通のバンクＡ，Ｂの各々を構成するメモリセルアレイ５，８と、アドレスデータを入力するするためのＩＮ端子Ｔ１及びオートプログラムのアドレスをラッチする機能を有するアドレスバッファ回路１と、アドレスバッファ回路１からアドレスデータの供給を受けてバンク選択信号ＢＡ，ＢＢを生成するバンクデコーダ回路２と、アドレスバッファ回路１からアドレスＭＡＡ，ＭＡＢの各々の供給を受けてメモリセルアレイ５，８の各々のメモリセルを選択するバンクＡ，Ｂの各々のデコーダ回路４，７と、メモリセルアレイ５，８の各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にメモリセルのドレイン電圧を与えるための書き込み制御回路であるバンクＡ，Ｂの各々のセンスアンプ回路６，９と、書き込み電圧ＶＰを出力する書き込み用電源回路１２と、ベリファイ電圧ＶＶを出力するベリファイ電圧用電源回路１３と、読み出し電圧ＶＲを出力する読み出し用電源回路１４と、内部制御回路３の制御に応じて書き込み電圧ＶＰとベリファイ電圧ＶＶと読み出し電圧ＶＲを切り替える電源切り替え回路１１と、書き込みのベリファイ時にメモリセルから読み出した書き込みデータとＩ／Ｏ端子Ｔ２よりＩＯバッファを経由して入力した書き込みデータとを比較するためのコンパレータ機能を含むＩＯコントローラ１５と、メモリセルアレイ５，８への書き込み制御コマンドＷＣ等の入力用及び読み出しデータの出力用のＩ／Ｏ端子Ｔ２の入力信号及び出力信号をバッファリングするＩＯバッファ回路１６とに加えて、コントロール回路１１７の代わりにＩＯバッファ回路１６を経由して入力した入力信号及び外部端子Ｔ３〜Ｔ５を経由してＣＥ，ＷＥ，ＯＥ各メモリ制御信号の供給を受けベリファイ信号Ｃ１と書き込み制御信号Ｃ２とオートプログラムモード設定のためのオートプログラムモード信号Ｃ３及び本実施の形態のオートプログラム制御用のフラグ信号Ｃ４を出力して内部シーケンス制御を行うコントロール回路１７と、内部制御回路１０３の代わりに、ベリファイ信号Ｃ１と書き込み制御信号Ｃ２とオートプログラムモード信号Ｃ３及びフラグ信号Ｃ４の供給を受け各バンクＡ，Ｂの各々の書き込み動作とベリファイ（検証）動作を交互に実行可能とするように同時実行動作時の電源の切り替え等を制御する内部制御回路３とを備える。
【００４９】
本実施の形態を特徴付ける内部制御回路３の構成を回路図で示す図３を参照すると、この内部制御回路３は、バンク選択信号ＢＡとベリファイ信号Ｃ１との否定論理積（ＮＡＮＤ）演算を行いＮＡＮＤ信号ａ１を出力するＮＡＮＤゲートＧ３１と、バンク選択信号ＢＡと書き込み制御信号Ｃ２とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ２を出力するＮＡＮＤゲートＧ３２と、バンク選択信号ＢＢと書き込み制御信号Ｃ２とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ３を出力するＮＡＮＤゲートＧ３３と、バンク選択信号ＢＢとベリファイ信号Ｃ１とのＮＡＮＤ演算を行いＮＡＮＤ信号ａ４を出力するＮＡＮＤゲートＧ３４と、フラグ信号Ｃ４と書き込み制御信号Ｃ２とのＮＡＮＤ演算を行い信号ｂ１を出力するＮＡＮＤゲートＧ３５と、信号ｂ１と後述の信号ｂ２とのＮＡＮＤ演算を行い信号ｄ１を出力するＮＡＮＤゲートＧ３６と、フラグ信号Ｃ４と信号ｄ１とのＮＡＮＤ演算を行い信号ｂ２を出力するＮＡＮＤゲートＧ３７と、信号ａ１を反転し信号ｄ２を出力するインバータＩ３１と、信号ｄ１，ｄ２のＮＡＮＤ演算を行い信号ｅ１を出力するＮＡＮＤゲートＧ３８と、信号ａ２を反転し信号ｄ３を出力するインバータＩ３２と、フラグ信号Ｃ４と信号ｄ３とのＮＡＮＤ演算を行い信号ｅ２を出力するＮＡＮＤゲートＧ３９と、信号ａ３と信号ｅ１とのＮＡＮＤ演算を行い書き込み用電源制御信号ＰＢ（以下信号ＰＢ）を出力するＮＡＮＤゲートＧ４０と、信号ａ４と信号ｅ２とのＮＡＮＤ演算を行いベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）を出力するＮＡＮＤゲートＧ４１と、信号ａ３を反転し信号ｅ３を出力するインバータＩ３３と、信号ａ４を反転し信号ｅ４を出力するインバータＩ３４と、フラグ信号Ｃ４と信号ｅ３とのＮＡＮＤ演算を行い信号ｆ１を出力するＮＡＮＤゲートＧ４２と、フラグ信号Ｃ４と信号ｅ４とのＮＡＮＤ演算を行い信号ｆ２を出力するＮＡＮＤゲートＧ４３と、信号ａ１と信号ｆ１とのＮＡＮＤ演算を行い信号ｇ１を出力するＮＡＮＤゲートＧ４４と、信号ａ２と信号ｆ１とのＮＡＮＤ演算を行い信号ｇ２を出力するＮＡＮＤゲートＧ４５と、オートプログラムモード信号Ｃ３と信号ｇ１とのＮＡＮＤ演算を行い信号ｈ１を出力するＮＡＮＤゲートＧ４６と、オートプログラムモード信号Ｃ３と信号ｇ２とのＮＡＮＤ演算を行い信号ｈ２を出力するＮＡＮＤゲートＧ４７と、信号ｈ１を反転してベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）を生成出力するインバータＩ３５と、信号ｈ２を反転して書き込み用電源制御信号ＰＡ（以下信号ＰＡ）を生成出力するインバータＩ３６とを備える。
【００５０】
電源切り替え回路１１の構成を回路図で示す図４を参照すると、この電源切り替え回路１１は、各々のゲートに信号ＲＡ，ＰＶＡ，ＰＡ，ＰＢ，ＰＶＢ，ＲＢの各々が供給されるＮチャネルＭＯＳ型のトランジスタＭ１１〜Ｍ１６を備える。
【００５１】
トランジスタＭ１１，Ｍ１６の各々のドレイン同士は共通接続され読み出し電圧ＶＲの供給を受け、トランジスタＭ１２，Ｍ１５の各々のドレイン同士は共通接続されベリファイ電圧ＶＶの供給を受け、トランジスタＭ１３，Ｍ１４の各々のドレイン同士は共通接続され書き込み電圧ＶＰの供給を受ける。トランジスタＭ１１，Ｍ１２，Ｍ１３の各々のソースは共通接続されてバンクＡの電源供給線に接続され各々のゲートへの信号ＲＡ，ＰＶＡ，ＰＡの供給に応じてそれぞれバンクＡ用の電源ＶＨＡを出力し、トランジスタＭ１４，Ｍ１５，Ｍ１６の各々のソースは共通接続されてバンクＢの電源供給線に接続され各々のゲートへの信号ＰＢ，ＰＶＢ，ＲＢの供給に応じてそれぞれバンクＢ用の電源ＶＨＢを出力する。
【００５２】
次に、図１、本実施の形態の処理フローをフローチャートで示す図２、図３、図４及びオートプログラムにおける各部波形をタイムチャートで示す図５を参照して選別試験時における本実施の形態の動作について説明すると、ここでは、説明の便宜上、従来と同様に２つのバンク、すなわち、バンクＡ、バンクＢ共にオートプログラムによる全セクタ（ブロック）の書き込み動作試験を実施する場合について説明する。なお、これらバンクＡ，Ｂの各々に対してベリファイ付書き込みを実施する場合のオートプログラムの一般的な動作フローについては、従来の技術で述べたので、ここでは省略する。
【００５３】
図２を参照して本実施の形態のオートプログラムの動作フローについて説明すると、まず、オートプログラム実行のコマンド入力後、バンクＡに対しベリファイステップＤ１を実施し、ステップＤ２で書き込みを行う。この書き込みステップＤ２への遷移時に、バンクＢ側でベリファイステップＤ２Ａを開始する。一方、バンクＡ側で書き込みステップＤ２から再度ベリファイステップＤ３へ遷移した時、バンクＢ側ではベリファイステップＤ２Ａから書き込みステップＤ３Ａへ遷移する。その後バンクＢ側で書き込みステップＤ３Ａから再度ベリファイステップＤ４Ａへ遷移して一連の動作を完了する。以上のフローにおいて、バンクＡ側の書き込みステップＤ２とバンクＢ側のベリファイステップＤ２Ａは同時に実施されており、また、ベリファイ時間Ｘより書き込み時間Ｙの方が時間がかかることから、このステップＤ２Ａの処理時間は書き込み時間と同一のＹとなる。同様に、ステップＤ３，Ｄ３Ａの処理時間もＹとなる。従って、本実施の形態の全体の書き込み処理時間は２Ｘ＋２Ｙとなる。
【００５４】
オートプログラムを実施するためには外部端子であるＯＥ端子Ｔ５、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４にそれぞれパルス波形のメモリ制御信号であるＯＥ信号、ＣＥ信号及びＷＥ信号を入力する。これに同期してオートプログラム実行のための設定用及び実行用のコマンドと各アドレス／プログラムデータを入力する。
【００５５】
以下、説明の便宜上、本実施の形態のバンクＡに対するオートプログラムの実行のための設定用のアドレスを５５５ｈ−２ＡＡｈ−５５５ｈ、プログラムアドレスをＱＡ、また、オートプログラム実行コマンドをＡＡｈ−５５ｈ−ＡＦｈ、プログラムデータをＰＤとし、４サイクルのコマンドライトに対して順番に入力し、ラッチフラグＦＡの設定によりオートプログラムモードが設定されるものとする。
【００５６】
バンクＡ側をオートプログラムの実行、バンクＢ側を読み出し状態にする場合、ＩＮ端子Ｔ１に、アドレスデータＡとしてプログラムアドレスＱＡを入力すると、アドレスバッファ回路１はアドレスデータＡをラッチする。その後、アドレスデータＡをバンクデコーダ回路２に入力すると、このバンクデコーダ回路２は、書き込みを実施するバンクＡを選択するバンク選択信号ＢＡを出力し、内部制御回路３とアドレスバッファ回路１に供給する（なお、バンクＢを選択する場合はバンク選択信号ＢＢを出力する）。
【００５７】
このバンク選択信号ＢＡの供給に応答してアドレスバッファ回路１は、アドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。また、Ｉ／Ｏ端子Ｔ２からコマンドＷＣとしてオートプログラム実行コマンドＡＡｈ−５５ｈ−ＡＦｈと、書き込みデータＷＤとしてプログラムデータＰＤを４サイクルのコマンドライトに対して順番に入力し、ＩＯバッファ回路１６はこれらコマンドＷＣ（オートプログラム実行コマンドＡＡｈ−５５ｈ−ＡＦｈ）とプログラムデータＰＤをコントロール回路１７に入力する。
【００５８】
コントロール回路１７は、ＣＥ端子Ｔ３、ＷＥ端子Ｔ４、ＯＥ端子Ｔ５の各々からのＣＥ，ＷＥ，ＯＥの各信号とアドレスバッファ回路１からのアドレスデータＡ、及びＩＯバッファ１６からのコマンドＷＣとプログラムデータＰＤを取り込みコマンドＷＣに基づきラッチフラグＦＡを設定し、ベリファイ信号Ｃ１及び書き込み信号Ｃ２を出力するとともに、内部シーケンスの制御により、バンクＡに対するオートプログラムモード信号Ｃ３及び本実施の形態の書き込み制御用のフラグ信号Ｃ４をＨレベルとし、内部制御回路３に供給する。
【００５９】
次に、バンクデコーダ回路２は、バンク選択信号ＢＡを内部制御回路３に供給する。
【００６０】
内部制御回路３は、バンクデコーダ回路２からのバンク選択信号ＢＡ／ＢＢ、コントロール回路１７のからのベリファイ信号Ｃ１、書き込み制御信号Ｃ２、オートプログラムモード信号Ｃ３及びフラグ信号Ｃ４の各々の供給に応じて電源切り替え回路１１を制御するため、バンクＡ用の読み出し用電源制御信号ＲＡ（以下信号ＲＡ）、ベリファイ用電源制御信号ＰＶＡ（以下信号ＰＶＡ）、書き込み用電源制御信号ＰＡ（以下信号ＰＡ）及びバンクＢ用の読み出し用電源制御信号ＲＢ（以下信号ＲＢ）、ベリファイ用電源制御信号ＰＶＢ（以下信号ＰＶＢ）、書き込み用電源制御信号ＰＢ（以下信号ＰＢ）の各々を出力する。
【００６１】
電源回路１１は、例えば、バンクＡでベリファイを実施する場合、内部制御回路３は、信号ＰＶＡ，ＲＢを出力し、これら信号ＰＶＡ，ＲＢの供給に応答して電源切り替え回路１１のトランジスタＭ１２とＭ１６が導通する。導通したトランジスタＭ１２は、ベリファイ用電源回路１３から供給を受けたベリファイ電圧ＶＶを信号ＶＨＡとして出力し、バンクＡ側のデコーダ回路４に供給する。一方、導通したトランジスタＭ１６は、読み出し用電源回路１４から供給を受けた読み出し用電圧ＶＲを信号ＶＨＢとしてバンクＢ側のデコーダ回路７に供給する。このようにバンクＡ側のデコーダ回路４にアドレスデータが入力しかつベリファイ電圧が供給されることによりバンクＡ側でベリファイが実施される。
【００６２】
一方、バンクＢ側には、デコーダ回路７に読み出し用電圧ＶＲが供給されているが、アドレスはまだ選択されていない。そこでＩＮ端子Ｔ１に改めてバンクＢを読み出すためのアドレスを入力すると、アドレスバッファ回路１はアドレス信号ＭＡＢをバンクＢのデコーダ回路７に入力する。その結果、バンクＢ側で読み出しが実施され、センスアンプ回路９が読み出しデータを読み出し、ＩＯコントローラ１５からＩＯバッファ回路１６を経てＩ／Ｏ端子Ｔ２より読み出しデータを出力する。
【００６３】
再度図２を併せて参照して、内部制御回路３の説明を続けると、バンクＡ側でベリファイを実施する場合は、従来と同様に、まず、ベリファイ信号Ｃ１とバンク選択信号ＢＡとをＨレベルとする。するとＮＡＮＤゲートＧ３１の出力信号ａ１はＬレベルとなり、ＮＡＮＤゲートＧ４４の出力信号ｇ１はＨレベル、ＮＡＮＤゲートＧ４６の出力信号ｈ１はＬレベル、となるので、インバータＩ３５の出力信号ＰＶＡはＨレベルとなる。他の制御信号ＰＡ，ＰＢ，ＰＶＢはＬレベルのままである。従って、この時点ではバンクＡ側にはベリファイ電圧ＰＶＡが供給され、バンクＢ側はベリファイ電圧ＰＶＢは供給されない（ステップＤ１）。
【００６４】
次に、バンクＡ側が書き込み状態に遷移すると、ベリファイ信号Ｃ１がＬレベルになり、書き込み信号Ｃ２がＨレベルとなるため、ＮＡＮＤゲートＧ３２の出力信号ａ２はＬレベルとなり、ＮＡＮＤゲートＧ４５の出力信号ｇ２はＨレベル、ＮＡＮＤゲートＧ４７の出力信号ｈ２はＬレベルとなり、インバータＩ３６の出力信号ＰＡはＨレベルとなる。また、ＮＡＮＤゲートＧ３９の出力信号ｅ２はＬレベルとなり、ＮＡＮＤゲートＧ４１の出力信号、すなわち信号ＰＶＤはＨレベルとなる。他の制御信号ＰＶＡ，ＰＢはＬレベルのままである。その結果、バンクＡ側では書き込み電圧ＶＰが供給され、バンクＢ側ではベリファイ電圧ＶＶが供給される（ステップＤ２，Ｄ２Ａ）。続いて、再度ベリファイ信号Ｃ１がＨレベルになり、書き込み信号Ｃ２がＬレベルになるため、制御信号ＰＶＡ、ＰＢが出力される。その結果、バンクＡ側にはベリファイ電圧ＶＶが供給され、バンクＢ側には書き込み電圧ＶＰが供給される（ステップＤ３，Ｄ３Ａ）。
【００６５】
その後、オートプログラムモードの終了のため、バンクＡ側を書き込み状態に遷移させる場合、すなわち、書き込み信号Ｃ２をＨレベルとしベリファイ信号をＬレベルとする場合には、オートモード信号Ｃ３をＬレベルに立ち下げかつフラグ信号Ｃ４もＬレベルに立ち下げる。すると、ＮＡＮＤゲートＧ４６，Ｇ４７の各々の出力信号ｈ１，ｈ２はＨレベル、従ってバンクＡ側の書き込み制御信号ＰＡ及びベリファイ制御信号ＰＶＡはＬレベルとなり、書き込み電圧ＶＰ、ベリファイ電圧ＶＶのいずれも供給がなくなり動作せず、バンクＢ側は、ベリファイ電圧ＶＶが供給されるのでベリファイ動作を実施して終了する（ステップ Ｄ４Ａ）。
【００６６】
本実施の形態では、上記のように、バンクＡ、バンクＢともに書き込み動作及びベリファイ動作を交互に実施することによりオートプログラムの実行時間の短縮が可能となる。
【００６７】
図５を再度参照して本実施の形態のオートプログラムの全体動作について説明すると、まず、前述したように、設定コマンド５５５ｈ−２ＡＡｈ−５５５ｈ、実行コマンドＷＣとしてＡＡｈ−５５ｈ−ＡＦｈを入力すると、コントロール回路１７では、ラッチフラグＦＡを設定し、書き込みデータＰＤとバンクＡのアドレスデータＱＡを入力すると、これら書き込みデータＰＤとアドレスデータＱＡをアドレスバッファ回路１の内部データ及びバンクＡ側のアドレスにラッチする。アドレスバッファ回路１は、アドレスデータＱＡに応じたアドレス信号ＭＡＡをバンクＡ側のデコーダ回路４に供給する。
【００６８】
次に、バンクＢ側のアドレスＱＢを入力すると、アドレスバッファ回路１は、アドレスデータＱＢに応じたアドレス信号ＭＡＢをバンクＢ側のデコーダ回路７に供給する。その後、前述のようにバンクＡ側とバンクＢ側で書き込み動作とベリファイ動作が交互に動作することでバンクＡ側とバンクＢ側で同時にオートプログラムを実行できる。
【００６９】
図６は本実施の形態の不揮発性半導体記憶装置の全体動作のタイムチャートを示す。図中のＴ１、Ｔ２、Ｔ３、Ｔ４は図２のステップＤ１、ステップＤ２，Ｄ２Ａ、ステップＤ３，Ｄ３Ａ、ステップＤ４Ａの動作にそれぞれ対応している。
【００７０】
上述したように、従来のフラッシュメモリは、バンクＡ，バンクＢの同時実行動作における書き込み動作を行う場合は、バンクＡの書き込みの終了後バンクＢの書き込みを実施する必要があるため、全体動作時間は４Ｘ＋２Ｙであった。本実施の形態では、バンクＡ、及びバンクＢの書き込み動作、ベリファイ動作を交互に実施することにより、全体動作時間を２Ｘ＋２Ｙに短縮できる。すなわち、前述した従来のフラッシュメモリの全体の書き込み処理時間４Ｘ＋２Ｙに対し２Ｘ分の時間を短縮できることになる。
【００７１】
一例として、典型的なフラッシュメモリの規格を考慮して、１ワード（１６ビット）あたりのオートプログラム中の書き込み処理、すなわち、ベリファイ−書き込み−ベリファイ（ステップＤ１〜Ｄ３）の時間を約１０μｓとする。また、一般的にベリファイ時間Ｘは書き込み時間Ｙの約１／４程度であるのでベリファイ時間と書き込み時間との関係をＹ＝４Ｘと仮定する。
【００７２】
従って、１回当たりのベリファイ時間Ｘは１．６７μｓ、１回当たりの書き込み時間Ｙは６．６７μｓとなる。
【００７３】
１セクタ（ブロック）を３２Ｋワードとすると、１セクタの書き込み処理時間は、３２０ｍｓ（１０μｓ×３２Ｋワード）となる。バンクＡ、バンクＢの各々が１セクタから成るものとすると、従来のフラッシュメモリの書き込み処理時間は、１セクタ分の２倍、すなわち、６４０ｍｓとなる。一方、本実施の形態のフラッシュメモリの書き込み処理時間は、（２Ｘ＋２Ｙ）×３２Ｋワード＝１６．６８μｓ×３２Ｋワード＝約５３４ｍｓに短縮される。
【００７４】
以上本発明の実施の形態を述べたが、本発明は上記実施の形態に限られることなく種々の変形が可能である。例えば、オートプログラムモードコマンドとして上述した製造者の選別試験用のＡＡｈ−５５ｈ−ＡＦｈに加えて、一般ユーザ公開モードとして使用するための例えばＡＡｈ−５５ｈ−ＡＥｈを新たに設けて動作させることにより、一般ユーザ公開モードとしての使用を可能とし、その結果、ユーザによる全セクタの書き込み動作実施の場合等に実行時間の短縮を可能とすることも、本発明の主旨を逸脱しない限り適用できることは勿論である。
【００７５】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置及びそのオートプログラム実行方法は、オートプログラム手段が、ラッチした書き込みデータとラッチしたアドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、上記書き込みデータの書き込み動作を行う書き込み手段と、上記書き込み動作結果を検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、上記オートプログラムの実行時に第１のバンクに対して第１のベリファイ動作を行いこの第１のベリファイ動作から書き込み動作に遷移したとき第２のバンクに対する第１のベリファイ動作を開始し、第１のバンクに対する書き込み動作が第２のベリファイ動作に遷移したとき第２のバンクに対する書き込み動作を開始し、第１のバンクに対する第２のベリファイ動作が終了したとき第２のバンクに対する第２のベリファイ動作を開始するよう、すなわち、上記第１及び第２のバンクの書き込み動作及びベリファイ動作を交互に実施するよう制御することにより上記第１及び第２のバンクに対して同時にオートプログラムを可能とできるので、オートプログラムの実行時間を短縮できるという効果がある。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施の形態を示すブロック図である。
【図２】本実施の形態の不揮発性半導体記憶装置における動作の一例を示すフローチャートである。
【図３】図１の制御回路の構成を示す回路図である。
【図４】図１の電源切り替え回路の構成を示す回路図である。
【図５】本実施の形態の不揮発性半導体記憶装置における動作の一例を示すタイムチャートである。
【図６】本実施の形態の不揮発性半導体記憶装置における書き込み／ベリファイ動作の一例を示すタイムチャートである。
【図７】オートプログラムの一例を示すフローチャートである。
【図８】従来の不揮発性半導体記憶装置における動作の一例を示すフローチャートである。
【図９】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１０】図９の制御回路の構成を示す回路図である。
【図１１】従来の不揮発性半導体記憶装置における動作の一例を示すタイムチャートである。
【図１２】従来の不揮発性半導体記憶装置における書き込み／ベリファイ動作の一例を示すタイムチャートである。
【符号の説明】
１ アドレスバッファ回路
２ バンクデコーダ回路
３，１０３ 内部制御回路
４，７ デコーダ回路
５，８ メモリセルアレイ
６，９ センスアンプ回路
１１ 電源切り替え回路
１２ 書き込み用電源回路
１３ ベリファイ用電源回路
１４ 読み出し用電源回路
１５ ＩＯコントローラ
１６ ＩＯバッファ回路
１７，１１７ コントロール回路
Ｇ３１〜Ｇ４７ ＮＡＮＤゲート
Ｉ３１〜Ｉ３６ インバータ
Ｍ１１〜Ｍ１６ トランジスタ
ＮＯ３１，ＮＯ３２ ＮＯＲゲート
Ｔ１〜Ｔ５ 端子
Claims (7)
- 複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム手段を有する不揮発性半導体記憶装置において、前記オートプログラム手段が、書き込みデータとアドレスデータをラッチするデータラッチ手段と、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作を行う第１のベリファイ手段と、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作を行う書き込み手段と、前記書き込み動作結果を前記第１のベリファイ動作と同様に検証する第２のベリファイ動作を行う第２のベリファイ手段とを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作を行いこの第１のベリファイ動作から前記書き込み動作に遷移したとき前記第２のバンクに対する前記第１のベリファイ動作を開始し、
前記第１のバンクに対する前記書き込み動作が前記第２のベリファイ動作に遷移したとき前記第２のバンクに対する前記書き込み動作を開始し、
前記第１のバンクに対する前記第２のベリファイ動作が終了したとき前記第２のバンクに対する前記第２のベリファイ動作を開始するよう制御することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とする不揮発性半導体記憶装置。 - 複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のメモリセルアレイの各々を有する第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行するオートプログラム機能を有する不揮発性半導体記憶装置において、
入力したアドレスデータ及び前記オートプログラムのアドレスをラッチするアドレスバッファ回路と、
前記アドレスバッファ回路から前記アドレスデータの供給を受けて第１及び第２のバンク選択信号を生成するバンクデコーダ回路と、
前記アドレスバッファ回路から第１、第２のアドレスの各々の供給を受けて前記第１，第２のメモリセルアレイの各々のメモリセルを選択するための前記第１，第２のバンクの各々の第１，第２のデコーダ回路と、
前記第１，第２のメモリセルアレイの各々のメモリセルからそれぞれデータを読み出すためのセンスアンプ及び書き込み時にメモリセルのドレイン電圧を与えるための回路である前記第１，第２のバンクの各々の第１，第２のセンスアンプ回路と、
後述の内部制御回路の制御に応じて前記第１，第２のバンクの各々の前記書き込み動作用の書き込み電圧と前記書き込み後のベリファイ（検証）動作用のベリファイ電圧と前記読み出し動作用の読み出し電圧を切り替える電源切り替え回路と、
前記書き込み動作後の前記ベリファイ動作時に前記メモリセルから読み出した書き込みデータと外部から入力した書き込みデータとを比較するためのコンパレータ機能を含むＩＯコントローラと、
前記第１，第２のメモリセルアレイの各々への書き込み制御コマンドを含む入力信号と出力信号をバッファリングするＩＯバッファ回路と、
前記ＩＯバッファ回路を経由して入力した前記入力信号とメモリ制御信号の供給を受け前記ベリファイ動作を制御するベリファイ信号と前記書き込み動作を制御する書き込み信号と前記オートプログラム実行を設定するオートプログラムモード信号及び前記オートプログラム制御用のフラグ信号を出力するコントロール回路と、
前記ベリファイ信号と前記書き込み信号と前記オートプログラムモード信号と前記フラグ信号の供給を受け前記第１，第２のバンクの各々の書き込み動作とベリファイ動作を交互に実行可能とするように前記同時実行動作時の電源を切り替えるように前記電源切り替え回路を制御する内部制御回路とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記書き込み電圧を出力する書き込み用電源回路と、前記ベリファイ電圧を出力するベリファイ電圧用電源回路と、前記読み出し電圧を出力する読み出し用電源回路とを備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 前記内部制御回路が、前記第１のバンク選択信号と前記ベリファイ信号との論理演算を行い第１の論理信号を出力する第１の論理回路と、
前記第１のバンク選択信号と前記書き込み制御信号との論理演算を行い第２の論理信号を出力する第２の論理回路と、
前記第２のバンク選択信号と前記書き込み制御信号との論理演算を行い第３の論理信号を出力する第３の論理回路と、
前記第２のバンク選択信号と前記ベリファイ信号との論理演算を行い第４の論理信号を出力する第４の論理回路と、
前記フラグ信号と前記書き込み制御信号との論理演算を行い第５の論理信号を出力する第５の論理回路と、
前記第５の論理信号と第７の論理信号との論理演算を行い第６の論理信号を出力する第６の論理回路と、
前記フラグ信号と前記第６の論理信号との論理演算を行い前記第７の論理信号を出力する第７の論理回路と、
前記第１の論理信号を反転し第１の反転論理信号を出力する第１のインバータと、
前記第６の論理信号と前記第１の反転論理信号との論理演算を行い第８の論理信号を出力する第８の論理回路と、
前記第２の論理信号を反転し第２の反転論理信号を出力する第２のインバータと、
前記フラグ信号と前記第２の反転論理信号との論理演算を行い第９の論理信号を出力する第９の論理回路と、
前記第３の論理信号と前記第８の論理信号との論理演算を行い第１０の論理信号である前記第２のバンクの書き込み電圧を出力するための第２の書き込み用電源制御信号を出力する第１０の論理回路と、
前記第４の論理信号と前記第９の論理信号との論理演算を行い第１１の論理信号である前記第２のバンクのベリファイ電圧を出力するための第２のベリファイ用電源制御信号を出力する第１１の論理回路と、
前記第３の論理信号を反転し第３の反転論理信号を出力する第３のインバータと、
前記フラグ信号と前記第３の反転論理信号との論理演算を行い第１２の論理信号を出力する第１２の論理回路と、
前記第４の論理信号を反転し第４の反転論理信号を出力する第４のインバータと、
前記フラグ信号と前記第４の反転論理信号との論理演算を行い第１３の論理信号を出力する第１３の論理回路と、
前記第１の論理信号と前記第１２の論理信号との論理演算を行い第１４の論理信号を出力する第１４の論理回路と、
前記第２の論理信号と前記第１３の論理信号との論理演算を行い第１５の論理信号を出力する第１５の論理回路と、
前記オートプログラムモード信号と前記第１４の論理信号との論理演算を行い第１６の論理信号を出力する第１６の論理回路と、
前記オートプログラムモード信号と前記第１５の論理信号との論理演算を行い第１７の論理信号を出力する第１７の論理回路と、
前記第１６の論理信号を反転し第５の反転論理信号である前記第１のバンクのベリファイ電圧を出力するための第１のベリファイ用電源制御信号を出力する第５のインバータと、
前記第１７の論理信号を反転し第６の反転論理信号である前記第１のバンクの書き込み電圧を出力するための第１の書き込み用電源制御信号を出力する第６のインバータとを備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 前記内部制御回路が、前記第１，第２のバンクの各々のベリファイ電圧を出力するための第１，第２のベリファイ用電源制御信号と、前記第１，第２のバンクの各々の書き込み電圧を出力するための第１，第２の書き込み用電源制御信号と、前記第１，第２のバンクの各々の読み出し電圧を出力するための第１，第２の読み出し用電源制御信号とを出力し、
前記電源制御回路が、共通接続された各々のドレイン同士に前記読み出し電圧の供給を受け各々のゲートに前記第１，第２の読み出し用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の読み出し電圧を出力する第１及び第６のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記ベリファイ電圧の供給を受け各々のゲートに前記第１，第２のベリファイ用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々のベリファイ電圧を出力する第２及び第５のＭＯＳトランジスタと、
共通接続された各々のドレイン同士に前記書き込み電圧の供給を受け各々のゲートに前記第１，第２の書き込み用電源制御信号の各々の供給を受け各々のソースが前記第１，第２のバンクの各々の電源供給線に接続し前記第１，第２のバンクの各々の書き込み電圧を出力する第３及び第４のＭＯＳトランジスタとを備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 前記オートプログラムモード信号が、予め定めた第１の前記書き込み制御コマンドにより前記選別試験のための第１のオートプログラムモードに設定し、
予め定めた第２の前記書き込み制御コマンドにより前記選別試験を除く動作のための第２のオートプログラムモードに設定することを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 複数のメモリセルをマトリクス状に配列した複数のブロックである複数のセクタから成る第１及び第２のバンクを有しこれら第１及び第２のバンクの各々の一方での書き込み動作中又は消去動作中の他方の読み出し動作が可能なことである同時実行動作機能を有し、良品選別を行うための選別試験を含むテスト時に全ての前記セクタの書き込みを実施する動作であるオートプログラムを実行する不揮発性半導体記憶装置のオートプログラムの実行方法において、
前記オートプログラムが、書き込みデータとアドレスデータをラッチするデータラッチステップと、ラッチした前記書き込みデータとラッチした前記アドレスデータ指定アドレスのメモリセルの書き込みデータとを比較検証する第１のベリファイ（検証）動作ステップと、前記書き込みデータを前記アドレスデータ指定アドレスのメモリセルに書き込む書き込み動作ステップと、前記書き込み動作結果を前記第１のベリファイ動作ステップと同様に検証する第２のベリファイ動作ステップとを有し、
前記オートプログラムの実行時に前記第１のバンクに対して前記第１のベリファイ動作ステップを行いこの第１のベリファイ動作ステップから前記書き込み動作ステップに遷移したとき前記第２のバンクに対する前記第１のベリファイ動作ステップを開始し、
前記第１のバンクに対する前記書き込み動作ステップが前記第２のベリファイ動作ステップに遷移したとき前記第２のバンクに対する前記書き込み動作ステップを開始し、
前記第１のバンクに対する前記第２のベリファイ動作ステップが終了したとき前記第２のバンクに対する前記第２のベリファイ動作ステップを開始することにより前記第１及び第２のバンクに対して同時にオートプログラムを可能にすることを特徴とする不揮発性半導体記憶装置のオートプログラムの実行方法。
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