JP2010108541A - 不揮発性半導体記憶装置の書込み方法および書込み装置 - Google Patents
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Abstract
【課題】連続書込みにおける書込み時間を短縮することが可能な不揮発性半導体記憶装置の書込み方法および書込み装置を提供すること。
【解決手段】不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み用電圧を供給することにより、第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み処理を実施し、かつ一方側のブロックのメモリセルに対して前記書込み処理を実施しているときに、直前の前記書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択し、かつベリファイ用電圧を供給することにより、前記他方側のブロックのメモリセルに対してベリファイを実施する
【選択図】 図１
【解決手段】不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み用電圧を供給することにより、第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み処理を実施し、かつ一方側のブロックのメモリセルに対して前記書込み処理を実施しているときに、直前の前記書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択し、かつベリファイ用電圧を供給することにより、前記他方側のブロックのメモリセルに対してベリファイを実施する
【選択図】 図１
Description
本発明は、不揮発性半導体記憶装置の書込み方法および書込み装置に関する。
不揮発性半導体記憶装置は、電源をオフしてもデータを保持できる記憶装置であり、家電製品やパソコンなどに多用されている。この不揮発性半導体記憶装置のメモリセルにデータを書込むとき、特許文献１に開示されるように、データが正確に書込まれたかを検証するベリファイが実施される。
従来、不揮発性半導体記憶装置の複数のメモリセルにデータを連続書込みするときは、書込み処理とベリファイを繰返し実施している。すなわち、図４に示すように、アドレス０番地のメモリセルに書込み用電圧を供給して書込み処理を実施した後、アドレス０番地のメモリセルをベリファイし、その後アドレスをインクリメントした後、アドレス１番地のメモリセルに対して書込み用電圧を供給して書込み処理を実施し、アドレス１番地のメモリセルのベリファイを実施する。
特開２００８−２１０４６７号公報
しかしながら、上記のような従来の方法では、各メモリセル毎に書込み処理期間とベリファイ期間の両方が必要で、連続書込みにおける書込み時間の増大につながる問題点がある。
本発明は上記の点に鑑みなされたもので、連続書込みにおける書込み時間を短縮することが可能な不揮発性半導体記憶装置の書込み方法および書込み装置を提供することを目的とする。
本発明の不揮発性半導体記憶装置の書込み方法は、不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み用電圧を供給することにより、第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み処理を実施し、かつ一方側のブロックのメモリセルに対して前記書込み処理を実施しているときに、直前の前記書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択し、かつベリファイ用電圧を供給することにより、前記他方側のブロックのメモリセルに対してベリファイを実施することを特徴とする。
本発明の不揮発性半導体記憶装置の書込み装置は、複数のメモリセルを第１ブロックと第２ブロックとに分割して有する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ一方側のブロックのメモリセルに対して書込み処理が実施されているときに、直前の書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択するアドレスセレクタと、高電圧を発生させる１つのチャージポンプと、前記チャージポンプから発生された高電圧のレベルを調整して書込み用電圧を発生させる第１のレギュレータと、前記チャージポンプから発生された高電圧のレベルを調整してベリファイ用電圧を発生させる第２のレギュレータと、前記第１のレギュレータから発生された前記書込み用電圧を前記不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルに交互に供給し、かつベリファイセルとして選択された前記他方側のブロックのメモリセルにベリファイ用電圧を供給するスイッチ回路と、を具備することを特徴とする。
より具体的な例として、前記スイッチ回路は、前記第１のレギュレータから発生された前記書込み用電圧と前記第２のレギュレータから発生された前記ベリファイ用電圧とを切替えて前記不揮発性半導体記憶装置の第１ブロックのメモリセルに供給する第１スイッチと、前記第１のレギュレータから発生された前記書込み用電圧と前記第２のレギュレータから発生された前記ベリファイ用電圧とを切替えて前記不揮発性半導体記憶装置の第２ブロックのメモリセルに供給する第２スイッチと、を有する。
このような本発明では、不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルに対して交互に書込み処理が実施され、かつ一方側のブロックのメモリセルに対して書込み処理が実施されているときに、直前の前記書込み処理で書込み処理された他方側のブロックのメモリセルに対してベリファイが実施される。
上記のような本発明によれば、連続書込み時、書込み処理と並列にベリファイが実施されるので、ベリファイ時間分、書込み時間を短縮することができる。また、バッファメモリを用いることなく、書込み時間を短縮することができる。
以下、図面を参照して本発明に係る不揮発性半導体記憶装置の書込み方法および書込み装置の実施の形態を詳細に説明する。
図２は、本発明に係る不揮発性半導体記憶装置の書込み装置の実施の形態を示すブロック図である。この装置は、不揮発性半導体記憶装置１１と、１つのチャージポンプ１２と、第１のレギュレータ１３１と、第２のレギュレータ１３２と、スイッチ回路１４と、アドレスセレクタ１５とを有する。
不揮発性半導体記憶装置１１は、より詳細な図を図３に示すように、複数のメモリセルを第１ブロックＢＬＫ１と第２ブロックＢＬＫ２とに分割して有する。複数のメモリセルにはアドレスが付与されるが、ここでは、第１ブロックＢＬＫ１の複数のメモリセルに０番地、２番地、４番地・・・の偶数番地が付与され、第２ブロックＢＬＫ２の複数のメモリセルに１番地、３番地、５番地・・・の奇数番地が付与される。
チャージポンプ１２は、書込み用電圧源およびベリファイ用電圧源としての高電圧を発生させる。第１のレギュレータ１３１は、チャージポンプ１２の出力に接続され、チャージポンプ１２から発生された高電圧のレベルを調整して書込み用電圧を発生させる。第２のレギュレータ１３２は、第１のレギュレータ１３１と同様にチャージポンプ１２の出力に接続され、チャージポンプ１２から発生された高電圧のレベルを調整してベリファイ用電圧を発生させる。
スイッチ回路１４は、第１および第２のレギュレータ１３１，１３２の出力と不揮発性半導体記憶装置１１間に設けられる。このスイッチ回路１４は、第１スイッチ１４１と第２スイッチ１４２とを有する。第１スイッチ１４１は、第１のレギュレータ１３１の出力および第２のレギュレータ１３２の出力と不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１間に接続され、第１のレギュレータ１３１から発生された書込み用電圧と、第２のレギュレータ１３２から発生されたベリファイ用電圧とを切替えて不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１のメモリセルに供給する。また、第２スイッチ１４２は、第１のレギュレータ１３１の出力および第２のレギュレータ１３２の出力と不揮発性半導体記憶装置１１の第２ブロックＢＬＫ２間に接続され、第１のレギュレータ１３１から発生された書込み用電圧と、第２のレギュレータ１３２から発生されたベリファイ用電圧とを切替えて不揮発性半導体記憶装置１１の第２ブロックＢＬＫ２のメモリセルに供給する。
アドレスセレクタ１５は、書込み用アドレスとベリファイ用アドレスとが入力に供給される一方、出力が不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１および第２ブロックＢＬＫ２に供給される。このアドレスセレクタ１５は、不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１および第２ブロックＢＬＫ２の書込みセルおよびベリファイセルを選択する。
このように構成された装置においては、不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１のメモリセルと第２ブロックＢＬＫ２のメモリセルが、アドレスセレクタ１５により、交互に書込みセルとして選択される。また、この書込みセルの選択に合わせて、書込み用電圧が、第１ブロックＢＬＫ１のメモリセルと第２ブロックＢＬＫ２のメモリセルに交互に供給される。書込み用電圧は、チャージポンプ１２で発生された高電圧のレベルを第１のレギュレータ１３１で調整することにより、第１のレギュレータ１３１から発生される。そして、この書込み用電圧は、スイッチ回路１４の第１スイッチ１４１と第２スイッチ１４２により切替えられて、第１ブロックＢＬＫ１のメモリセルと第２ブロックＢＬＫ２のメモリセルに交互に供給される。
そして、このようにして、第１ブロックＢＬＫ１のメモリセルと第２ブロックＢＬＫ２のメモリセルが交互に書込みセルとして選択され、かつ交互に書込み用電圧が供給されることにより、不揮発性半導体記憶装置１１の第１ブロックＢＬＫ１のメモリセルと第２ブロックＢＬＫ２のメモリセルが交互に書込み処理される。この様子を図１の動作シーケンスの(ａ)に示している。ここで、書込みセルのアドレスは、アドレスセレクタ１５により順次増大される。したがって、書込み処理されるメモリセルは順次変えられ、連続書込みが行われる。
このようにして書込み処理が行われ、いま一方側のブロックのメモリセルに対して書込み処理が行われているときに、他方側のブロックの、直前の書込み処理で書込み処理されたメモリセルがベリファイセルとしてアドレスセレクタ１５により選択される。さらに、そのセルにベリファイ用電圧が供給される。ベリファイ用電圧は、チャージポンプ１２で発生された高電圧のレベルを第２のレギュレータ１３２で調整することにより、第２のレギュレータ１３２から発生される。そして、このベリファイ用電圧は、スイッチ回路１４の第１スイッチ１４１または第２スイッチ１４２を介して、他方側のブロックのメモリセル（ベリファイセル）に供給される。
したがって、他方側のブロックで、直前の書込み処理で書込み処理されたメモリセルに対してベリファイが実施されるが、このベリファイは、一方側のブロックで書込み処理が行われているときに、その書込み処理と並列に実施されることになる。この様子を図１の(ａ)(ｂ)または図１の(ｃ)に示している。
このような動作を図１の動作シーケンスを参照してより具体的に説明すると、次のとおりである。最初に、第１ブロックＢＬＫ１のアドレス０番地のメモリセルがアドレスセレクタ１５により書込みセルとして選択され、かつそのセルに書込み用電圧がスイッチ回路１４の第１スイッチ１４１により供給されて書込み処理される。次に、第２ブロックＢＬＫ２のアドレス１番地のメモリセルがアドレスセレクタ１５により書込みセルとして選択され、かつそのセルに書込み用電圧がスイッチ回路１４の第２スイッチ１４２により供給されて書込み処理されるが、このとき前記の第１ブロックＢＬＫ１のアドレス０番地のメモリセルがアドレスセレクタ１５によりベリファイセルとして選択され、かつそのセルにベリファイ用電圧がスイッチ回路１４の第１スイッチ１４１により供給されてベリファイされる。次に、第１ブロックＢＬＫ１のアドレス２番地のメモリセルがアドレスセレクタ１５により書込みセルとして選択され、かつそのセルに書込み用電圧がスイッチ回路１４の第１スイッチ１４１により供給されて書込み処理されるが、このとき前記の第２ブロックＢＬＫ２のアドレス１番地のメモリセルがアドレスセレクタ１５によりベリファイセルとして選択され、かつそのセルにベリファイ用電圧がスイッチ回路１４の第２スイッチ１４２により供給されてベリファイされる。以下同様に、一方側のブロックのメモリセルが書込みセルとして選択され、かつそのセルに書込み用電圧が供給されて書込み処理され、同時に他方側のブロックの直前に書込まれたメモリセルがベリファイセルとして選択され、かつそのセルにベリファイ用電圧が供給されてベリファイされる。
このように、図２の装置によれば、連続書込み時、書込み処理と並列にベリファイが実施されるので、ベリファイ時間分、書込み時間を短縮することができる。また、バッファメモリを用いることなく、書込み時間を短縮することができる。
１１ 不揮発性半導体記憶装置
ＢＬＫ１ 第１ブロック
ＢＬＫ２ 第２ブロック
１２ チャージポンプ
１３１ 第１のレギュレータ
１３２ 第２のレギュレータ
１４ スイッチ回路
１４１ 第１スイッチ
１４２ 第２スイッチ
１５ アドレスセレクタ
ＢＬＫ１ 第１ブロック
ＢＬＫ２ 第２ブロック
１２ チャージポンプ
１３１ 第１のレギュレータ
１３２ 第２のレギュレータ
１４ スイッチ回路
１４１ 第１スイッチ
１４２ 第２スイッチ
１５ アドレスセレクタ
Claims (3)
- 不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み用電圧を供給することにより、第１ブロックのメモリセルと第２ブロックのメモリセルに交互に書込み処理を実施し、かつ一方側のブロックのメモリセルに対して前記書込み処理を実施しているときに、直前の前記書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択し、かつベリファイ用電圧を供給することにより、前記他方側のブロックのメモリセルに対してベリファイを実施することを特徴とする不揮発性半導体記憶装置の書込み方法。
- 複数のメモリセルを第１ブロックと第２ブロックとに分割して有する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルを交互に書込みセルとして選択し、かつ一方側のブロックのメモリセルに対して書込み処理が実施されているときに、直前の書込み処理で書込み処理された他方側のブロックのメモリセルをベリファイセルとして選択するアドレスセレクタと、
高電圧を発生させる１つのチャージポンプと、
前記チャージポンプから発生された高電圧のレベルを調整して書込み用電圧を発生させる第１のレギュレータと、
前記チャージポンプから発生された高電圧のレベルを調整してベリファイ用電圧を発生させる第２のレギュレータと、
前記第１のレギュレータから発生された前記書込み用電圧を前記不揮発性半導体記憶装置の第１ブロックのメモリセルと第２ブロックのメモリセルに交互に供給し、かつベリファイセルとして選択された前記他方側のブロックのメモリセルにベリファイ用電圧を供給するスイッチ回路と、
を具備することを特徴とする不揮発性半導体記憶装置の書込み装置。 - 前記スイッチ回路は、
前記第１のレギュレータから発生された前記書込み用電圧と前記第２のレギュレータから発生された前記ベリファイ用電圧とを切替えて前記不揮発性半導体記憶装置の第１ブロックのメモリセルに供給する第１スイッチと、
前記第１のレギュレータから発生された前記書込み用電圧と前記第２のレギュレータから発生された前記ベリファイ用電圧とを切替えて前記不揮発性半導体記憶装置の第２ブロックのメモリセルに供給する第２スイッチと、
を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置の書込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008278520A JP2010108541A (ja) | 2008-10-29 | 2008-10-29 | 不揮発性半導体記憶装置の書込み方法および書込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008278520A JP2010108541A (ja) | 2008-10-29 | 2008-10-29 | 不揮発性半導体記憶装置の書込み方法および書込み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010108541A true JP2010108541A (ja) | 2010-05-13 |
Family
ID=42297844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008278520A Pending JP2010108541A (ja) | 2008-10-29 | 2008-10-29 | 不揮発性半導体記憶装置の書込み方法および書込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010108541A (ja) |
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-
2008
- 2008-10-29 JP JP2008278520A patent/JP2010108541A/ja active Pending
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