KR20150121537A - 멀티 레벨 셀 저항 메모리 장치 및 그의 데이터 기입 방법 - Google Patents

멀티 레벨 셀 저항 메모리 장치 및 그의 데이터 기입 방법 Download PDF

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KR20150121537A
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김영식
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Abstract

본 발명은 복수개의 메모리 셀들을 구비하며, 데이터를 저장하는 메모리부; 상기 메모리부에 데이터를 기입하는 데이터 기입부; 및 상기 메모리부에 데이터를 기입하기 전에, 기입 예정인 메모리 셀에 저장되어 있는 데이터를 독출하고, 상기 독출된 데이터를 데이터 기입부로부터 받은 기입 예정인 데이터와 비교하며, 이 둘이 서로 다를 때 상기 데이터 기입부로 하여금 상기 기입 예정인 데이터를 기입하도록 제어하는 제어부를 구비하며, 상기 데이터 기입부는 외부로부터 2개의 데이터 기입 요청이 있을 때 피크 기입 파워 한계(peak write power capability)을 초과하지 않는 범위 내에서 2개의 데이터를 동시에 상기 메모리부에 기입하는 멀티 레벨 셀 저항 메모리 장치를 제공한다.

Description

멀티 레벨 셀 저항 메모리 장치 및 그의 데이터 기입 방법{Multi-level cell resistance memory and data writing method thereof}
본 발명은 데이터를 저장하는 메모리 장치에 관한 것으로서, 특히 물질의 상(phase) 변화를 이용하여 데이터를 저장하는 멀티 레벨 셀 저항 메모리 장치 및 그의 데이터 기입 방법에 관한 것이다.
데이터를 저장하는 메모리 장치는 다양한 전자 기기에 사용되고 있으며, 이에 따라 메모리 장치의 수요는 급격하게 증가하고 있다. 메모리 장치에는 여러 종류가 있으며, 최근에는 많은 데이터를 저장하기 위하여 하나의 메모리 셀에 다수의 비트들을 저장할 수 있는 멀티 레벨 메모리 장치에 대한 연구가 활발히 진행되고 있다.
특히, 멀티 레벨 메모리 장치의 일환으로 물질의 상 변화를 이용하여 데이터를 저장하는 멀티 레벨 셀 상 변환 메모리 장치가 보급되고 있다. 멀티 레벨 셀 상 변환 메모리 장치에 형성된 복수개의 메모리 셀들 중 하나의 셀에 다수의 비트들을 저장하거나 상기 메모리 셀에 저장된 데이터를 독출(read)할 때, 상기 메모리 셀에 저장되는 비트의 수가 증가할수록 기입(write) 동작 및 독출(read) 동작의 횟수가 증가한다. 그 결과 멀티 레벨 셀 상 변환 메모리 장치의 기입 동작 시간이 길어진다.
참증 특허 (국내공개특허 2009-0027949호)는 멀티 레벨 셀 상 변환 메모리 장치의 프로그램 방법을 개시하고 있다. 상기 참증 특허는 입력되는 멀티 레벨 데이터에 따라 선택된 메모리 셀에 프로그램 신호를 인가하여 중간 저항값들을 프로그램할 수 있는 마진을 확보한다. 그러나, 참증 특허는 메모리 셀에 데이터를 기입하는 시간이 단축되는 기술은 개시하고 있지 않다.
본 발명은 데이터 기입 시간이 단축되고, 데이터 기입 전력이 감소되는 멀티 레벨 셀 저항 메모리 장치 및 그의 데이터 기입 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
복수개의 메모리 셀들을 구비하며, 데이터를 저장하는 메모리부; 상기 메모리부에 데이터를 기입하는 데이터 기입부; 및 상기 메모리부에 데이터를 기입하기 전에, 기입 예정인 메모리 셀에 저장되어 있는 데이터를 독출하고, 상기 독출된 데이터를 데이터 기입부로부터 받은 기입 예정인 데이터와 비교하며, 이 둘이 서로 다를 때 상기 데이터 기입부로 하여금 상기 기입 예정인 데이터를 기입하도록 제어하는 제어부를 구비하며, 상기 데이터 기입부는 외부로부터 2개의 데이터 기입 요청이 있을 때 피크 기입 파워 한계(peak write power capability)을 초과하지 않는 범위 내에서 2개의 데이터를 동시에 상기 메모리부에 기입하는 멀티 레벨 셀 저항 메모리 장치를 제공한다.
상기 메모리부는 상기 복수개의 메모리 셀들을 포함하는 복수개의 메모리 뱅크들을 구비하며, 상기 복수개의 메모리 뱅크들은 2개의 메모리 뱅크 그룹으로 구분될 수 있다.
상기 데이터 기입부는 복수개의 프로그램 버퍼들을 구비하며, 상기 복수개의 프로그램 버퍼들은 상기 제어부의 지시를 받아서 상기 메모리부에 데이터를 기입할 수 있다.
상기 제어부는, 첫번째 데이터 기입이 수행되는 제1 뱅크 그룹의 파워 소모량을 검출하는 파워 소모량 검출부, 상기 검출된 제1 뱅크 그룹의 파워 소모량을 기 설정된 피크 기입 파워 한계(peak write power capability)과 비교하는 파워 비교부, 상기 산출된 파워 소모량이 상기 피크 기입 파워 한계를 초과하지 않는다고 판단되면, 상기 파워 소모량 산출부로부터 받은 파워 소모량에 근거하여 제2 뱅크 그룹의 파워 가용량(power budget)을 산출하는 가용량 산출부, 및 가용량 산출부의 출력 신호를 수신하고, 파워 가용량이 있을 경우에, 제2 프로그램 버퍼로 하여금 두번째 데이터를 제2 뱅크 그룹에 기입하도록 지시하는 지시부를 구비할 수 있다.
상기 가용량 산출부는 상기 피크 기입 파워 한계로부터 상기 검출된 파워 소모량을 감산하고, 그 남는 값을 상기 파워 가용량으로 설정할 수 있다.
상기 가용량 산출부는 상기 검출된 파워 소모량이 상기 피크 기입 파워 한계에 근접하거나 상기 피크 기입 파워 한계를 초과할 경우에는 제1 프로그램 버퍼로 하여금 데이터 기입 동작을 계속하게 하고, 제2 프로그램 버퍼는 기입 동작을 수행하지 못하게 할 수 있다.
상기 메모리부로부터 독출되는 데이터를 일시 저장하는 로우 버퍼가 더 구비될 수 있다.
상기 로우 버퍼는 상기 메모리부에 구비되는 복수개의 워드라인들에 연결되며, 외부로부터 입력되는 로우 어드레스에 응답하여 상기 복수개의 워드 라인들 중 일부를 선택하여 활성화시켜서 상기 선택된 워드라인에 연결된 메모리 셀를 독출할 수 있다.
상기 과제를 해결하기 위하여 본 발명은 또한,
데이터가 저장되는 제1 뱅크 그룹과 제2 뱅크 그룹을 구비하고, 외부에서 복수개의 데이터를 수신하는 멀티 레벨 셀 저항 메모리 장치의 데이터 기입 방법에 있어서, (a) 첫번째 데이터를 상기 제1 뱅크 그룹에 기입하는 단계; (b) 제1 뱅크 그룹의 파워 소모량을 검출하는 단계; (c) 상기 검출된 파워 소모량을 피크 기입 파워 한계와 비교하는 단계; (d) 제2 뱅크 그룹에 대한 파워 가용량을 산출하는 단계; 및 (e) 상기 데이터 중 두번째 데이터를 제2 뱅크 그룹에 기입하는 단계를 포함하는 멀티 레벨 셀 저항 메모리 장치의 데이터 기입 방법을 제공한다.
상기 두번째 데이터를 상기 제2 뱅크 그룹에 기입할 때 상기 산출된 파워 가용량의 범위 내에서 이루어질 수 있다.
상술한 바와 같이 본 발명에 따르면, 외부에서 2개의 데이터가 입력될 경우, 종래에는 1개씩 순서대로 기입하기 때문에 기입 시간이 길어지지만, 본 발명에서는 2개의 데이터를 피크 기입 파워 한계 내에서 동시에 기입하므로, 기입 시간이 종래에 비해 대폭적으로 단축된다.
또한, 종래에는 데이터를 1개씩 순차적으로 기입하기 때문에 피크 기입 파워 한계에 미치지 않는 경우가 많으며, 그로 인하여 전력 소모가 불필요하게 많이 발생하고 있으나, 본 발명에서는 피크 기입 파워 한계 내에서 많은 양의 데이터 기입이 이루어지고 있으므로, 불필요한 전력 소모가 거의 발생하지 않는다.
도 1은 본 발명의 실시예에 따른 멀티 레벨 셀 저항 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리부와 데이터 기입부 및 제어부의 상세한 블록도이다.
도 3은 본 발명에 따른 2개 데이터의 기입 동작을 시간별로 보여주는 타이밍도이다.
도 4는 본 발명에 따른 멀티 레벨 상변환 메모리 장치의 데이터 기입 방법을 도시한 흐름도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 멀티 레벨 저항 메모리 장치의 블록도이다. 도 1을 참조하면, 멀티 레벨 셀 저항 메모리 장치(101)는 메모리부(111), 로우 버퍼(row buffer)(121), 데이터 기입부(131), 제어부(161), 및 고전압 발생부(151)를 구비한다.
메모리부(111)는 외부에서 입력되는 데이터를 저장한다. 메모리부(111)는 복수개의 메모리 뱅크들(도 2의 MB0∼MB7)을 구비한다. 복수개의 메모리 뱅크들(도 2의 MB0∼MB7)은 복수개의 뱅크 그룹들(도 2의 BG0, BG1)로 구분될 수 있다. 복수개의 메모리 뱅크들(도 2의 BG0, BG1)은 각각 복수개의 메모리 셀들(미도시)을 구비한다. 상기 복수개의 메모리 셀들은 각 메모리 뱅크 내에서 일정한 규칙을 따라 배열되며, 복수개의 메모리 셀들에는 복수개의 워드 라인들(미도시)이 연결된다. 각 메모리 셀은 게르마늄(Ge), 안티몬(Sb), 텔루르(Te)의 혼합물인 GST 물질로 구성된 상변환막(미도시)을 포함하여 구성될 수 있다. 각 메모리 셀은 인가되는 전류에 따라 가변되는 저항값의 분포에 기초하여 복수개의 비트들을 저장할 수 있다.
상기 메모리 뱅크들(도 2의 BG0, BG1) 각각에는 감지 증폭부(미도시)가 구비된다. 상기 감지 증폭부는 대응되는 메모리 뱅크와 제어부(161)에 연결된다. 상기 감지 증폭부는 독출 동작시 로우 버퍼(121)에 의해 선택된 워드 라인들을 통해 대응되는 메모리 셀로부터 출력되는 데이터를 감지한다. 상기 감지된 데이터는 로우 버퍼(121)로 전달된다.
로우 버퍼(121)는 상기 복수개의 워드라인들을 통하여 메모리부(111)에 연결된다. 로우 버퍼(121)는 뱅크별로 구비될 수 있다. 로우 버퍼(121)는 외부로부터 입력되는 로우 어드레스(row address)에 응답하여 상기 복수개의 워드 라인들 중 일부를 선택하여 활성화시킨다. 그에 따라 상기 선택된 워드라인에 연결된 적어도 하나의 메모리 셀에 저장된 데이터가 독출되어 로우 버퍼(121)에 일시 저장된 후에 제어부(161)로 전달되거나 외부로 전달된다.
데이터 기입부(131)는 메모리부(111)와 제어부(161)에 연결된다. 데이터 기입부(131)는 제어부(161)의 지시를 받아서 메모리부(111)에 데이터를 기입한다. 데이터 기입부(131)는 복수개의 프로그램 버퍼들(도 2의 PB0, PB1)을 구비한다. 복수개의 프로그램 버퍼들(도 2의 PB0, PB1)은 외부로부터 입력되는 데이터를 메모리 뱅크들(도 2의 MB0∼MB7)에 기입한다. 데이터 기입부(131)에 대해서는 도 2를 통해서 상세히 설명하기로 한다.
고전압 발생부(151)는 제어부(161)에 의해서 제어되며, 메모리부(111), 로우 버퍼(121), 데이터 기입부(131), 및 제어부(161)에서 사용하는 고전압을 발생한다. 고전압 발생부(151)는 예컨대, 전하 펌프를 이용하여 구현될 수 있다. 하지만, 고전압 발생부(151)는 상기 전하 펌프에 한정되지 않고, 다양한 구성으로 구현될 수 있다.
제어부(161)는 외부로부터 입력되는 명령에 응답하여 멀티 레벨 셀 저항 메모리 장치의 전반적인 동작을 제어한다.
제어부(161)는 메모리부(111)에 데이터를 기입할 때, 기입 예정인 메모리 셀에 저장되어 있는 데이터를 감지 증폭부를 통해서 독출하고, 데이터 기입부(131)로부터 받은 기입 예정인 데이터와 비교한 후, 서로 다를 때 데이터 기입부(131)로 하여금 기입 예정인 메모리 셀에 기입 예정인 데이터를 기입하도록 한다. 이와 같이, 제어부(161)는 데이터를 메모리 셀에 기입하기 전에 메모리 셀에 기 저장된 데이터와 데이터 기입부(131)로부터 받은 기입 예정 데이터를 비교하는 기능을 수행한다.
제어부(161)는 외부로부터 2개의 데이터 기입 요청이 있을 때 피크 기입 파워 한계(peak write power capability)를 초과하지 않는 범위 내에서 2개의 기입 요청을 병렬로 수행할 수가 있다. 따라서, 2개의 데이터의 기입 시간이 대폭적으로 단축되고 파워 사용 효율(power utilization)이 크게 증가된다. 제어부(161)에 대해서는 도 2를 통해 상세히 설명하기로 한다.
상술한 바와 같이, 본 발명에 따르면, 외부에서 2개의 데이터가 입력될 경우, 종래에는 1개씩 순서대로 기입하기 때문에 기입 시간이 길어지지만, 본 발명에서는 2개의 데이터를 피크 기입 파워 한계 내에서 동시에 기입하므로, 기입 시간이 종래에 비해 대폭적으로 단축된다.
또한, 종래에는 데이터를 1개씩 순차적으로 기입하기 때문에 피크 기입 파워 한계에 미치지 않는 경우가 많으며, 그로 인하여 전력 소모가 불필요하게 많이 발생하고 있으나, 본 발명에서는 피크 기입 파워 한계 내에서 많은 양의 데이터 기입이 이루어지고 있으므로, 불필요한 전력 소모가 거의 발생하지 않는다.
도 2는 도 1에 도시된 메모리부(111)와 데이터 기입부(131) 및 제어부(161)의 상세한 블록도이다.
메모리부(111)는 복수개의 메모리 뱅크들(MB0∼MB7)을 구비하며, 도 2에는 설명의 편의상 8개의 메모리 뱅크들(MB0∼MB7)이 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 8개의 메모리 뱅크들(MB0∼MB7)은 복수개의 뱅크 그룹들(BG0, BG1), 예컨대 2개의 뱅크 그룹들(BG0, BG1)인 제1 뱅크 그룹(BG0)과 제2 뱅크 그룹(BG1)으로 구분될 수 있다.
데이터 기입부(131)는 복수개의 프로그램 버퍼들(PB0, PB1)을 구비할 수 있으며, 도 2에는 설명의 편의상 2개의 프로그램 버퍼들(PB0, PB1)이 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 상기 2개의 프로그램 버퍼들(PB0, PB1) 즉, 제1 프로그램 버퍼(PB0)와 제2 프로그램 버퍼(PB1)는 외부로부터 입력되는 기입용 데이터를 복수개의 메모리 뱅크들(MB0∼MB7)에 기입하는 기능을 수행한다. 외부에서 1개의 데이터 기입 요청이 들어오면, 상기 1개의 데이터는 제1 프로그램 버퍼(PB0)에 의해 제1 뱅크 그룹(BG0)에 포함된 메모리 뱅크들(MB0∼MB3)에 기입된다. 만일, 2개의 데이터 기입 요청이 들어오면, 제1 프로그램 버퍼(PB0)는 첫번째 데이터를 제1 뱅크 그룹(BG0)에 기입하고, 두번째 데이터는 제2 프로그램 버퍼(PB1)에 의해 제2 뱅크 그룹(BG1)에 기입된다. 이 때, 제2 프로그램 버퍼(PB1)는 제어부(161)의 지시를 받아서 기입 여부를 실행한다. 여기서, 1개의 데이터는 1개의 비트로 구성될 수도 있고, 복수개의 비트들로 구성될 수도 있다.
제어부(161)는 메모리부(111)와 데이터 기입부(131)에 연결되며, 데이터 기입부(131)의 데이터 기입 동작을 제어한다. 제어부(161)는 파워 소모량 검출부(162), 파워 비교부(163), 가용량 산출부(164) 및 지시부(165)를 구비한다.
외부에서 2개의 데이터에 대한 기입 요청이 있을 경우에, 먼저, 첫번째 데이터가 제1 프로그램 버퍼(PB0)를 통해서 제1 뱅크 그룹(BG0)에 기입된다. 이 때, 로우 버퍼(121)는 기입 예정인 메모리 셀들을 선택하고, 기입 예정인 메모리 셀에 저장된 데이터를 독출하고, 상기 독출된 데이터를 제어부로 전달한다. 제어부(161)는 로우 버퍼(121)로부터 받은 데이터를 상기 기입 예정인 데이터와 비교하며, 그 결과 만일 이들이 서로 동일할 경우 제1 프로그램 버퍼(PB0)는 상기 기입 예정인 데이터를 메모리부(111)에 기입하지 않으며, 만일 이들이 서로 다를 경우 제1 프로그램 버퍼(PB0)는 상기 기입 예정인 데이터를 제1 뱅크 그룹(BG0)의 상기 선택된 메모리 셀에 기입한다. 이 때, 제1 프로그램 버퍼(PB0)는 기입 예정인 복수개의 데이터 비트들 중 메모리부(111)에 저장된 데이터 비트와 동일한 비트는 기입하지 않고, 다른 비트만을 메모리부(111)에 기입한다.
파워 소모량 검출부(162)는 첫번째 데이터 기입이 수행되는 제1 뱅크 그룹(BG0)의 파워 소모량을 검출하고, 상기 검출된 파워 소모량을 파워 비교부(163)로 전달한다.
파워 비교부(163)는 상기 검출된 제1 뱅크 그룹(BG0)의 파워 소모량을 기 설정된 피크 기입 파워 한계(peak write power capability)와 비교하고, 그 결과를 가용량 산출부(164)로 전달한다.
가용량 산출부(164)는 파워 비교부(163)와 파워 소모량 검출부(162)에 연결된다. 가용량 산출부(164)는 파워 비교부(163)의 출력 신호를 분석하여 상기 검출된 파워 소모량이 상기 피크 기입 파워 한계를 초과하는지 초과하지 않는지를 판단한다. 만일, 상기 산출된 파워 소모량이 상기 피크 기입 파워 한계를 초과하지 않는다고 판단되면, 가용량 산출부(164)는 상기 파워 소모량 검출부(162)로부터 받은 파워 소모량에 근거하여 메모리부(111)의 파워 가용량(power budget)을 산출한다. 즉, 가용량 산출부(164)는 상기 피크 기입 파워 한계로부터 상기 검출된 파워 소모량을 감산하고, 그 남는 값을 상기 파워 가용량으로 설정한다. 만일, 상기 검출된 파워 소모량이 상기 피크 기입 파워 한계에 근접하거나 상기 피크 기입 파워 한계를 초과할 경우에는 제1 프로그램 버퍼로 하여금 데이터 기입 동작을 계속하게 하고, 제2 프로그램 버퍼(PB1)는 기입 동작을 수행하지 못하게 한다.
지시부(165)는 가용량 산출부(164)와 데이터 기입부(131)에 연결된다. 즉, 지시부(165)는 가용량 산출부(164)의 출력 신호를 수신하고, 파워 가용량이 있을 경우에, 제2 프로그램 버퍼(PB1)로 하여금 두번째 데이터를 제2 뱅크 그룹(BG1)에 기입하도록 지시한다.
도 3은 본 발명에 따른 2개 데이터의 기입 동작을 시간별로 보여주는 타이밍도이다. 도 2를 참조하여 도 3에 도시된 타이밍도를 설명하기로 한다.
여기서, 피크 기입 파워 한계는 4개의 메모리 셀들, 즉, 동일한 시간에 최대 4개의 메모리 셀들에 동시에 데이터 기입이 가능하다고 가정한다.
제1 타이밍 구간(0-t1)에, 첫번째 데이터가 제1 뱅크 그룹(BG0)의 1개의 메모리 셀(C2)에만 기입된다. 따라서, 제2 뱅크 그룹(BG1)의 파워 가용량이 많이 남아있으므로, 두번째 데이터를 피크 기입 파워 한계의 범위 내에서 제2 뱅크 그룹(BG1)의 메모리 셀들(C1, C2, C3)에 기입한다. 이와 같이, 제1 타이밍 구간(0-t1)에서는 피크 기입 파워 한계의 범위 내에서 데이터 기입이 이루어짐으로써, 피크 기입 파워 한계가 충분히 활용되고 있다. 이 때, 제2 뱅크 그룹(BG1)의 메모리 셀(C3)에 대한 데이터의 기입은 완료된다.
제2 타이밍 구간(t1-t2)에는 첫번째 데이터가 제1 뱅크 그룹(BG0)의 1개의 메모리 셀(C2)에 계속 기입되고, 두번째 데이터가 제2 뱅크 그룹(BG1)의 2개의 메모리 셀들(C1, C2)에 계속 기입된다. 이와 같이, 제2 타이밍 구간(t1-t2)에는 3개의 메모리 셀들(제1 뱅크 그룹의 C2, 제2 뱅크 그룹의 C1,C2)에만 데이터가 기입됨으로, 1개의 메모리 셀만큼의 파워 가용량이 발생한다. 제2 타이밍 구간(t1-t2)에서 제1 뱅크 크룹(BG0)의 메모리 셀(C2)과 제2 메모리 뱅크 그룹(BG1)의 메모리 셀(C1)에 대한 데이터 기입은 완료된다. 이 때, 2개의 뱅크 그룹들(BG0, BG1)에 대해서 데이터 기입이 아직 진행 중이기 때문에 2개의 메모리 뱅크들(BG0, BG1)에 대한 추가 데이터 기입은 안된다. 그러나, 1개이ㅡ 메모리 셀만큼의 파워 가용량이 남아 있으므로, 제 3 뱅크 그룹이 있고 다른 기입용 데이터가 있다면 상기 남아있는 파워 가용량의 사용이 가능하게 된다.
제3 타이밍 구간(t2-t3)에는 첫번째 데이터가 제1 뱅크 그룹(BG0)의 3개의 메모리 셀들(C5, C6, C8)에 기입되고, 두번째 데이터가 제2 뱅크 그룹(BG1)의 1개의 메모리 셀(C2)에 계속 기입된다. 따라서, 제3 타이밍 구간(t2-t3)에 에서는 피크 기입 파워 한계의 범위 내에서 데이터 기입이 이루어짐으로써, 피크 기입 파워 한계가 충분히 활용되고 있다. 이 때, 제1 뱅크 그룹(BG0)의 메모리 셀(C8)에 대한 데이터 기입은 완료된다.
제4 타이밍 구간(t3-t4)에는 첫번째 데이터가 제1 뱅크 그룹(BG0)의 2개의 메모리 셀들(C5, C6)에 기입되고, 두번째 데이터가 제2 뱅크 그룹(BG1)의 1개의 메모리 셀(C2)에 계속 기입된다. 그러므로, 제4 타이밍 구간(t3-t4)에서는 1개의 메모리 셀만큼의 파워 가용량이 발생한다. 따라서, 제 3 뱅크 그룹이 있고 다른 기입용 데이터가 있다면 상기 남아있는 파워 가용량의 사용이 가능하게된다. 이 때, 제1 뱅크 그룹(BG0)의 메모리 셀(C6)과 제2 뱅크 그룹(BG1)의 메모리 셀(C2)에 대한 데이터의 기입은 완료된다.
제5 타이밍 구간(t4-t5)에는 첫번째 데이터가 제1 뱅크 그룹(BG0)의 1개의 메모리 셀(C5)에 기입되고, 두번째 데이터가 제2 뱅크 그룹(BG1)의 3개의 메모리 셀들(C6, C7, C8)에 기입된다. 따라서, 제5 타이밍 구간(t4-t5)에서는 피크 기입 파워 한계의 범위 내에서 데이터 기입이 이루어짐으로써, 피크 기입 파워 한계가 충분히 활용되고 있다. 이 때, 제1 뱅크 그룹(BG0)의 메모리 셀(C5)과 제2 뱅크 그룹(BG1)의 메모리 셀(C7)에 대한 데이터의 기입은 완료된다. 즉, 제1 뱅크 그룹(BG0)에 대한 첫번째 데이터의 기입은 모두 완료된다.
제6 타이밍 구간(t5-t6)에는 제1 뱅크 그룹(BG0)에 대한 데이터 기입이 이루어지지 않으며, 두번째 데이터가 제2 뱅크 그룹(BG1)의 2개의 메모리 셀들(C6, C8)에 기입된다. 이와 같이, 제6 타이밍 구간(t5-t6)에는 파워 가용량이 많이 발생하나, 이 때는 외부에서 요청한 첫번째 데이터의 기입이 모두 완료된 상태이므로, 두번째 데이터의 처리가 완료될 때까지는 필연적으로 발생하는 현상이다. 그러나, 제3 뱅크 그룹이 있고 다른 기입용 데이터가 있다면 상기 남아있는 파워 가용량의 사용이 가능하게된다.
제7 타이밍 구간(t6-t7)에는 두번째 데이터가 제2 뱅크 그룹(BG1)의 1개의 메모리 셀(C6)에 기입된다. 제7 타이밍 구간(t6-t7)에는 제6 타이밍 구간(t7-t8)과 마찬가지로 파워 가용량이 많이 발생한다. 제7 타이밍 구간(t6-t7)에서, 두번째 데이터의 기입이 완료된다.
상술한 바와 같이, 2개의 데이터의 기입이 동시에 진행됨으로써, 데이터 기입 과정에서 피크 기입 파워 한계가 충분히 활용되고 있다. 그 결과, 도 3에 도시된 바와 같이, 2개 데이터의 기입은 짧은 시간(t7)에 모두 완료된다.
그러나, 종래 기술에 따르면, 외부에서 2개의 데이터 기입 요청이 있을 경우에, 첫번째 데이터의 기입이 완료된 후에 두번째 데이터의 기입이 진행됨으로, 데이터 기입 시간이 본 발명에 비해 매우 길어진다.
즉, 본 발명에 따르면, 외부에서 2개의 데이터 기입 요청이 있을 경우에, 상기 데이터를 기입하는데 걸리는 시간은 종래 기술에 비해 2배 가까이 단축될 수가 있으며, 그만큼 파워 사용 효율도 향상된다.
도 4는 본 발명에 따른 멀티 레벨 상변환 메모리 장치의 데이터 기입 방법을 도시한 흐름도이다. 도 1 내지 도 3을 참조하여 도 4에 도시된 데이터 기입 방법을 설명하기로 한다. 도 4를 참조하면, 멀티 레벨 저항 메모리 장치(101)의 데이터 기입 방법은 제1 내지 제4 단계들(411∼441)을 포함한다.
제1 단계(411)로써, 파워 소모량 검출부(162)가 제1 뱅크 그룹(BG0)의 파워 소모량을 검출한다. 초기에, 2개의 데이터가 외부에서 데이터 기입부(131)로 입력되면, 제1 프로그램 버퍼(PB0)가 첫번째 데이터를 제1 뱅크 그룹(BG0)에 기입한다. 이 때, 파워 소모량 검출부(162)는 상기 첫번째 데이터가 제1 뱅크 그룹(BG0)에 기입되는 과정에서 소모될 파워의 양을 예상하여 상기 파워 소모량을 검출한다. 이 후, 제2 뱅크 그룹(BG1)의 동작에 관계없이, 제1 프로그램 버퍼(PB0)는 제1 뱅크 그룹(BG0)에 기입된 데이터에 대한 검증(verification)을 실행하고, 검증 결과 양호하면, 다음 데이터의 기입을 진행하거나 다른 데이터를 대기한다. 상기 검증 결과, 불량이면, 상기 첫번째 데이터를 다시 제1 뱅크 그룹(BG0)에 기입하는 동작을 수행한다.
제2 단계(421)로써, 파워 비교부(163)는 상기 검출된 파워 소모량을 피크 기입 파워 한계와 비교한다. 이 때, 상기 검출된 파워 소모량이 피크 기입 파워 한계보다 적으면 제3 단계(431)를 진행하고, 상기 검출된 파워 소모량이 피크 기입 파워 한계와 동일하거나 많으면 본 과정을 종료한다. 즉, 제2 뱅크 그룹(BG1)에 데이터를 기입하는 과정을 진행하지 않고, 제1 뱅크 그룹(BG1)에 데이터를 기입하는 과정을 계속하거나, 다른 데이터가 입력되는 것을 기다린다.
제3 단계(431)로써, 가용량 산출부(164)는 제2 뱅크 그룹(BG1)에 대한 파워 가용량을 산출한다. 즉, 가용량 산출부(164)는 상기 피크 기입 파워 한계로부터 상기 검출된 파워 소모량을 감산하고, 그 남는 값을 상기 파워 가용량으로 설정한다. 상기 파워 가용량이 산출될 경우, 지시부(165)는 제2 프로그램 버퍼(PB1)로 하여금 데이터를 제2 뱅크 그룹(BG1)에 기입하도록 지시한다.
제4 단계(441)로써, 제2 프로그램 버퍼(PB1)는 지시부(165)의 지시를 받아서 입력되는 데이터 중 두번째 데이터를 제2 뱅크 그룹(BG1)에 기입한다. 이 때, 상기 두번째 데이터의 기입 동작은 상기 산출된 파워 가용량의 범위 내에서 이루어진다.
두번째 데이터의 기입이 완료되면, 상기 기입된 데이터에 대한 검증 과정이 진행된다. 상기 검증 결과 양호하면, 제2 프로그램 버퍼(PB1)는 다음 데이터의 기입을 진행하거나 다른 데이터를 대기한다. 상기 검증 결과 불량이면, 상기 두번째 데이터를 다시 제2 뱅크 그룹BG1)에 기입하는 동작을 수행한다.
상술한 바와 같이, 본 발명에 따르면, 외부에서 2개의 데이터가 입력될 경우, 종래에는 1개씩 순서대로 기입하기 때문에 기입 시간이 길어지지만, 본 발명에서는 2개의 데이터를 피크 기입 파워 한계 내에서 동시에 기입하므로, 기입 시간이 종래에 비해 대폭적으로 단축된다.
또한, 종래에는 데이터를 1개씩 순차적으로 기입하기 때문에 피크 기입 파워 한계에 미치지 않는 경우가 많으며, 그로 인하여 전력 소모가 불필요하게 많이 발생하고 있으나, 본 발명에서는 피크 기입 파워 한계 내에서 많은 양의 데이터 기입이 이루어지고 있으므로, 불필요한 전력 소모가 거의 발생하지 않는다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수개의 메모리 셀들을 구비하며, 데이터를 저장하는 메모리부;
    상기 메모리부에 데이터를 기입하는 데이터 기입부; 및
    상기 메모리부에 데이터를 기입하기 전에, 기입 예정인 메모리 셀에 저장되어 있는 데이터를 독출하고, 상기 독출된 데이터를 데이터 기입부로부터 받은 기입 예정인 데이터와 비교하며, 이 둘이 서로 다를 때 상기 데이터 기입부로 하여금 상기 기입 예정인 데이터를 기입하도록 제어하는 제어부를 구비하며,
    상기 데이터 기입부는 외부로부터 2개의 데이터 기입 요청이 있을 때 피크 기입 파워 한계(peak write power capability)을 초과하지 않는 범위 내에서 2개의 데이터를 동시에 상기 메모리부에 기입하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리부는 상기 복수개의 메모리 셀들을 포함하는 복수개의 메모리 뱅크들을 구비하며, 상기 복수개의 메모리 뱅크들은 2개의 메모리 뱅크 그룹으로 구분되는 것을 특징으로 하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 기입부는 복수개의 프로그램 버퍼들을 구비하며, 상기 복수개의 프로그램 버퍼들은 상기 제어부의 지시를 받아서 상기 메모리부에 데이터를 기입하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  4. 제1항에 있어서, 상기 제어부는,
    첫번째 데이터 기입이 수행되는 제1 뱅크 그룹의 파워 소모량을 검출하는 파워 소모량 검출부;
    상기 검출된 제1 뱅크 그룹의 파워 소모량을 기 설정된 피크 기입 파워 한계(peak write power capability)과 비교하는 파워 비교부;
    상기 산출된 파워 소모량이 상기 피크 기입 파워 한계를 초과하지 않는다고 판단되면, 상기 파워 소모량 검출부로부터 받은 파워 소모량에 근거하여 제2 뱅크 그룹의 파워 가용량(power budget)을 산출하는 가용량 산출부; 및
    상기 가용량 산출부의 출력 신호를 수신하고, 파워 가용량이 있을 경우에, 제2 프로그램 버퍼로 하여금 두번째 데이터를 제2 뱅크 그룹에 기입하도록 지시하는 지시부를 구비하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  5. 제4항에 있어서,
    상기 가용량 산출부는 상기 피크 기입 파워 한계에서 상기 검출된 파워 소모량을 감산하고, 그 남는 값을 상기 파워 가용량으로 설정하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  6. 제4항에 있어서,
    상기 가용량 산출부는 상기 검출된 파워 소모량이 상기 피크 기입 파워 한계에 근접하거나 상기 피크 기입 파워 한계를 초과할 경우에는 제1 프로그램 버퍼로 하여금 데이터 기입 동작을 계속하게 하고, 제2 프로그램 버퍼는 기입 동작을 수행하지 못하게 하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리부로부터 독출되는 데이터를 일시 저장하는 로우 버퍼를 더 구비하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  8. 제7항에 있어서, 상기 로우 버퍼는
    상기 메모리부에 구비되는 복수개의 워드라인들에 연결되며, 외부로부터 입력되는 로우 어드레스에 응답하여 상기 복수개의 워드 라인들 중 일부를 선택하여 활성화시켜서 상기 선택된 워드라인에 연결된 메모리 셀에 저장된 데이터를 독출하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치.
  9. 데이터가 저장되는 제1 뱅크 그룹과 제2 뱅크 그룹을 구비하고, 외부에서 복수개의 데이터를 수신하는 멀티 레벨 셀 저항 메모리 장치의 데이터 기입 방법에 있어서,
    (a) 첫번째 데이터를 상기 제1 뱅크 그룹에 기입하는 단계;
    (b) 제1 뱅크 그룹의 파워 소모량을 검출하는 단계;
    (c) 상기 검출된 파워 소모량을 피크 기입 파워 한계와 비교하는 단계;
    (d) 제2 뱅크 그룹에 대한 파워 가용량을 산출하는 단계; 및
    (e) 상기 데이터 중 두번째 데이터를 제2 뱅크 그룹에 기입하는 단계를 포함하는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치의 데이터 기입 방법.
  10. 제9항에 있어서,
    상기 두번째 데이터를 상기 제2 뱅크 그룹에 기입할 때 상기 산출된 파워 가용량의 범위 내에서 이루어지는 것을 특징으로 하는 멀티 레벨 셀 저항 메모리 장치의 데이터 기입 방법.
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