JP6240340B2 - クロスポイントメモリにおける読み出しディスターブの軽減 - Google Patents

クロスポイントメモリにおける読み出しディスターブの軽減 Download PDF

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Description

本開示は、クロスポイントメモリアレイにおける読み出しディスターブを軽減することに関する。
相変化メモリは、メモリ素子にカルコゲニド材料を一般的に用いるメモリデバイスである。メモリ素子は、情報を実際に格納するユニットである。動作中に、相変化メモリは、非晶質相と結晶相との間でメモリ素子の相を変化させることにより、メモリ素子に情報を格納する。カルコゲニド材料は、結晶又は非晶相のいずれか一方を示してよく、結晶又は非晶相は、低導電性又は高導電性を示す。概して、非晶相は、低導電性（高インピーダンス）を有し、リセット状態（論理ゼロ）に関連し、結晶相は、高導電性（低インピーダンス）を有し、セット状態（論理１）に関連する。メモリ素子は、セレクタ、すなわち、メモリ素子に結合される選択デバイスも含むメモリセルに含まれてよい。選択デバイスは、複数のメモリ素子をアレイとして組み合わせることを容易にするように構成される。
相変化メモリ素子は、グリッドに配置される行アドレスライン及び列アドレスラインを含むクロスポイントメモリアレイに配置されてよい。行アドレスライン及び列アドレスラインは、それぞれ、ワードライン（ＷＬ）及びビットライン（ＢＬ）と称され、グリッドの構成において交差し、各メモリセルは、ＷＬとＢＬが交差する位置（すなわち、クロスポイント）で、ＷＬとＢＬとの間に結合される。行及び列は、クロスポイントメモリにおけるＷＬ及びＢＬの配置の定性的な説明を提供するのに用いられる利便性の用語である点に留意すべきである。
プログラミング動作の間、メモリ素子の相は、電流をメモリ素子に流入させ得る、メモリセルに亘る、差動バイアス電圧を結果として生じる、ＷＬに対する第１のバイアス電圧及びＢＬに対する第２のバイアス電圧の印加により変化され得る。差動バイアス電圧は、メモリ素子が「スナップバック」を引き起こすのに十分な第１の期間の間、メモリセルに亘って維持され、さらに、非晶質状態から結晶状態に、又は、結晶状態から非晶質状態にメモリ素子を移行させる第２の期間の間、維持されてよい。スナップバックは、メモリ素子に亘る導電率の突然の変化及び関連する電圧の突然の変化を結果としてもたらすという複合メモリ素子の特性である。
読み出し動作中、対象メモリセルは、時間間隔の間、対象メモリセルで交差する、ＷＬに対する第１のバイアス電圧及びＢＬに対する第２のバイアス電圧の印加を介して選択される。メモリ素子に亘る結果として生じる差動バイアス電圧は、メモリ素子の最大セット電圧より大きく、かつ、最小リセット電圧より小さくなるように構成される。それに応じて、対象メモリ素子は、当該メモリ素子が結晶状態（セット）又は非晶質状態（リセット）にあるか否かに基づいて、スナップバックしてよい、又は、スナップバックしなくてよい。メモリ素子に結合されるセンス回路（センスノードを含む）は、センシング時間間隔においてスナップバックの存在又は不存在を検出するように構成される。スナップバックの存在は、その後、論理１として解釈され、スナップバックの不存在は、論理ゼロとして解釈される。
特許請求された主題の特徴及び利点は、それらとともに整合する以下の実施形態の詳細な説明から明らかとなり、実施形態の説明は、添付の図面への参照が考慮されるべきである。
本開示のいくつかの実施形態と整合するシステムブロック図を示す。 本開示の一実施形態と整合するクロスポイントメモリシステムの一部を示す。 セット状態におけるメモリセルのメモリセル電流プロファイルの比較例を示すプロットである。 本開示の様々な実施形態と整合する読み出しディスターブを軽減するための複数の動作のフローチャートを示す。
以下の詳細な説明は、例示的な実施形態に対して行われる参照とともに進めるが、多くの代替形態、修正された形態、及びそれらの変形された形態が、当業者に明らかとなる。
セット状態におけるメモリ素子の読み出し動作の間、スナップバックは、「読み出しディスターブ」、すなわち、セット状態からリセット状態へのメモリ素子の弱いプログラミング（ｗｅａｋ ｐｒｏｇｒａｍｍｉｎｇ）を結果としてもたらし得る。メモリ回路（例えば、電極、ビットライン、ワードライン等）に関連する実効キャパシタンスと組み合わせられるスナップバックに関連する電圧の突然の変化は、結果として、実効キャパシタンスと関係している減衰速度（すなわち、ＲＣ時定数）を有する電流のスパイクをもたらす。ひいては、電流は、メモリ素子の加熱及び弱プログラミングを結果としてもたらし得る。そのような読み出しディスターブは、例えば、センシング間隔の間に、（複数の）電圧源から対象ＷＬを切り離することにより、メモリ素子の実効キャパシタンスを低減することで、低減され得る。しかしながら、メモリセルアレイのサイズがスケーリングし続けるにつれて、実効キャパシタンスは、スケーリングに関連するアレイ効率及び／又は低減されたセルピッチを維持するべく、増加したタイルサイズに起因して増加し得る。
センスマージンは、実効キャパシタンスにも関連する。センスノードは、センシング間隔の間に対象メモリセルに結合されてよい。ひいては、センスノードで検出されるセンス信号、すなわち、電圧及び／又は電流は、メモリセルの状態に関連し得る。例えば、センシング間隔の開始の時に、メモリセルに亘る電圧は、読み出し動作のためにメモリセルに印加される差動バイアス電圧に対応してよい。リセット状態におけるメモリセルについて、この電圧は、センシング間隔の間中、変化しないままであってよく、センスノードで検出された信号は、変化しないままでもよい。セット状態におけるメモリセルについて、メモリセルは、メモリセルを通じた電流フローとしてメモリセルに亘る電圧の相対的に大きな変化を結果として生じるセンシング間隔の間に、スナップバックしてよい。ひいては、メモリセルに亘る差動電圧は、低減されてよく、電圧のこの変化は、センスノードで検出されてよい。従って、電圧の変化は、スナップバックイベント（メモリセル状態：セット）に対応し、電圧の変化の不存在は、スナップバックイベントの不存在（メモリセル状態：リセット）に対応する。センスマージンは、リセット状態におけるメモリセルに対応するセンス信号と、セット状態におけるメモリセルに対応するセンス信号との間の差分である。
スナップバックイベントの間に生成されるメモリセルに亘る電圧（Ｖ）は、ＶＣ＝Ｑに従う実効キャパシタンス（Ｃ）及び電荷（Ｑ）に関連しており、電圧がキャパシタンスから独立していると仮定する。スナップバックイベントの間に生成される電圧は、ＢＬ及びＷＬのうちの少なくとも一方が流動的でないときに、キャパシタンスから独立したものであってよい。ひいては、センス信号は、メモリセルからセンスノードへの電荷Ｑの伝達に対応してよい。電荷Ｑは、キャパシタンスＣに比例するので、Ｃが相対的に高くなれば、その結果、電荷Ｑは、同じ電圧Ｖに対して相対的に高くなる。ひいては、増加した電荷Ｑは、センシングシステムにおいて、相対的により大きなセンスマージン、及び、ノイズに対する低減された影響を結果としてもたらし得る。読み出しディスターブの場合、スナップバックの間に生成された増加した電荷Ｑは、メモリセルを通じて増加した電流及び増加した読み出しディスターブの可能性に対応する。実効キャパシタンスを低減することは、読み出しディスターブを低減するべく実効キャパシタンスを低減することと、センスマージンを維持するべく実効キャパシタンスを維持することとの間のトレードオフを結果として生じるセンスマージンも低減する。
概して、本開示は、セット状態にある（すなわち、論理１を格納している）メモリ素子を読み出すことに関連するスナップバックからの読み出しディスターブ（すなわち、弱プログラミング）を軽減するように構成されるシステム及び方法を説明する。方法及びシステムは、スナップバックに応答して、論理１を出力し、メモリ素子に論理１をライトバックするように構成される。方法及びシステムは、センシング間隔の間に、ＷＬ（ワードライン）選択電圧源に対して選択されたＷＬの結合（すなわち、選択）を維持するようにさらに構成される。例えば、ＷＬ選択電圧源に対して選択されたＷＬを結合するように構成されたローカルＷＬ選択スイッチは、センシング間隔の少なくとも一部の間、オン又は部分的にオフに制御されてよい。ローカルＷＬ選択スイッチが部分的にオフの場合、スナップバックが検出されることに応答してオンにされてよい。部分的にオフにされたローカルＷＬ選択スイッチは、ライトバック時間間隔（すなわち、ライトバック動作の継続時間）、ひいては、関連する読み出し完了時間間隔を低減するように構成される。読み出し完了時間間隔は、センシング間隔の開始の時に始まり、ライトバック動作の完了の時に終わる。オンのローカルＷＬ選択スイッチは、読み出しレイテンシー（すなわち、読み出し動作の開始とともに始まり、読み出しセンスデータが準備されたときに終わる時間間隔）を低減するように構成される。スナップバックが検出される場合、スナップバックの後に、ローカルＷＬ電源電圧は、メモリ素子を再結晶化し、かつ、読み出し動作の間に発生した可能性がある任意の読み出しディスターブ（すなわち、非晶質化）に対処するべく、セットタイプパルスに移行されてよい。
方法及びシステムは、実効キャパシタンスを維持することにより、センスマージンを維持するようにさらに構成される。実効キャパシタンスは、寄生容量を含み、対象ＷＬ（ビットライン（ＢＬ））に関連するキャパシタンス及び／又は電極キャパシタンスを結合する。
以下では、読み出しディスターブを軽減するための技術は、ワードラインに関して説明される。同様の技術が、本開示と整合するように、ビットラインについて、クロスポイントメモリにおける読み出しディスターブを軽減するのに用いられてよい。
図１は、本開示のいくつかの実施形態と整合するシステム１００のブロック図を示す。システム１００は、プロセッサ１０２、メモリコントローラ１０４及びメモリアレイ１０６を含む。プロセッサ１０２は、バス１０８によりメモリコントローラ１０４に結合される。プロセッサ１０２は、（複数の）メモリアドレスを含む読み出し要求及び／又は書き込み要求、及び／又は関連するデータをメモリコントローラ１０４に提供してよく、メモリコントローラ１０４から読み出しデータ受信してよい。メモリコントローラ１０４は、メモリアクセス動作を実行するように構成され、例えば、対象メモリセルを読み出し、及び／又は、対象メモリセルに書き込む。システム１００は、例示及び説明の容易のために簡素化されていることに留意すべきである。
メモリアレイ１０６は、相変化クロスポイントメモリの少なくとも一部に対応し、複数のワードライン１１５、複数のビットライン１１７、及び、複数のメモリセル、例えば、メモリセル１０７を含む。各メモリセルは、ワードライン（ＷＬ）及びビットライン（ＢＬ）のクロスポイントにて、ＷＬとＢＬとの間に結合される。各メモリセルは、情報を格納するように構成されるメモリ素子を含み、メモリ素子に結合されるメモリセル選択デバイス（すなわち、セレクタ）を含んでよい。複数の選択デバイスは、複数のオボニック閾値スイッチ、複数のダイオード、複数のバイポーラ接合トランジスタ、複数の電界効果トランジスタ等を含んでよい。メモリアレイ１０６は、バイナリデータを格納するように構成され、書き込まれ（すなわちプログラミングされ）又は読み出されてよい。
メモリコントローラ１０４は、メモリコントローラモジュール１１０、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６を含む。メモリコントローラモジュール１１０は、メモリコントローラ１０４に関連する複数の動作を実行するように構成される。例えば、メモリコントローラモジュール１１０は、プロセッサ１０２との通信を管理してよい。メモリコントローラモジュール１１０は、各受信したメモリアドレスに関連する１又は複数の対象ＷＬを特定するように構成されてよい。メモリコントローラモジュール１１０は、複数の対象ＷＬ識別子に少なくとも一部基づいて、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６の複数の動作を管理するように構成されてよい。
ＷＬ制御モジュール１１４は、ＷＬスイッチ回路１２０及びライトバックモジュール１２２を含む。いくつかの実施形態において、ＷＬ制御モジュール１１４は、センスモジュール、例えば、ＢＬ制御モジュール１１６に示されるセンスモジュール１２６、を含んでよい。ＷＬ制御モジュール１１４は、メモリコントローラモジュール１１０から（複数の）対象ＷＬアドレスを受信し、読み出し動作及び／又は書き込み動作のために１又は複数のＷＬを選択するように構成される。ＷＬ制御モジュール１１４は、対象ＷＬにＷＬ選択バイアス電圧ＶＳＥＬＷＬを結合することにより対象ＷＬを選択するように構成されてよく、ＷＬにＷＬ選択解除バイアス電圧ＶＤＥＳＷＬを結合することによりＷＬを選択解除するように構成されてよい。ＷＬ制御モジュール１１４は、メモリアレイ１０６に含まれる複数のＷＬ１１５に結合されてよい。各ＷＬは、多数のＢＬ１１７に対応する多数のメモリセルに結合されてよい。
ＷＬスイッチ回路１２０は、複数のスイッチを含んでよく、各スイッチは、各ＷＬ１１５ａを選択するべく、各ＷＬを、例えば、ＷＬ１１５ａを、ＶＳＥＬＷＬに結合する（又は切り離す）ように構成される。例えば、スイッチ回路１２０は、複数のトランジスタを含んでよい。いくつかの実施形態において、ＷＬスイッチ回路１２０は、フルオン状態、フルオフ状態及び／又は部分的にオフの状態を有するように構成される複数のスイッチを含んでよい。フルオンは、非常に低いインピーダンス（例えば、短絡）に対応し、フルオフは、非常に高いインピーダンス（例えば、開回路）に対応する。部分的なオフは、開状態と短絡状態との間の伝導状態に対応する。
センスモジュール１２６は、例えば、読み出し動作の間に、スナップバックイベントを検出し、スナップバックイベントを、例えば、メモリコントローラ１１０及び／又はライトバックモジュール１２２へ伝達するように構成される。ライトバックモジュール１２２は、ＷＬスイッチ回路１２０を制御して、メモリセル１０７をセット状態に戻すようにプログラムするのに十分な継続期間の時間間隔の間、ＶＳＥＬＷＬに結合される選択されたメモリセル、例えば、メモリセル１０７を維持するように構成される。ライトバックモジュール１２２は、読み出し動作の間に、スナップバックイベントに応答してスイッチ回路１２０を制御するように構成される。
ＢＬ制御モジュール１１６は、ＢＬスイッチ回路１２４を含む。ＢＬ制御モジュール１１６は、センスモジュール１２６を含んでよい。いくつかの実施形態において、ＢＬ制御モジュール１１６は、ライトバックモジュール、例えば、ライトバックモジュール１２２を含んでよい。いくつかの実施形態において、ＷＬ制御モジュール１１４は、センスモジュール１２６を含んでよい。ＢＬ制御モジュール１１６は、読み出し動作及び／又は書き込み動作のために、１又は複数のＢＬを選択するように構成される。ＢＬ制御モジュール１１６は、対象ＢＬにＢＬ選択バイアス電圧ＶＳＥＬＢＬを結合することにより対象ＢＬを選択するように構成されてよく、ＢＬにＢＬ選択解除バイアス電圧ＶＤＥＳＢＬを結合することによりＢＬを選択解除するように構成されてよい。ＢＬスイッチ回路１２４は、ＢＬスイッチ回路１２４が対象ＢＬにＶＳＥＬＢＬを結合するように構成されることを除いて、ＷＬスイッチ回路１２０と同様である。
例えば、メモリコントローラモジュール１１０からの信号に応答して、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６は、ＷＬ１１５ａをＶＳＥＬＷＬに及びＢＬ１１７ａをＶＳＥＬＢＬに結合することにより、読み出し動作のための対象メモリセル、例えば、メモリセル１０７を選択するように構成されてよい。センスモジュール１２６は、次に、スナップバックイベントが発生するか否かを判断するべく、センシング間隔の間に、ＷＬ１１５ａ及び／又はＢＬ１１７ａをモニタするように構成されてよい。センスモジュール１２６がスナップバックイベントを検出した場合、次に、メモリセル１０７は、セット状態になってよく、ライトバックモジュール１２２は、メモリセル１０７をセット状態にプログラムするように構成されてよい。センスモジュール１２６が、センシング間隔においてスナップバックイベントを検出しなかった場合、次に、メモリセル１０７は、リセット状態になってよく、メモリセル１０７は、関連する読み出し動作に応答して、ライトバックモジュール１２２によりプログラムされなくてよい。
従って、ＷＬ制御モジュール１１４及び／又はＢＬ制御モジュール１１６は、読み出し動作のための対象メモリセルを選択し、読み出し動作を開始し、センシング間隔におけるスナップバックイベントのために、選択されたメモリセルをモニタし、かつ、スナップバックイベントがセンシング間隔の間に検出される場合、選択されたメモリセルをプログラムするように構成されてよい。このようにして、読み出しディスターブは、ライトバック動作により軽減され得る。
図２は、本開示の一実施形態に整合するクロスポイントメモリシステムの一部２００を示す。当該一部２００は、ローカルＷＬスイッチ２１０、ローカルＢＬスイッチ２１５、グローバルＷＬスイッチ２２０、カレントミラー２２２、並びに、メモリセル２１６で交差し、かつ、メモリセル２１６に結合されるＷＬ２１２及びＢＬ２１４を含む。当該一部２００は、複数のキャパシタンス２３０、２３２、２３４をさらに含む。オン状態におけるグローバルＷＬスイッチ２２０は、ローカルＷＬスイッチ２１０もオン（又は部分的にオフ）のときに、メモリセル２１６とセンスノードとの間のセンシング経路をイネーブルにするように構成される。
複数のキャパシタンス２３０、２３２、２３４は、クロスポイントメモリシステムの一部２００に関連する複数の寄生容量に対応する。キャパシタンス２３０は、メモリセル２１６からローカルＷＬスイッチ２１０への、ＷＬ２１２のキャパシタンスに対応する。キャパシタンス２３２は、ローカルＷＬスイッチ２１０とグローバルＷＬスイッチ２２０との間の回路のキャパシタンスに対応する。キャパシタンス２３４は、複数のグローバルＷＬ（不図示）に結合される中央回路ノードに関連するキャパシタンスに対応する。従って、複数のキャパシタンス２３０、２３２、２３４は、クロスポイントメモリシステムに関連するルーティング、デバイス及び／又はローカル結合に関する。
いくつかの実施形態において、一部２００は、抵抗２４０を含んでよい。抵抗２４０は、メモリセル２１６に結合される他の複数のキャパシタンスを隔離するべく、ローカルＷＬスイッチ２１０とＷＬ２１２との間に直列に加えられてよい。これらの他の複数のキャパシタンスは、電流フローに応答して充電してよいが、これらの充電レートは、ＲＣ時定数に従う抵抗２４０に限定されてよく、ここで、Ｒは、抵抗２４０の抵抗値であり、Ｃは、他の複数のキャパシタンスのそれぞれに関連する容量値である。
本明細書で説明されるように、カレントミラー２２２は、読み出し動作の間のスナップバックイベントの後に、ライトバック処理を促進するように構成される。カレントミラー２２２は、スナップバックが検出された場合、メモリセル２１６をセット（換言すれば、ライトバック）するように構成される電流を供給するように構成される。
ローカルＷＬスイッチ２１０は、ＷＬ選択電圧ＶＳＥＬＷＬにＷＬ２１２を結合するように構成され、ローカルＢＬスイッチ２１５は、ＢＬ選択電圧ＶＳＥＬＢＬをＢＬ２１４に結合するように構成される。例えば、メモリセル２１６を含む読み出し要求に応答して、ＶＳＥＬＷＬは、ＷＬ２１２に結合されてよく、ＶＳＥＬＢＬは、ＢＬ２１４に結合されてよい。初めに、グローバルＷＬスイッチ２２０、ローカルＷＬスイッチ２１０及びローカルＢＬスイッチ２１５は、オフであってよく、ＷＬ２１２は、ＷＬ選択解除電圧ＶＤＥＳＷＬ（不図示）に結合されてよく、ＢＬ２１４は、ＢＬ選択解除電圧ＶＤＥＳＢＬ（不図示）に結合されてよい。読み出し要求に応答して、グローバルＷＬスイッチ２２０は、オンにされて、ローカルＷＬスイッチ２１０にセンスノードを結合してよく、ローカルＢＬスイッチ２１５は、オンにされて、ＶＳＥＬＢＬにＢＬ２１４を結合してよく、ローカルＷＬスイッチ２１０は、オンにされて、ＶＳＥＬＷＬ及びグローバルＷＬスイッチ２２０にＷＬ２１２を結合してよい。安定状態（すなわち、充電）を実現することを複数のキャパシタンス２３０、２３２、２３４に可能にするように構成される時間間隔の後に、センシング間隔が開始されてよい。実施形態において、ローカルＷＬスイッチ２１０は、センシング間隔の間、オン（すなわち、低インピーダンス状態）のままであってよい。別の実施形態において、ローカルＷＬスイッチ２１０は、センシング間隔の開始の時又はセンシング間隔の開始の近くに、部分的にオフの状態に制御され（すなわち、中間のインピーダンス状態に制御され）、スナップバックが発生しなかった（すなわち、メモリセル状態リセット）場合、センシング間隔の間、部分的なオフが維持され、又は、スナップバックイベントに応答して、フルオンにされてよい。部分的にオフの状態にローカルＷＬスイッチ２１０を制御することは、センシング間隔（及び、もしあれば、スナップバックイベント）の間、実効キャパシタンスを低減するように構成される。部分的にオフの状態にローカルＷＬスイッチ２１０を制御することは、（センシング間隔の間、フルオフのローカルＷＬスイッチ２１０と比較して、）ライトバック時間を低減し、その結果、読み出し完了時間を低減するようにさらに構成される。部分的にオフのローカルＷＬスイッチ２１０は、（フルオン状態におけるスイッチの相対的に低いインピーダンスと比較して）スイッチ２１０の増加した実効抵抗に対応する。増加した実効抵抗は、ローカルＷＬスイッチ２１０を通じて流れ得る最大電流を制御（制限）する。換言すれば、部分的にオフの状態におけるローカルＷＬスイッチ２１０は、電流制限抵抗として機能する。従って、回路に関連する相対的により大きいキャパシタンスは、ローカルＷＬ選択スイッチ２１０に結合されるが、セルを通じて流れ得るピーク電流は、部分的にオフのスイッチ２１０により制限される。制限された電流フローで相対的により大きいキャパシタンスを充電することに関連する期間は、相対的により長くてよい。本開示に整合するクロスポイントメモリセルは、相対的に高い電流によりディスターブされてよく、それによって、拡張された時間の期間の間、制限された電流をオンにすることを可能にすることが、読み出しディスターブを制限し得る。
センシング間隔の間、オン状態にローカルＷＬスイッチ２１０を維持することは、読み出しレイテンシー（すなわち、読み出しセンスデータレディ）を低減するように構成される。オン状態にローカルＷＬスイッチ２１０を維持することは、オン状態におけるローカルＷＬスイッチ２１０が電流を流出させることを可能とし、かつ、センス回路、例えば、センスモジュール１２６により検出されるので、センスノードでセンス信号を生成することを促進する。本明細書に説明されるように、スナップバックが検出される場合、読み出し結果を判断し、その後、ライトバックが開始されてよい。
センスモジュール、例えば、図１のセンスモジュール１２６は、センスノードに結合されてよく、センシング間隔の間にスナップバックイベントが発生するか否かを判断するように構成されてよい。スナップバックが検出される場合、その後、メモリセル２１６は、セット状態にあってよく、ライトバック制御モジュールは、ローカルＷＬスイッチ２１０を制御して、メモリセル２１６に論理１を書き込む（すなわち、プログラムする）ように構成される。１つのスナップバックイベントは、部分的に破壊的な読み出しのみを生じるので、ライトバック制御モジュールは、フルＳＥＴパルス未満のもの（部分的なＳＥＴパルス）をメモリセル２１６に提供するように構成され得る。フルＳＥＴパルス未満を提供することは、ライトバックによる読み出しレイテンシーへの影響を低減する及び／又は最小化するように構成される。フルＳＥＴパルスの継続期間は、読み出しレイテンシーに影響を与え得り、読み出しバンド幅（時間間隔で実行され得る多数の読み出し）に影響を与え得る。部分的なＳＥＴパルスの継続期間は、フルＳＥＴパルスの継続期間よりも短い。部分的なＳＥＴパルスは、本開示に整合するように、読み出しディスターブを低減するように構成される読み出し動作に関連するスナップバックイベントの後に、メモリセル２１６をセットするように構成される。読み出しレイテンシーへの影響は、スナップバックが検出されるとすぐにメモリセル状態データ（すなわち、論理１）を転送し、ライトバックがバックグラウンドで継続することを可能とすることにより、さらに低減されてよい。センシング間隔の間にスナップバックが検出されない場合、その後、メモリセル２１６は、リセット状態にあってよく、ライトバックが開始されなくてよい。この場合、論理ゼロが出力されてよい。
図３は、セット状態におけるメモリセルに対するメモリセル電流プロファイルの比較例を示すプロット３００である。本明細書に説明されるように、プロット３００は、センシング間隔の間に、各ローカルＷＬスイッチ、例えば、ローカルＷＬスイッチ２１０を開状態にする（すなわち、フルオフにする）ように構成されるシステムと、ローカルＷＬスイッチをオン又は部分的にオフに維持するように構成されるシステムとの間の複数の相対電流レベル及び複数の相対時間を示すように構成される。従って、縦軸は、任意単位（ａ．ｕ．）の電流に対応し、横軸は、任意単位（ａ．ｕ．）の時間に対応する。波形３０２は、各ローカルＷＬスイッチがフルオフであるときの読み出し動作に関連するスナップバックイベントを示す。波形３０４は、ローカルＷＬスイッチがオンに維持されるとき、又は、スナップバックイベントの間にローカルＷＬスイッチが部分的にオフに制御され、かつ、ライトバックが完了するまでローカルＷＬスイッチがオンに維持されるときに、スナップバックイベントに続く電流プロファイルを示す。時間３１０は、波形３０２に対する読み出しレイテンシー（すなわち、読み出しセンスデータレディ）及び読み出し動作完了に対応する。時間３１２は、本開示に整合する方法及びシステムに対する読み出しレイテンシーに対応し、時間３１４は、読み出し完了時間（すなわち、読み出し動作完了）に対応する。本明細書に説明されるように、時間３１４は、ライトバック動作に関連する時間間隔を含むことに留意すべきである。従って、論理１は、時間３１４の前に、例えば、時間３１２の時又は時間３１２の近くに、出力されていてよい。
時間３１０は、各ローカルＷＬスイッチがオン又はオフであるかに関わらず、メモリセル、例えば、図１のメモリセル１０７及び／又は図２のメモリセル２１６がリセット状態（すなわち、論理ゼロを格納する）にある読み出しセンスデータレディに対応する。換言すれば、メモリセルがリセット状態にあるときに、メモリセルは、高インピーダンス状態のままであり、差動バイアス電圧（すなわち、ＶＳＥＬＢＬマイナスＶＳＥＬＷＬ）は、スナップバックを引き起こすのに不十分であり、従って、電流がメモリセルを通じて流れないかもしれない。
図４は、本開示の様々な実施形態と整合するクロスポイントメモリにおける読み出しディスターブを軽減するための複数の動作のフローチャート４００を示す。複数の動作は、例えば、ＷＬ制御モジュール１１４及びＢＬ制御モジュール１１６を含む、メモリコントローラ、例えば、メモリコントローラ１０４により実行されてよい。フローチャート４００は、読み出しディスターブを軽減するように構成される例示的な複数の動作を示す。具体的に、フローチャート４００は、本明細書に説明されるように、（メモリセルがセット状態にあることを示す）スナップバックが検出される場合、メモリセルに論理１をライトバックするように構成される例示的な複数の動作を示す。
フローチャート４００の複数の動作は、動作４０２にて、ＷＬを選択することで開始してよい。例えば、ＷＬは、ローカルＷＬスイッチを介してＷＬ選択電圧にＷＬを結合することにより選択されてよい。例えば、ローカルＷＬスイッチは、トランジスタであってよく、オフ状態からオン状態に移行されてＷＬ選択電圧にＷＬを結合してよい。いくつかの実施形態において、選択されたＷＬスイッチは、動作４０４にて、部分的なオフに移行してよい。本明細書に説明されるように、選択されたＷＬスイッチをオンから部分的なオフに移行することは、センシング間隔の間に実効ＷＬキャパシタンスを低減するように構成される。動作４０６にて、スナップバックイベントが検出されるか否かが判断されてよい。スナップバックイベントの発生は、関連するメモリセルの状態が論理１であることを示すように構成される。スナップバックイベントが検出される場合、動作４０８にて、論理１が出力されてよい。動作４０４を含む複数の実施形態において、動作４０９にて、選択されたＷＬスイッチがオンにされてよい。動作４１０にて、論理１のライトバックが実行されてよい。例えば、ライトバックは、スナップバックが発生したときに、ローカルＷＬスイッチが部分的なオフである場合、ローカルＷＬスイッチをフルオンに移行することを含んでよい。別の例において、ライトバックは、ライトバックが完了するまで、ローカルＷＬスイッチをフルオンに維持することを含んでよい。その後、プログラムフローは、動作４１４で終了してよい。スナップバックイベントが検出されない場合、動作４１２にて、論理ゼロが出力されてよい。その後、プログラムフローは、動作４１４で終了してよい。
このように、フローチャート４００の複数の動作は、対象メモリセルの読み出し動作を開始し、スナップバックイベントが検出される場合に、論理１を出力し、かつ、論理１をライトバックするように構成される。スナップバックイベントの結果としての読み出しディスターブは、メモリセルに論理１をライトバックすることにより調整（すなわち、軽減）され得る。
図４は、一実施形態に従う様々な動作を示すが、図４に示される動作の全てが複数の他の実施形態に必要でないことが理解されるべきである。実際に、本開示の複数の他の実施形態において、図４に示される複数の動作及び／又は本明細書で説明される他の複数の動作が、複数の図面のいずれかに具体的に示されていない態様で組み合わせられてよいが、依然として本開示に完全に整合することが本明細書において完全に意図される。従って、一つの図面で正確に示されていない複数の特徴及び／又は複数の動作を対象とする複数の請求項は、本開示の範囲及び内容の中にあるとみなされる。
本明細書のあらゆる実施形態で用いられるように、「モジュール」という用語は、前述の複数の動作のうちのいずれかを実行するように構成されるアプリケーション、ソフトウェア、ファームウェア及び／又は回路を指してよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記録されるソフトウェアパッケージ、コード、命令、命令セット及び／又はデータとして具現されてよい。ファームウェアは、複数のメモリデバイス内でハードコードされた（例えば、不揮発性である）コード、命令又は命令セット、及び／又は、データとして具現されてよい。
本明細書においてあらゆる実施形態で用いられるような「回路」は、１又は複数の個別命令処理コアを備えるコンピュータプロセッサ、ステートマシン回路、及び／又は、プログラマブル回路により実行される命令を格納するファームウェアのような、例えば、単一又は任意の組み合わせ、ハードワイヤード回路、プログラマブル回路を備えてよい。モジュールは、例えば、集積回路（ＩＣ）、システムオンチップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン等のより大きなシステムの一部を形成する回路として、集合的又は個別的に具現されてよい。
いくつかの実施形態において、ハードウェア記述言語は、本明細書で説明される様々なモジュール及び／又は回路について（複数の）回路及び／又は論理実装を特定するのに用いられてよい。例えば、一実施形態において、ハードウェア記述言語は、本明細書で説明される１又は複数の回路及び／又はモジュールの半導体の製造を可能にし得る超高速集積回路（ＶＨＳＩＣ：ｖｅｒｙ ｈｉｇｈ ｓｐｅｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓのハードウェア記述言語（ＶＨＤＬ）に準拠してよく、又は、互換性を有してよい。ＶＨＤＬは、ＩＥＥＥ規格１０７６−１９８７、ＩＥＥＥ規格１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／又は、ＩＥＥＥ ＶＨＤＬ規格の他のバージョン及び／又は他のハードウェア記述規格に準拠してよく、又は、互換性を有してよい。
このように、セット状態（すなわち、論理１を格納している）メモリ素子を読み出すことに関連するスナップバックから読み出しディスターブ（すなわち、弱プログラミング）を軽減するように構成されるシステム及び方法が説明されている。方法及びシステムは、論理１を出力し、スナップバックに応答してメモリセルに論理１をライトバックするように構成される。方法及びシステムは、センシング間隔の少なくとも一部の間、ＷＬ（ワードライン）選択電圧源に対する選択されたＷＬの結合を維持するようにさらに構成される。
一態様によれば、装置が提供される。装置は、メモリアクセス動作のための対象メモリセルを選択するように構成されるメモリコントローラモジュールを含む。メモリコントローラは、センシング間隔の間にスナップバックイベントが発生するか否かを判断するように構成されるセンスモジュールと、スナップバックイベントが検出される場合、メモリセルに論理１をライトバックするように構成されるライトバックモジュールとを含む。
別の態様によれば、方法が提供される。方法は、メモリコントローラが、メモリアクセス動作のための対象メモリセルを選択する段階と、センスモジュールが、センシング間隔の間にスナップバックイベントが発生するか否かを判断する段階と、スナップバックイベントが検出される場合、ライトバックモジュールが、メモリセルに論理１をライトバックする段階とを含む。
別の態様によれば、システムが提供される。システムは、プロセッサと、対象メモリセル、対象ワードライン（ＷＬ）及び対象ビットライン（ＢＬ）を含むクロスポイントメモリアレイと、対象ＷＬと対象ＢＬとの間に結合される対象メモリセルと、プロセッサ及びクロスポイントメモリアレイに結合されるメモリコントローラとを含む。メモリコントローラは、メモリアクセス動作のための対象メモリセルを選択するように構成される。メモリコントローラは、センシング間隔の間にスナップバックイベントが発生するか否かを判断するように構成されるセンスモジュールと、スナップバックイベントが検出される場合、メモリセルに論理１をライトバックするように構成されるライトバックモジュールとを含む。
様々な特徴、態様及び実施形態が本明細書において説明されてきた。当業者によって理解されるように、特徴、態様及び実施形態は、変形及び修正と同様に互いに容易に組み合わせられる。従って、本開示は、そのような組み合わせ、変形及び修正を包含することが考慮されるべきである。

Claims (18)

  1. メモリアクセス動作のための対象メモリセルを選択するように構成されるメモリコントローラを備え、
    前記メモリコントローラは、
    センシング間隔の間にスナップバックイベントが発生するか否かを判断するように構成されるセンスモジュールと、
    スナップバックイベントが検出される場合、前記対象メモリセルに論理１をライトバックするように構成されるライトバックモジュールと
    を有する、装置。
  2. 前記メモリコントローラは、
    ワードライン（ＷＬ）選択電圧源に対象ＷＬを結合するように構成されるＷＬスイッチと、ビットライン（ＢＬ）選択電圧源に対象ＢＬを結合するように構成されるＢＬスイッチとを含むスイッチ回路をさらに有し、
    前記メモリコントローラは、前記センシング間隔の開始の前に、前記ＷＬスイッチ及び前記ＢＬスイッチをオンにするべく、前記スイッチ回路を制御するように構成される、請求項１に記載の装置。
  3. 前記メモリコントローラは、前記センシング間隔の前記開始の時又は前記センシング間隔の前記開始の近くに、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方を部分的にオフにするべく、前記スイッチ回路を制御するように構成される、請求項２に記載の装置。
  4. 前記メモリコントローラは、スナップバックイベントが検出される場合、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方をオンにするべく、前記スイッチ回路を制御するように構成される、請求項３に記載の装置。
  5. 前記メモリコントローラは、スナップバックイベントが検出される場合、論理１を出力するように構成される、請求項１から４のいずれか一項に記載の装置。
  6. 前記メモリコントローラは、スナップバックイベントが検出されない場合、論理ゼロを出力するように構成される、請求項１から５のいずれか一項に記載の装置。
  7. メモリコントローラが、メモリアクセス動作のための対象メモリセルを選択する段階と、
    センスモジュールが、センシング間隔の間にスナップバックイベントが発生するか否かを判断する段階と、
    スナップバックイベントが検出される場合、ライトバックモジュールが、前記対象メモリセルに論理１をライトバックする段階と
    を備える方法。
  8. 前記センシング間隔の開始の前に、ワードライン（ＷＬ）スイッチ及びビットライン（ＢＬ）スイッチをオンにするべく、前記メモリコントローラが、スイッチ回路を制御する段階
    をさらに備え、
    前記スイッチ回路は、対象ＷＬをＷＬ選択電圧源に結合するように構成されるＷＬスイッチと、ＢＬ選択電圧源に対象ＢＬを結合するように構成されるＢＬスイッチとを有する、請求項７に記載の方法。
  9. 前記センシング間隔の前記開始の時又は前記センシング間隔の前記開始の近くに、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方を部分的にオフにするべく、前記メモリコントローラが、前記スイッチ回路を制御する段階
    をさらに備える、請求項８に記載の方法。
  10. スナップバックイベントが検出される場合、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方をオンにするべく、前記メモリコントローラが、前記スイッチ回路を制御する段階
    をさらに備える、請求項９に記載の方法。
  11. スナップバックイベントが検出される場合、前記メモリコントローラが、論理１を出力する段階
    をさらに備える、請求項７から１０のいずれか一項に記載の方法。
  12. スナップバックイベントが検出されない場合、前記メモリコントローラが、論理ゼロを出力する段階
    をさらに備える、請求項７から１１のいずれか一項に記載の方法。
  13. プロセッサと、
    対象メモリセル、対象ワードライン（対象ＷＬ）及び対象ビットライン（対象ＢＬ）を有するクロスポイントメモリアレイと、
    前記プロセッサ及び前記クロスポイントメモリアレイに結合されるメモリコントローラと
    を備え、
    前記対象メモリセルは、前記対象ＷＬと前記対象ＢＬとの間に結合され、
    前記メモリコントローラは、メモリアクセス動作のための対象メモリセルを選択するように構成され、
    前記メモリコントローラは、
    センシング間隔の間にスナップバックイベントが発生するか否かを判断するように構成されるセンスモジュールと、
    スナップバックイベントが検出される場合、前記対象メモリセルに論理１をライトバックするように構成されるライトバックモジュールと
    を有する、システム。
  14. 前記メモリコントローラは、ワードライン（ＷＬ）選択電圧源に対象ＷＬを結合するように構成されるＷＬスイッチと、ビットライン（ＢＬ）選択電圧源に対象ＢＬを結合するように構成されるＢＬスイッチとを含むスイッチ回路をさらに有し、
    前記メモリコントローラは、前記センシング間隔の開始の前に、前記ＷＬスイッチ及び前記ＢＬスイッチをオンにするべく、前記スイッチ回路を制御するように構成される、請求項１３に記載のシステム。
  15. 前記メモリコントローラは、前記センシング間隔の前記開始の時又は前記センシング間隔の前記開始の近くに、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方を部分的にオフにするべく、前記スイッチ回路を制御するように構成される、請求項１４に記載のシステム。
  16. 前記メモリコントローラは、スナップバックイベントが検出される場合、前記ＷＬスイッチ及び前記ＢＬスイッチのうちの少なくとも一方をオンにするべく、前記スイッチ回路を制御するように構成される、請求項１５に記載のシステム。
  17. 前記メモリコントローラは、スナップバックイベントが検出される場合、論理１を出力するように構成される、請求項１３から１６のいずれか一項に記載のシステム。
  18. 前記メモリコントローラは、スナップバックイベントが検出されない場合、論理ゼロを出力するように構成される、請求項１３から１７のいずれか一項に記載のシステム。
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