KR20160106702A - 크로스-포인트 메모리에서의 판독 방해의 완화 - Google Patents

크로스-포인트 메모리에서의 판독 방해의 완화 Download PDF

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KR20160106702A
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Abstract

본 개시내용은 크로스-포인트 메모리에서의 판독 방해를 완화시키는 것에 관한 것이다. 장치는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된 메모리 제어기를 포함할 수 있다. 메모리 제어기는 감지 구간 동안 스냅 백 이벤트가 발생하는지를 결정하도록 구성된 감지 모듈; 및 스냅 백 이벤트가 검출되는 경우에 메모리 셀에 논리 1을 후기록하도록 구성된 후기록 모듈을 포함한다.

Description

크로스-포인트 메모리에서의 판독 방해의 완화{MITIGATING READ DISTURB IN A CROSS-POINT MEMORY}
본 개시내용은 크로스-포인트 메모리 어레이에서의 판독 방해(read disturb)를 완화시키는 것에 관한 것이다.
상변화 메모리는 메모리 요소들을 위해 칼코게나이드(chalcogenide) 재료를 통상적으로 사용하는 메모리 디바이스이다. 메모리 요소는 실제로 정보를 저장하는 유닛이다. 동작 시에, 상변화 메모리는 비정질 상(amorphous phase)과 결정질 상(crystalline phase) 사이에서 메모리 요소의 상을 변화시킴으로써 메모리 요소 상에 정보를 저장한다. 칼코게나이드 재료는 낮은 전도성 또는 높은 전도성을 나타내는 결정질 상 또는 비정질 상을 나타낼 수 있다. 일반적으로, 비정질 상은 낮은 전도성(높은 임피던스)을 가지며 리셋 상태(논리 0)와 연관되고, 결정질 상은 높은 전도성(낮은 임피던스)을 가지며 세트 상태(논리 1)와 연관된다. 메모리 요소는 선택기, 즉 메모리 요소에 결합되는 선택 디바이스를 또한 포함하는 메모리 셀에 포함될 수 있다. 선택 디바이스들은 복수의 메모리 요소들을 어레이로 결합시키는 것을 용이하게 하도록 구성된다.
상변화 메모리 요소들은 그리드로 배열되는 행 어드레스 라인들 및 열 어드레스 라인들을 포함하는 크로스-포인트 메모리 어레이에 배열될 수 있다. 워드 라인들(WL들) 및 비트 라인들(BL들)이라 각각 명명되는 행 어드레스 라인들 및 열 어드레스 라인들은 그리드의 형성 시에 교차하고, 각각의 메모리 셀은 WL과 BL 사이에 결합되며, WL과 BL은 교차한다(즉, 크로스-포인트). 행 및 열은 크로스-포인트 메모리에서 WL들과 BL들의 배열의 정성적 설명을 제공하기 위해 사용되는 편의상의 용어들임에 유의해야 한다.
프로그래밍 동작 동안, 메모리 요소의 상은 WL에 대한 제1 바이어스 전압의 인가 및 BL에 대한 제2 바이어스 전압의 인가에 의해 변화되어, 메모리 요소에서 전류가 흐르게 할 수 있는 메모리 셀에 걸친 차동 바이어스 전압(differential bias voltage)을 초래할 수 있다. 차동 바이어스 전압은 메모리 요소가 "스냅 백(snap back)"하도록 하기에 충분한 제1 시간 기간 동안 메모리 셀에 걸쳐 유지되고, 이후 비정질 상태로부터 결정질 상태로 또는 결정질 상태로부터 비정질 상태로 메모리 요소를 트랜지션하도록 제2 시간 기간 동안 유지될 수 있다. 스냅 백은, 전도성에서의 급격한 변화, 및 메모리 요소에 걸친 전압에서의 연관된 급격한 변화를 초래하는 복합 메모리 요소의 특성이다.
판독 동작에서, 시간 구간 동안 타겟 메모리 셀에서 교차하는, WL에 대한 제1 바이어스 전압의 인가 및 BL에 대한 제2 바이어스 전압의 인가를 통해 타겟 메모리 셀이 선택된다. 메모리 요소에 걸친 결과적인 차동 바이어스 전압은 메모리 요소에 대한 최대 세트 전압보다 더 크고 최소 리셋 전압보다 더 작도록 구성된다. 이에 응답하여, 타겟 메모리 요소는, 메모리 요소가 결정질 상태(세트)에 있는지 또는 비정질 상태에 있는지(리셋)에 따라, 스냅 백할 수도 있고 스냅 백하지 않을 수도 있다. 메모리 요소에 결합되는 감지 회로(감지 노드를 포함함)는 감지 시간 구간에서 스냅 백의 존재 또는 부재를 검출하도록 구성된다. 스냅 백의 존재는 이후 논리 1로서 해석되고, 스냅 백의 부재는 논리 0으로서 해석될 수 있다.
청구되는 발명 대상의 특징들 및 장점들은 이에 부합하는 실시예들의 다음의 상세한 설명으로부터 명백할 것이며, 이 설명은 첨부 도면들을 참조하여 고려되어야 한다.
도 1은 본 개시내용의 수개의 실시예들에 부합하는 시스템 블록도를 예시한다.
도 2는 본 개시내용의 일 실시예에 부합하는 크로스-포인트 메모리 시스템의 부분을 예시한다.
도 3은 세트 상태에 있는 메모리 셀에 대한 메모리 셀 전류 프로파일들의 비교를 예시하는 플롯이다.
도 4는 본 개시내용의 다양한 실시예들에 부합하는 판독 방해를 완화시키기 위한 동작들의 플로우차트를 예시한다.
다음의 상세한 설명은 예시적인 실시예들에 대해 이루어진 참조로 진행될 것이지만, 그것의 많은 대안들, 수정들 및 변형들이 본 기술분야의 통상의 기술자에게 명백할 것이다.
세트 상태에서 메모리 요소의 판독 동작 동안, 스냅 백은 "판독 방해", 즉 세트 상태로부터 리셋 상태로의 메모리 요소의 약한 프로그래밍(weak programming)을 초래할 수 있다. 메모리 회로(예를 들어, 전극들, 비트 라인들, 워드 라인들 등)와 연관된 유효 커패시턴스와 조합되는 스냅 백과 연관되는 전압에서의 급격한 변화는 유효 커패시턴스와 관련된 감쇠율(즉, RC 시상수)를 가지는 전류에서의 스파이크를 초래한다. 전류는 이후 메모리 요소의 가열 및 약한 프로그래밍을 초래할 수 있다. 이러한 판독 방해는 예를 들어, 감지 구간 동안 전압 소스(들)로부터 타겟 WL을 결합해제시킴으로써, 메모리 요소의 유효 커패시턴스를 감소시킴으로써 감소할 수 있다. 그러나, 메모리 셀 어레이 사이즈가 계속 스케일링됨에 따라, 유효 커패시턴스는 어레이 효율성 및/또는 스케일링과 연관된 감소된 셀 피치를 유지하기 위해 감소한 타일 사이즈로 인해 증가할 수 있다.
감지 마진은 또한 유효 커패시턴스에 관련된다. 감지 노드는 감지 구간 동안 타겟 메모리 셀에 결합될 수 있다. 감지 노드에서 검출되는 감지 신호, 즉, 전압 및/또는 전류는 이후 메모리 셀의 상태에 관련될 수 있다. 예를 들어, 감지 구간의 시작에서 메모리 셀에 걸친 전압은 판독 동작 동안 메모리 셀에 인가되는 차동 바이어스 전압에 대응할 수 있다. 리셋 상태에 있는 메모리 셀에 대해, 이 전압은 감지 구간에 걸쳐 변화되지 않은 채 유지될 수 있으며, 감지 노드에서 검출되는 신호 역시 변화되지 않은 채 유지될 수 있다. 세트 상태에 있는 메모리 셀에 대해, 메모리 셀은 감지 구간 동안 스냅 백하여, 전류가 메모리 셀을 통해 흐름에 따라, 메모리 셀에 걸친 전압에서의 상대적으로 급격한 변화를 초래할 수 있다. 메모리 셀에 걸친 차동 전압은 이후 감소하고, 이러한 전압의 변화는 감지 노드에서 검출될 수 있다. 따라서, 전압의 변화는 스냅 백 이벤트(메모리 셀 상태: 세트)에 대응하고, 전압의 변화의 부재는 스냅 백 이벤트(메모리 셀 상태: 리셋)에 대응한다. 감지 마진은 리셋 상태에 있는 메모리 셀에 대응하는 감지 신호와 세트 상태에 있는 메모리 셀에 대응하는 감지 산호 사이의 차이이다.
스냅 백 이벤트 동안 발생하는 메모리 셀에 걸친 전압(V)은, 전압이 커패시턴스와는 무관함을 가정하면, VC = Q에 의해 유효 커패시턴스(C) 및 전하(Q)에 관련된다. 스냅 백 이벤트 동안 발생하는 전압은 BL 및 WL 중 적어도 하나가 플로팅이 아닐 때, 커패시턴스와는 무관할 수 있다. 감지 신호는 이후 메모리 셀로부터 감지 노드로의 전하(Q)의 전달에 대응할 수 있다. 전하(Q)는 커패시턴스(C)에 비례하고, 따라서, C가 상대적으로 더 높은 경우, 전하(Q)는 동일한 전압(V)에 대해 상대적으로 더 높다. 증가한 전하(Q)는 이후, 감지 시스템에서, 상대적으로 더 큰 감지 마진 및 잡음에 대해 감소한 감응성(susceptibility)을 초래할 수 있다. 판독 방해의 경우, 스냅 백 동안 발생하는 증가한 전하(Q)는 메모리 셀을 통과하는 증가한 전류 및 증가한 판독 방해 가능성에 대응한다. 유효 커패시턴스의 감소 역시 감지 마진을 감소시켜서, 판독 방해를 감소시키기 위한 유효 커패시턴스의 감소와 감지 마진을 유지하기 위한 유효 커패시턴스의 유지 사이의 절충(trade-off)을 초래한다.
일반적으로, 이 개시내용은 세트 상태에 있는(즉, 논리 1을 저장하고 있는) 메모리 요소의 판독과 연관되는 스냅 백으로부터 판독 방해(즉, 약한 프로그래밍)를 완화시키도록 구성되는 시스템 및 방법을 기술한다. 방법 및 시스템은 논리 1을 출력하고, 스냅 백에 응답하여 논리 1을 메모리 요소에 후기록하도록 구성된다. 방법 및 시스템은 감지 구간 동안 선택된 WL(워드 라인)의 WL 선택 전압 소스로의 결합(즉, 선택)을 유지하도록 추가로 구성된다. 예를 들어, 선택된 WL을 WL 선택 전압 소스에 결합시키도록 구성되는 로컬 WL 선택 스위치는 감지 구간의 적어도 일부 동안 온(ON) 또는 부분적 오프(OFF)로 제어될 수 있다. 로컬 WL 선택 스위치가 부분적으로 오프되는 경우, 그것은 스냅 백이 검출되는 것에 응답하여 턴 온될 수 있다. 로컬 WL 선택 스위치 부분적 오프는 후기록 시간 구간(즉, 후기록 동작의 시간 지속기간), 및 따라서 연관된 판독 완료 시간 구간을 감소시키도록 구성된다. 판독 완료 시간 구간은 감지 구간의 시작에서 시작하고, 후기록 동작의 완료 시 종료한다. 로컬 WL 선택 스위치 온은 판독 레이턴시(즉, 판독 동작의 개시로 시작하고 판독 감지 데이터가 준비될 때 종료하는 시간 구간)를 감소시키도록 구성된다. 스냅 백이 검출되는 경우, 스냅 백 이후, 로컬 WL 소스 전압은 세트 타입 펄스로 트랜지션되어, 메모리 요소를 재결정화시키고, 판독 동작 동안 발생할 수 있는 임의의 판독 방해(즉, 비정질화(amorphization))를 다룰 수 있다.
방법 및 시스템은 유효 커패시턴스를 유지함으로써 감지 마진을 유지하도록 추가로 구성된다. 유효 커패시턴스는 기생 커패시턴스, 결합 커패시턴스 및/또는 타겟 WL(또는 비트 라인(BL))과 연관되는 전극 커패시턴스를 포함한다.
다음에, 판독 방해를 완화시키기 위한 기법들이 워드 라인들에 대해 기술된다. 유사한 기법들이, 본 개시내용에 부합하는, 비트 라인들에 대한 크로스-포인트 메모리에서의 판독 방해를 완화시키기 위해 이용될 수 있다.
도 1은 본 개시내용의 수개의 실시예들에 부합하는 시스템 블록도(100)를 예시한다. 시스템(100)은 프로세서(102), 메모리 제어기(104) 및 메모리 어레이(106)를 포함한다. 프로세서(102)는 버스(108)에 의해 메모리 제어기(104)에 결합된다. 프로세서(102)는 메모리 어드레스(들)를 포함하는 판독 및/기록 요청들 및/또는 연관된 데이터를 메모리 제어기(104)에 제공할 수 있고, 메모리 제어기(104)로부터 판독된 데이터를 수신할 수 있다. 메모리 제어기(104)는 메모리 액세스 동작들, 예를 들어, 타겟 메모리 셀의 판독 및/또는 타겟 메모리 셀로의 기록을 수행하도록 구성된다. 시스템(100)이 예시 및 설명의 용이함을 위해 간략화된다는 것에 유의해야 한다.
메모리 어레이(106)는 상변화 크로스-포인트 메모리의 적어도 일부에 대응하고, 복수의 워드 라인들(115), 복수의 비트 라인들(117) 및 복수의 메모리 셀들, 예를 들어, 메모리 셀(107)을 포함한다. 각각의 메모리 셀은 워드 라인("WL")과 비트 라인("BL")의 크로스 포인트에서 WL과 BL 사이에 결합된다. 각각의 메모리 셀은 정보를 저장하도록 구성되는 메모리 요소를 포함하고, 메모리 요소에 결합되는 메모리 셀 선택 디바이스(즉, 선택기)를 포함할 수 있다. 선택 디바이스들은 오보닉 임계 스위치(ovonic threshold switches), 다이오드, 바이폴라 접합 트랜지스터, 전계 효과 트랜지스터 등을 포함할 수 있다. 메모리 어레이(106)는 이진 데이터를 저장하도록 구성되며, 기록되거나(즉, 프로그램되거나) 판독될 수 있다.
메모리 제어기(104)는 메모리 제어기 모듈(110), WL 제어 모듈(114) 및 BL 제어 모듈(116)을 포함한다. 메모리 제어기 모듈(110)은 메모리 제어기(104)와 연관되는 동작들을 수행하도록 구성된다. 예를 들어, 메모리 제어기 모듈(110)은 프로세서(102)와의 통신들을 관리할 수 있다. 메모리 제어기 모듈(110)은 각각의 수신되는 메모리 어드레스와 연관되는 하나 이상의 타겟 WL들을 식별하도록 구성될 수 있다. 메모리 제어기 모듈(110)은 타겟 WL 식별자들에 적어도 부분적으로 기초하여 WL 제어 모듈(114) 및 BL 제어 모듈(116)의 동작들을 관리하도록 구성될 수 있다.
WL 제어 모듈(114)은 WL 스위치 회로(120) 및 후기록 모듈(122)을 포함한다. 일부 실시예들에서, WL 제어 모듈(114)은 감지 모듈, 예를 들어, BL 제어 모듈(116)에 도시된 감지 모듈(126)을 포함할 수 있다. WL 제어 모듈(114)은 메모리 제어기 모듈(110)로부터 타겟 WL 어드레스(들)를 수신하고, 판독 및/또는 기록 동작들을 위해 하나 이상의 WL들을 선택하도록 구성된다. WL 제어 모듈(114)은 WL 선택 바이어스 전압(VSELWL)을 타겟 WL에 결합시킴으로써 타겟 WL을 선택하도록 구성될 수 있고, WL 선택해제 바이어스 전압(VDESWL)을 WL에 결합시킴으로써 WL을 선택해제하도록 구성될 수 있다. WL 제어 모듈(114)은 메모리 어레이(106)에 포함되는 복수의 WL들(115)에 결합될 수 있다. 각각의 WL은 다수의 BL들(117)에 대응하는 다수의 메모리 셀들에 결합될 수 있다.
WL 스위치 회로(120)는 복수의 스위치들을 포함할 수 있는데, 각각의 스위치는 각자의 WL, 예를 들어, WL(115a)을 VSELWL에 결합(또는 결합해제)시켜 각자의 WL(115a)을 선택하도록 구성된다. 예를 들어, 스위치 회로(120)는 복수의 트랜지스터들을 포함할 수 있다. 일부 실시예들에서, WL 스위치 회로(120)는 전체 온 상태(full ON state), 전체 오프 상태(full OFF state) 및/또는 부분적 오프 상태(partially OFF state)를 가지도록 구성되는 스위치들을 포함할 수 있다. 전체 온은 매우 낮은 임피던스에 대응하고(예를 들어, 단락됨), 전체 오프는 매우 높은 임피던스(예를 들어, 개방 회로)에 대응한다. 부분적 오프는 개방과 단락 사이의 도통 상태에 대응한다.
감지 모듈(126)은 예를 들어, 판독 동작 동안, 스냅 백 이벤트를 검출하고, 스냅 백 이벤트를 예를 들어, 메모리 제어기(110) 및/또는 후기록 모듈(122)에 통신하도록 구성된다. 후기록 모듈(122)은 충분한 지속기간의 시간 구간 동안 VSELWL에 결합된 선택된 메모리 셀, 예를 들어, 메모리 셀(107)을 유지하여 메모리 셀(107)을 다시 세트 상태로 프로그램하도록 WL 스위치 회로(120)를 제어하도록 구성된다. 후기록 모듈(122)은 판독 동작 동안 스냅 백 이벤트에 응답하여 스위치 회로(120)를 제어하도록 구성된다.
BL 제어 모듈(116)은 BL 스위치 회로(124)를 포함한다. BL 제어 모듈(116)은 감지 모듈(126)을 포함할 수 있다. 일부 실시예들에서, BL 제어 모듈(116)은 후기록 모듈, 예를 들어, 후기록 모듈(122)을 포함할 수 있다. 일부 실시예들에서, WL 제어 모듈(114)은 감지 모듈(126)을 포함할 수 있다. BL 제어 모듈(116)은 판독 및/또는 기록 동작들을 위해 하나 이상의 BL들을 선택하도록 구성된다. BL 제어 모듈(116)은 BL 선택 바이어스 전압(VSELBL)을 타겟 BL에 결합시킴으로써 타겟 BL을 선택하도록 구성될 수 있고, BL 선택해제 바이어스 전압(VDESBL)을 BL에 결합시킴으로써 BL을 선택해제하도록 구성될 수 있다. BL 스위치 회로(124)는 BL 스위치 회로(124)가 VSELBL을 타겟 BL에 결합시키도록 구성되는 것을 제외하고는 WL 스위치 회로(120)와 유사하다.
예를 들어, 메모리 제어기 모듈(110)로부터의 신호에 응답하여, WL 제어 모듈(114) 및 BL 제어 모듈(116)은 WL(115a)을 VSELWL에, 그리고 BL(117a)을 VSELBL에 결합시킴으로써, 판독 동작을 위해 타겟 메모리 셀, 예를 들어, 메모리 셀(107)을 선택하도록 구성될 수 있다. 감지 모듈(126)은 이후 스냅 백 이벤트가 발생했는지 아닌지를 결정하기 위해 감지 구간 동안 WL(115a) 및/또는 BL(117a)을 모니터링하도록 구성될 수 있다. 감지 모듈(126)이 스냅 백 이벤트를 검출하는 경우, 메모리 셀(107)은 세트 상태에 있을 수 있고, 후기록 모듈(122)은 메모리 셀(107)을 세트 상태로 프로그램하도록 구성될 수 있다. 감지 모듈(126)이 감지 구간 동안 스냅 백 이벤트를 검출하지 않는 경우, 메모리 셀(107)은 리셋 상태에 있을 수 있고, 메모리 셀(107)은 연관된 판독 동작에 응답하여 후기록 모듈(122)에 의해 프로그램되지 않을 수 있다.
따라서, WL 제어 모듈(114) 및/또는 BL 제어 모듈(116)은 판독 동작 동안 타겟 메모리 셀을 선택하고, 판독 동작을 개시하고, 감지 구간에서 스냅 백 이벤트를 위해 선택된 메모리 셀을 모니터링하고, 스냅 백 이벤트가 감지 구간 동안 검출되는 경우 선택된 메모리 셀을 프로그램하도록 구성될 수 있다. 이러한 방식으로, 판독 방해는 후기록 동작에 의해 완화될 수 있다.
도 2는 본 개시내용의 일 실시예에 부합하는 크로스-포인트 메모리 시스템의 부분(200)을 예시한다. 부분(200)은 로컬 WL 스위치(210), 로컬 BL 스위치(215), 글로벌 WL 스위치(220), 전류 미러(222), 및 메모리 셀(216)에서 교차하고 메모리 셀에 결합되는 WL(212) 및 BL(214)를 포함한다. 부분(200)은 복수의 커패시턴스들(230, 232, 234)을 더 포함한다. 온 상태에 있는 글로벌 WL 스위치(220)는, 로컬 WL 스위치(210)가 또한 온(또는 부분적으로 오프)일 때 메모리 셀(216)과 감지 노드 사이의 감지 경로를 인에이블시키도록 구성된다.
커패시턴스들(230, 232, 234)은 크로스-포인트 메모리 시스템 부분(200)과 연관되는 기생 커패시턴스들에 대응한다. 커패시턴스(230)는 메모리 셀(216)로부터 로컬 WL 스위치(210)까지의 WL(212)의 커패시턴스에 대응한다. 커패시턴스(232)는 로컬 WL 스위치(210)와 글로벌 WL 스위치(220) 사이의 회로의 커패시턴스에 대응한다. 커패시턴스(234)는 복수의 글로벌 WL들(도시되지 않음)에 결합되는 중앙 회로 노드와 연관되는 커패시턴스에 대응하다. 따라서, 커패시턴스들(230, 232, 234)은 크로스-포인트 메모리 시스템들과 연관된 라우팅, 디바이스들 및/또는 로컬 결합에 관련된다.
일부 실시예들에서, 부분(200)은 저항(240)을 포함한다. 저항(240)은 로컬 WL 스위치(210)와 WL(212) 사이에 직렬로 추가되어 메모리 셀(216)에 결합되는 다른 커패시턴스들을 격리시킬 수 있다. 이러한 다른 커패시턴스들은 전류 흐름에 응답하여 충전(charge up)될 수 있지만, 이들의 충전률은 RC 시상수에 따라 저항(240)에 의해 제한될 수 있으며, 여기서 R은 저항(240)의 저항 값이고, C는 다른 커패시턴스들 각각과 연관된 커패시턴스 값이다.
본원에 기술되는 바와 같이, 전류 미러(222)는 판독 동작 동안 스냅 백 이벤트 이후 후기록 프로세스를 용이하게 하도록 구성된다. 전류 미러(222)는, 스냅 백이 검출된 경우, 메모리 셀(216)을 세트하도록 구성되는 전류를 제공하도록(다시 말해, 후기록하도록) 구성된다.
로컬 WL 스위치(210)는 WL(212)을 WL 선택 전압(VSELWL)에 결합시키도록 구성되고, 로컬 BL 스위치(215)는 BL(214)을 BL 선택 전압(VSELBL)에 결합시키도록 구성된다. 예를 들어, VSELWL은 WL(212)에 결합될 수 있고, VSELBL은 메모리 셀(216)을 포함하는 판독 요청에 응답하여 BL(214)에 결합될 수 있다. 초기에, 글로벌 WL 스위치(220), 로컬 WL 스위치(210) 및 로컬 BL 스위치(215)은 오프일 수 있고, WL(212)은 WL 선택해제 전압(VDESWL)(도시되지 않음)에 결합될 수 있고, BL(214)은 BL 선택해제 전압(VDESBL)(도시되지 않음)에 결합될 수 있다. 판독 요청에 응답하여, 글로벌 WL 스위치(220)가 턴 온되어 감지 노드를 로컬 WL 스위치(210)에 결합시킬 수 있고, 로컬 BL 스위치(215)가 턴 온되어 BL(214)을 VSELBL에 결합시킬 수 있고, 로컬 WL 스위치(210)가 턴 온되어 WL(212)을 VSELWL에 그리고 글로벌 WL 스위치(220)에 결합시킬 수 있다. 커패시턴스들(230, 232, 234)이 정상 상태(즉, 충전)를 달성하게 하도록 구성되는 시간 구간 이후, 감지 구간이 시작할 수 있다. 실시예에서, 로컬 WL 스위치(210)는 감지 구간 동안 온으로(즉, 낮은 임피던스 상태) 유지할 수 있다. 다른 실시예에서, 로컬 WL 스위치(210)는 감지 구간의 시작에서 또는 감지 구간의 시작 근처에서 부분적으로 오프 상태로 제어되고(즉, 중간 임피던스 상태로 제어되고), 스냅 백 이벤트가 발생하지 않은 경우(즉, 메모리 셀 상태 리셋) 감지 구간 동안 부분적으로 오프로 유지되거나, 또는 스냅 백 이벤트에 응답하여 전체 턴 온된다. 로컬 WL 스위치(210)를 부분적 오프 상태로 제어하는 것은 감지 구간(및 존재하는 경우에 스냅 백 이벤트) 동안 유효 커패시턴스를 감소시키도록 구성된다. 로컬 WL 스위치(210)를 부분적 오프 상태로 제어하는 것은 (감지 구간 동안 로컬 WL 스위치(210) 전체 오프와 비교하여) 후기록 시간, 및 따라서 판독 완료 시간을 감소시키도록 추가로 구성된다. 로컬 WL 스위치(210) 부분적 오프는 (전체 온 상태에 있는 스위치의 상대적으로 낮은 임피던스와 비교하여) 스위치(210)의 증가한 유효 저항에 대응한다. 증가한 유효 저항은 로컬 WL 스위치(210)를 통해 흐를 수 있는 최대 전류를 제어(제한)한다. 다시 말해, 부분적 오프 상태에 있는 로컬 WL 스위치(210)는 전류 제한 저항의 역할을 한다. 따라서, 회로와 연관된 상대적으로 더 큰 커패시턴스가 로컬 WL 선택 스위치(210)에 결합되지만, 셀을 통해 흐를 수 있는 피크 전류는 부분적으로 오프 스위치(210)에 의해 제한된다. 제한된 전류 흐름을 이용한 상대적으로 더 큰 커패시턴스의 충전과 연관된 시간 기간은 상대적으로 더 길 수 있다. 본 개시내용에 부합하는 크로스-포인트 메모리 셀들은 상대적으로 높은 전류들에 의해 방해될 수 있고, 따라서, 확장된 시간 기간 동안 제한된 전류를 허용하는 것은 판독 방해를 제한할 수 있다.
감지 구간 동안 온 상태로 로컬 WL 스위치(210)를 유지하는 것은 판독 레이턴시를 감소시키도록 구성된다(즉, 판독 감지 데이터 준비). 온 상태로 로컬 WL 스위치(210)를 유지하는 것은, 온 상태에 있는 로컬 WL 스위치(210)가 전류가 흘러 나가게 하고 감지 회로, 예를 들어, 감지 모듈(126)에 의해 검출되도록 함에 따라, 감지 노드 상에 감지 신호를 발생시키는 것을 용이하게 한다. 본원에 기술된 바와 같이, 스냅 백이 검출되어, 판독 결과를 결정하는 경우, 후기록이 개시될 수 있다.
감지 모듈, 예를 들어, 도 1의 감지 모듈(126)은 감지 노드에 결합되고, 감지 구간 동안 스냅 백 이벤트가 발생했는지를 결정하도록 구성될 수 있다. 스냅 백이 검출되는 경우, 메모리 셀(216)은 세트 상태에 있을 수 있고, 후기록 제어 모듈은 논리 1을 메모리 셀(216)에 기록(즉, 프로그램)하도록 로컬 WL 스위치(210)를 제어하도록 구성된다. 하나의 스냅 백 이벤트는 부분적으로 파괴적 판독만을 초래할 수 있고, 따라서, 후기록 제어 모듈은 전체 세트 펄스보다 더 적게(부분적 세트 펄스) 메모리 셀(216)에 제공하도록 구성될 수 있다. 전체 세트 펄스보다 더 작게 제공하는 것은 후기록과 연관된 판독 레이턴시 효과를 감소시키고 그리고/또는 최소화하도록 구성된다. 전체 세트 펄스의 지속기간은 판독 레이턴시에 영향을 미칠 수 있고 판독 대역폭(시간 구간에서 수행될 수 있는 판독들의 수)에 영향을 줄 수 있다. 부분적 세트 펄스의 지속기간은 전체 세트 펄스의 지속기간보다 더 작다. 부분적 세트 펄스는 본 개시내용에 부합하는, 판독 방해를 감소시키도록 구성되는 판독 동작과 연관된 스냅 백 이벤트 이후 메모리 셀(216)을 세트하도록 구성된다. 판독 레이턴시 효과들은, 스냅 백이 검출되자마자 메모리 셀 상태 데이터(즉, 논리 1)를 전달하고, 배경에서 계속 후기록하도록 허용함으로써 추가로 감소할 수 있다. 스냅 백이 감지 구간 동안 검출되지 않는 경우, 메모리 셀(216)은 리셋 상태에 있을 수 있고, 후기록이 개시되지 않을 수 있다. 이 경우, 논리 0이 출력될 수 있다.
도 3은 세트 상태에 있는 메모리 셀에 대한 메모리 셀 전류 프로파일들의 비교를 예시하는 플롯(300)이다. 플롯(300)은, 본원에 기술된 바와 같이, 감지 구간 동안 각자의 로컬 WL 스위치, 예를 들어, 로컬 WL 스위치(210)를 개방(즉, 전체 턴 오프)하도록 구성되는 시스템과 로컬 WL 스위치를 온 또는 부분적 오프로 유지하도록 구성되는 시스템 사이의 상대적 전류 레벨들 및 상대적 시간들을 예시하도록 구성된다. 따라서, 수직 축은 임의의 단위(a.u.)의 전류에 대응하고, 수평 축은 임의의 단위(a.u.)의 시간에 대응한다. 파형(302)은, 각자의 로컬 WL 스위치가 전체 오프될 때 판독 동작과 연관된 스냅 백 이벤트를 예시한다. 파형(304)은, 로컬 WL 스위치가 온으로 유지되거나 스냅 백 이벤트 동안 부분적으로 오프되도록 제어되고, 후기록이 완료될 때까지 온으로 유지될 때, 스냅 백 이벤트에 후속하는 전류 프로파일을 예시한다. 시간(310)은 파형(302)에 대한 판독 레이턴시(즉, 판독 감지 데이터 준비) 및 판독 동작 완료에 대응한다. 시간(312)은 본 개시내용에 부합하는 방법 및 시스템에 대한 판독 레이턴시에 대응하고, 시간(314)은 판독 완료 시간(즉, 판독 동작 완료)에 대응한다. 본원에 기술되는 바와 같이, 시간(314)이 후기록 동작과 연관된 시간 구간을 포함한다는 것에 유의해야 한다. 따라서, 논리 1이 시간(314)에 앞서, 예를 들어, 시간(312)에서 또는 시간(312) 근처에서) 출력되었을 수 있다.
시간(310)은, 각자의 로컬 WL 스위치가 온이든 또는 오프이든 간에, 메모리 셀, 예를 들어, 도 1의 메모리 셀(107) 및/또는 도 2의 메모리 셀(216)이 리셋 상태에 있을 때(즉, 논리 0을 저장하고 있을 때), 판독 감지 데이터 준비에 대응한다. 다시 말해, 메모리 셀이 리셋 상태에 있을 때, 메모리 셀은 높은 임피던스 상태에서 유지되고, 차동 바이어스 전압(즉, VSELBL에서 VSELWL을 뺀 것)은 스냅 백을 야기하기에는 불충분하고, 따라서, 전류가 메모리 셀을 통해 흐르지 않을 수 있다.
도 4는 본 개시내용의 다양한 실시예들에 부합하는 크로스-포인트 메모리에서의 판독 방해를 완화시키기 위한 동작들의 플로우차트(400)를 예시한다. 동작들은, 예를 들어, WL 제어 모듈(114) 및 BL 제어 모듈(116)을 포함하는 메모리 제어기, 예를 들어, 메모리 제어기(104)에 의해 수행될 수 있다. 플로우차트(400)는 판독 방해를 완화시키도록 구성되는 예시적인 동작들을 도시한다. 특히, 플로우차트(400)는, 본원에 기술되는 바와 같이, 스냅 백이 검출되는 경우(메모리 셀이 세트 상태에 있음을 표시함) 메모리 셀에 논리 1을 후기록하도록 구성되는 예시적인 동작들을 도시한다.
플로우차트(400)의 동작들은 동작(402)에서 WL을 선택하는 것으로 시작할 수 있다. 예를 들어, WL은 로컬 WL 스위치를 통해 WL을 WL 선택 전압에 결합시킴으로써 선택될 수 있다. 예를 들어, 로컬 WL 스위치는 트랜지스터일 수 있고, 오프 상태로부터 온 상태로 트랜지션되어 WL을 WL 선택 전압에 결합시킬 수 있다. 일부 실시예들에서, 선택된 WL 스위치는 동작(404)에서 부분적 오프로 트랜지션할 수 있다. 본원에 기술되는 바와 같이, 선택된 WL 스위치를 온으로부터 부분적 오프로 트랜지션하는 것은 감지 구간 동안 유효 WL 커패시턴스를 감소시키도록 구성된다. 동작(406)에서 스냅 백 이벤트가 검출되는지가 결정될 수 있다. 스냅 백 이벤트의 발생은, 연관된 메모리 셀의 상태가 논리 1임을 표시하도록 구성된다. 스냅 백 이벤트가 검출되는 겨우, 동작(408)에서 논리 1이 출력될 수 있다. 동작(404)을 포함하는 실시예들에서, 동작(409)에서 선택된 WL 스위치가 턴 온될 수 있다. 동작(410)에서, 논리 1의 후기록이 수행될 수 있다. 예를 들어, 후기록은 스냅 백이 발생할 때 부분적 오프인 경우 로컬 WL 스위치를 전체 온으로 트랜지션하는 것을 포함할 수 있다. 다른 예에서, 후기록이 완료될 때까지, 후기록은 로컬 WL 스위치를 전체 온으로 유지하는 것을 포함할 수 있다. 프로그램 흐름은 이후 동작(414)에서 종료할 수 있다. 스냅 백 이벤트가 검출되지 않는 경우, 논리 0이 동작(412)에서 출력될 수 있다. 프로그램 흐름은 이후 동작(414)에서 종료할 수 있다.
따라서, 플로우차트(400)의 동작들은 타겟 메모리 셀 상에서 판독 동작을 개시하고, 논리 1을 출력하고 스냅 백 이벤트가 검출된 경우 논리 1을 후기록하도록 구성된다. 스냅 백 이벤트의 결과로서의 판독 방해는 논리 1을 메모리 셀에 후기록함으로써 수용(즉, 완화)될 수 있다.
도 4가 일 실시예에 따른 다양한 동작들을 예시하지만, 도 4에 도시된 동작들 모두가 다른 실시예들에 대해 필수적이지는 않다는 것이 이해되어야 한다. 실제로, 본 개시내용의 다른 실시예들에서, 도 4에 도시된 동작들 및/또는 본원에 기술되는 다른 동작들이 도면들 중 임의의 것에도 구체적으로 도시되지 않지만, 여전히 본 개시내용에 완전히 부합하는 방식으로 결합될 수 있다는 것이 본원에서 완전히 참작된다. 따라서, 하나의 도면에 정확하게 도시되지 않은 특징들 및/또는 동작들에 관련된 청구항들은 본 개시내용의 범위 및 내용 내에 있는 것으로 간주된다.
본원의 임의의 실시예에서 사용되는 바와 같이, 용어 "모듈"은 전술된 동작들 중 임의의 것을 수행하도록 구성되는 앱, 소프트웨어, 펌웨어 및/또는 회로를 지칭할 수 있다. 소프트웨어는 비-일시적 컴퓨터 판독가능한 저장 매체 상에 레코딩된 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로서 구현될 수 있다. 펌웨어는 메모리 디바이스들에서 하드코딩되는(즉, 비휘발성) 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로서 구현될 수 있다.
"회로"는, 본원의 임의의 실시예에서 사용되는 바와 같이, 예를 들어, 단독으로, 또는 임의의 조합으로, 하드배선된 회로, 하나 이상의 개별 명령어 처리 코어들을 포함하는 컴퓨터 프로세서들과 같은 프로그램가능 회로, 상태 머신 회로, 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 포함할 수 있다. 모듈은, 집합적으로 또는 개별적으로, 더 큰 시스템의 일부, 예를 들어, 집적 회로(IC), 시스템 온 칩(SoC), 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 태블릿 컴퓨터들, 서버들, 스마트폰들 등을 형성하는 회로로서 구현될 수 있다.
일부 실시예들에서, 하드웨어 기술 언어는 본원에 기술된 다양한 모듈들 및/또는 회로에 대한 회로 및/또는 논리 구현예(들)를 특정하기 위해 사용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는 본원에 기술되는 하나 이상의 회로들 및/또는 모듈들의 반도체 제조를 가능하게 할 수 있는 초고속 집적 회로(very high speed integrated circuits)(VHSIC) 하드웨어 기술 언어(VHDL)에 따르거나 이와 호환가능할 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE 1076.1, VHDL-2006의 IEEE 드래프트 3.0, VHDL-2008의 IEEE 드래프트 4.0 및/또는 IEEE VHDL 표준의 다른 버전들 및/또는 다른 하드웨어 기술 표준들에 따르거나 이와 호환가능할 수 있다.
따라서, 세트 상태에 있는(즉, 논리 1을 저장하고 있는) 메모리 요소의 판독과 연관된 스냅 백으로부터 판독 방해(즉, 약한 프로그래밍)를 완화시키도록 구성되는 시스템 및 방법이 기술되었다. 방법 및 시스템은 논리 1을 출력하고 스냅 백에 응답하여 논리 1을 메모리 셀에 후기록하도록 구성된다. 방법 및 시스템은 감지 구간의 적어도 일부 동안 선택된 WL(워드 라인)의 WL 선택 전압 소스로의 결합을 유지하도록 추가로 구성된다.
일 양태에 따르면, 장치가 제공된다. 장치는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성되는 메모리 제어기 모듈을 포함한다. 메모리 제어기는 감지 구간 동안 스냅 백 이벤트가 발생하는지를 결정하도록 구성된 감지 모듈; 및 스냅 백 이벤트가 검출되는 경우 메모리 셀에 논리 1을 후기록하도록 구성된 후기록 모듈을 포함한다.
다른 양태에 따르면, 방법이 제공된다. 방법은, 메모리 제어기에 의해, 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하는 것; 감지 모듈에 의해, 스냅 백 이벤트가 감지 구간 동안 발생하는지를 결정하는 것; 및 후기록 모듈에 의해, 스냅 백 이벤트가 검출된 경우 메모리 셀에 논리 1을 후기록하는 것을 포함한다.
다른 양태에 따르면, 시스템이 제공된다. 시스템은 프로세서; 타겟 메모리 셀, 타겟 워드 라인(WL) 및 타겟 비트 라인(BL)을 포함하는 크로스-포인트 메모리 어레이 ― 타겟 메모리 셀은 타겟 WL과 타겟 BL 사이에 결합됨 ―; 및 프로세서와 크로스-포인트 메모리 어레이에 결합된 메모리 제어기를 포함한다. 메모리 제어기는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된다. 메모리 제어기는 감지 구간 동안 스냅 백 이벤트가 발생하는지를 결정하도록 구성된 감지 모듈; 및 스냅 백 이벤트가 검출되는 경우, 메모리 셀에 논리 1을 후기록하도록 구성된 후기록 모듈을 포함한다.
다양한 특징들, 양태들 및 실시예들이 본원에 기술된다. 본 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 특징들, 양태들 및 실시예들은 서로와의 조합뿐만 아니라, 변형 및 수정들을 허용할 수 있다. 따라서, 본 개시내용은 이러한 조합들, 변형들 및 수정들을 포함하도록 간주되어야 한다.

Claims (18)

  1. 장치로서,
    메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된 메모리 제어기
    를 포함하고,
    상기 메모리 제어기는,
    감지 구간 동안 스냅 백 이벤트(snap back event)가 발생하는지를 결정하도록 구성된 감지 모듈; 및
    스냅 백 이벤트가 검출되는 경우에 상기 메모리 셀에 논리 1을 후기록(write back)하도록 구성된 후기록 모듈
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 메모리 제어기는 스위치 회로를 더 포함하고, 상기 스위치 회로는 타겟 워드 라인(WL)을 WL 선택 전압 소스에 결합시키도록 구성된 WL 스위치, 및 타겟 비트 라인(BL)을 BL 선택 전압 소스에 결합시키도록 구성된 BL 스위치를 포함하고, 상기 메모리 제어기는, 상기 감지 구간의 시작에 앞서, 상기 WL 스위치 및 상기 BL 스위치를 턴 온시키게 상기 스위치 회로를 제어하도록 구성되는 장치.
  3. 제2항에 있어서,
    상기 메모리 제어기는, 상기 감지 구간의 시작에서 또는 상기 감지 구간의 시작 근처에서, 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 부분적으로 턴 오프시키게 상기 스위치 회로를 제어하도록 구성되는 장치.
  4. 제3항에 있어서,
    상기 메모리 제어기는, 스냅 백 이벤트가 검출되는 경우에 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 턴 온시키게 상기 스위치 회로를 제어하도록 구성되는 장치.
  5. 제1항에 있어서,
    상기 메모리 제어기는 스냅 백 이벤트가 검출되는 경우에 논리 1을 출력하도록 구성되는 장치.
  6. 제1항에 있어서,
    상기 메모리 제어기는 스냅 백 이벤트가 검출되지 않는 경우에 논리 0을 출력하도록 구성되는 장치.
  7. 방법으로서,
    메모리 제어기에 의해, 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하는 단계;
    감지 모듈에 의해, 감지 구간 동안 스냅 백 이벤트가 발생하는지를 결정하는 단계; 및
    후기록 모듈에 의해, 스냅 백 이벤트가 검출되는 경우에 상기 메모리 셀에 논리 1을 후기록하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 메모리 제어기에 의해, 상기 감지 구간의 시작에 앞서, 워드 라인(WL) 스위치 및 비트 라인(BL) 스위치를 턴 온시키도록 스위치 회로를 제어하는 단계를 더 포함하고, 상기 스위치 회로는 타겟 WL을 WL 선택 전압 소스에 결합시키도록 구성된 WL 스위치, 및 타겟 BL을 BL 선택 전압 소스에 결합시키도록 구성된 BL 스위치를 포함하는 방법.
  9. 제8항에 있어서,
    상기 메모리 제어기에 의해, 상기 감지 구간의 시작에서 또는 상기 감지 구간의 시작 근처에서, 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 부분적으로 턴 오프시키도록 상기 스위치 회로를 제어하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 메모리 제어기에 의해, 스냅 백 이벤트가 검출되는 경우에 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 턴 온시키도록 상기 스위치 회로를 제어하는 단계를 더 포함하는 방법.
  11. 제7항에 있어서,
    상기 메모리 제어기에 의해, 스냅 백 이벤트가 검출되는 경우에 논리 1을 출력하는 단계를 더 포함하는 방법.
  12. 제7항에 있어서,
    상기 메모리 제어기에 의해, 스냅 백 이벤트가 검출되지 않는 경우에 논리 0을 출력하는 단계를 더 포함하는 방법.
  13. 시스템으로서,
    프로세서;
    타겟 메모리 셀, 타겟 워드 라인(WL) 및 타겟 비트 라인(BL)을 포함하는 크로스-포인트 메모리 어레이(cross-point memory array) ― 상기 타겟 메모리 셀은 상기 타겟 WL과 상기 타겟 BL 사이에 결합됨 ―; 및
    상기 프로세서 및 상기 크로스-포인트 메모리 어레이에 결합된 메모리 제어기
    를 포함하고,
    상기 메모리 제어기는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성되고,
    상기 메모리 제어기는,
    감지 구간 동안 스냅 백 이벤트가 발생하는지를 결정하도록 구성된 감지 모듈; 및
    스냅 백 이벤트가 검출되는 경우에 상기 메모리 셀에 논리 1을 후기록하도록 구성된 후기록 모듈
    을 포함하는 시스템.
  14. 제13항에 있어서,
    상기 메모리 제어기는 스위치 회로를 더 포함하고, 상기 스위치 회로는 타겟 워드 라인(WL)을 WL 선택 전압 소스에 결합시키도록 구성된 WL 스위치, 및 타겟 비트 라인(BL)을 BL 선택 전압 소스에 결합시키도록 구성된 BL 스위치를 포함하고, 상기 메모리 제어기는, 상기 감지 구간의 시작에 앞서, 상기 WL 스위치 및 상기 BL 스위치를 턴 온시키게 상기 스위치 회로를 제어하도록 구성되는 시스템.
  15. 제14항에 있어서,
    상기 메모리 제어기는, 상기 감지 구간의 시작에서 또는 상기 감지 구간의 시작 근처에서, 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 부분적으로 턴 오프시키게 상기 스위치 회로를 제어하도록 구성되는 시스템.
  16. 제15항에 있어서,
    상기 메모리 제어기는, 스냅 백 이벤트가 검출되는 경우에 상기 WL 스위치 및 상기 BL 스위치 중 적어도 하나를 턴 온시키게 상기 스위치 회로를 제어하도록 구성되는 시스템.
  17. 제13항에 있어서,
    상기 메모리 제어기는 스냅 백 이벤트가 검출되는 경우에 논리 1을 출력하도록 구성되는 시스템.
  18. 제13항에 있어서,
    상기 메모리 제어기는 스냅 백 이벤트가 검출되지 않는 경우에 논리 0을 출력하도록 구성되는 시스템.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142271B1 (en) * 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
US9437293B1 (en) 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US9478286B1 (en) * 2015-12-26 2016-10-25 Intel Corporation Transient current-protected threshold switching devices systems and methods
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR102474305B1 (ko) * 2016-06-27 2022-12-06 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 센싱 방법
US9824767B1 (en) 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
US10032508B1 (en) 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
TWI640006B (zh) * 2017-08-16 2018-11-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其寫入方法
TWI629682B (zh) * 2017-09-01 2018-07-11 華邦電子股份有限公司 電阻式記憶體儲存裝置及其寫入方法
CN109427392B (zh) 2017-09-01 2021-01-12 华邦电子股份有限公司 电阻式存储装置及其写入方法
US10332590B2 (en) * 2017-09-21 2019-06-25 Qualcomm Incorporated Static random access memory (SRAM) bit cells employing current mirror-gated read ports for reduced power consumption
US10395738B2 (en) 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
KR102401183B1 (ko) 2017-12-05 2022-05-24 삼성전자주식회사 메모리 장치 및 그 동작 방법
KR102515463B1 (ko) * 2018-06-18 2023-03-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
KR102478221B1 (ko) 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR102559577B1 (ko) 2018-08-08 2023-07-26 삼성전자주식회사 저항성 메모리 장치
KR20200104603A (ko) 2019-02-27 2020-09-04 에스케이하이닉스 주식회사 효율적인 리드 동작을 수행하는 비휘발성 메모리 장치 및 이를 이용하는 시스템
KR20200120788A (ko) 2019-04-11 2020-10-22 에스케이하이닉스 주식회사 저항 변화 메모리 장치
KR20200141887A (ko) * 2019-06-11 2020-12-21 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
US11107524B2 (en) 2019-07-29 2021-08-31 Samsung Electronics Co., Ltd. Methods and apparatus for resisitive memory device for sense margin compensation
US11177009B2 (en) 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
US11315633B2 (en) 2019-12-30 2022-04-26 Micron Technology, Inc. Three-state programming of memory cells
KR20210096496A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 3차원 메모리 장치
US11087854B1 (en) * 2020-03-05 2021-08-10 Intel Corporation High current fast read scheme for crosspoint memory
US11145366B1 (en) * 2020-03-24 2021-10-12 Intel Corporation Techniques to mitigate error during a read operation to a memory array
US11423988B2 (en) 2020-08-28 2022-08-23 Micron Technology, Inc. Programming techniques for polarity-based memory cells

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100294450B1 (ko) * 1998-09-24 2001-09-17 윤종용 반도체메모리장치의어레이내부전원전압발생회로
JP4138173B2 (ja) * 1999-08-26 2008-08-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその消去方法
NO20010968A (no) * 2001-02-26 2002-07-15 Thin Film Electronics Asa Ikke-destruktiv utlesing
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP3785125B2 (ja) * 2002-08-21 2006-06-14 富士通株式会社 半導体記憶装置
JP4229674B2 (ja) * 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
TW200527656A (en) * 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
US7133311B2 (en) * 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
US7259982B2 (en) 2005-01-05 2007-08-21 Intel Corporation Reading phase change memories to reduce read disturbs
US7405964B2 (en) * 2006-07-27 2008-07-29 Qimonda North America Corp. Integrated circuit to identify read disturb condition in memory cell
JP4524684B2 (ja) 2006-11-21 2010-08-18 エルピーダメモリ株式会社 メモリ読み出し回路及び方式
US7382647B1 (en) * 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
WO2009115995A1 (en) 2008-03-21 2009-09-24 Nxp B.V. An electronic component comprising a convertible structure
US7990761B2 (en) * 2008-03-31 2011-08-02 Ovonyx, Inc. Immunity of phase change material to disturb in the amorphous phase
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US7986549B1 (en) 2008-12-29 2011-07-26 Micron Technology, Inc. Apparatus and method for refreshing or toggling a phase-change memory cell
US8009489B2 (en) * 2009-05-28 2011-08-30 Freescale Semiconductor, Inc. Memory with read cycle write back
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US8681540B2 (en) * 2011-08-29 2014-03-25 Intel Corporation Tile-level snapback detection through coupling capacitor in a cross point array
WO2013032434A1 (en) * 2011-08-29 2013-03-07 Intel Corporation Tile-level snapback detection through coupling capacitor in a cross point array
US8953387B2 (en) * 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array

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