TWI607456B - 在交叉點記憶體中減緩讀取干擾之技術 - Google Patents

在交叉點記憶體中減緩讀取干擾之技術 Download PDF

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Description

在交叉點記憶體中減緩讀取干擾之技術 發明領域
本發明係關於在交叉點記憶體陣列中減緩讀取干擾之技術。
發明背景
相變記憶體為通常將硫族化物材料用於記憶體元件之記憶體器件。記憶體元件為實際上儲存資訊之單元。在操作中，相變記憶體藉由使記憶體元件之相在非晶相與結晶相之間改變來將資訊儲存於記憶體元件上。硫族化物材料可展現結晶相或非晶相中之任一者，從而展現低或高電導率。一般而言，非晶相具有低電導率(高阻抗)且與重設狀態(邏輯零)相關聯；且結晶相具有高電導率(低阻抗)且與設定狀態(邏輯一)相關聯。記憶體元件可包括於記憶體胞元中，該記憶體胞元亦包括選擇器，亦即，耦接至記憶體元件之選擇器件。選擇器件經組配以促進將多個記憶體元件組合成陣列。
相變記憶體元件可配置成交叉點記憶體陣列，該 交叉點記憶體陣列包括配置成柵格之列位址線及行位址線。分別稱作字線(WL)及位元線(BL)之列位址線及行位址線以柵格之形式交叉，且每一記憶體胞元在WL與BL交叉處(亦即，交叉點處)耦接於WL與BL之間。應注意，列及行係用以提供交叉點記憶體中WL及BL的配置之品質描述的便利性術語。
在規劃操作期間，記憶體元件之相可藉由將第一偏壓電壓施加至WL且將第二偏壓電壓施加至BL從而產生記憶體胞元上之差動偏壓電壓來改變，該差動偏壓電壓可使得電流在記憶體元件中流動。差動偏壓電壓可在記憶體胞元上維持歷時足以使得記憶體元件「迅速跳回」的第一時間段，且接著維持歷時第二時間段以將記憶體元件自非晶狀態轉變至結晶狀態或自結晶狀態轉變至非晶狀態。迅速跳回為複合記憶體元件的導致電導率之突變及記憶體元件上之電壓的相關聯突變的性質。
在讀取操作中，目標記憶體胞元經由將第一偏壓電壓施加至WL且將第二偏壓電壓施加至BL歷時時間間隔來選擇，該WL及該BL在目標記憶體胞元處交叉。記憶體元件上之所得差動偏壓電壓經組配以大於記憶體元件之最大設定電壓且小於最小重設電壓。作為回應，取決於記憶體元件處於結晶狀態(設定)抑或非晶狀態(重設)，目標記憶體元件可能或可能不迅速跳回。耦接至記憶體元件之感測電路(包括感測節點)經組配以偵測感測時間間隔中迅速跳回之存在或不存在。迅速跳回之存在可接著被解譯為邏輯 一，且迅速跳回之不存在被解譯為邏輯零。
依據本發明之一實施例，係特地提出一種裝置，其包含：一記憶體控制器，其經組配以選擇一目標記憶體胞元用於一記憶體存取操作，該記憶體控制器包含：一感測模組，其經組配以判定在一感測區間期間是否發生一迅速跳回事件；以及一寫回模組，其經組配以在偵測到一迅速跳回事件之情況下將一邏輯一寫回至該記憶體胞元。
100‧‧‧系統方塊圖
102‧‧‧處理器
104‧‧‧記憶體控制器
106‧‧‧記憶體陣列
107、216‧‧‧記憶體胞元
108‧‧‧匯流排
110‧‧‧記憶體控制器模組
114‧‧‧WL控制模組
115、115a、212‧‧‧字線
116‧‧‧BL控制模組
117、117a、214‧‧‧位元線
120‧‧‧WL開關電路
122‧‧‧寫回模組
124‧‧‧BL開關電路
126‧‧‧感測模組
200‧‧‧交叉點記憶體系統之部分
210‧‧‧區域WL開關
215‧‧‧區域BL開關
220‧‧‧全域WL開關
222‧‧‧電流鏡
230、232、234‧‧‧電容
240‧‧‧電阻
300‧‧‧圖表
302、304‧‧‧波形
310、312、314‧‧‧時間
400‧‧‧流程圖
402、404、406、408、410、412、414‧‧‧操作
VSELWL‧‧‧WL選擇偏壓電壓
VSELBL‧‧‧BL選擇偏壓電壓
所主張標的物的特徵及優點將自與所主張標的物一致的實施例之以下實施方式顯而易見，該描述應參看隨附圖式來考慮，其中：圖1說明與本發明之若干實施例一致的系統方塊圖；圖2說明與本發明之一個實施例一致的交叉點記憶體系統的一部分；圖3為說明處於設定狀態之記憶體胞元的記憶體胞元電流量變曲線的比較之圖表；以及圖4說明與本發明之各種實施例一致的用於減緩讀取干擾的操作的流程圖。
儘管以下實施方式將參見說明性實施例來進行，但其許多替代例、修改及變化對於熟習此項技術者將係顯而易見的。
較佳實施例之詳細說明
在處於設定狀態之記憶體元件的讀取操作期間，迅速跳回可導致「讀取干擾」，亦即，記憶體元件自設定狀態至重設狀態之弱規劃。組合有與記憶體電路(例如，電極、位元線、字線等)相關聯之有效電容的與迅速跳回相關聯之電壓突變導致具有與有效電容之衰減速率(亦即，RC時間常數)有關的電流尖峰。電流可接著導致記憶體元件之發熱及弱規劃。此讀取干擾可藉由減少記憶體元件之有效電容來減少，該減少有效電容係藉由(例如)在感測區間期間自電壓源解耦目標WL來進行。然而，隨著記憶體胞元陣列大小繼續按比例調整，有效電容可歸因於增加之塊體大小而增加以維持與按比例調整相關聯之陣列效率及/或減小之胞元間距。
感測邊限亦與有效電容有關。感測節點在感測區間期間可耦接至目標記憶體胞元。在感測節點處偵測到的感測信號(亦即，電壓及/或電流)可接著與記憶體胞元之狀態有關。舉例而言，在感測區間開始時，記憶體胞元上之電壓可對應於施加至記憶體胞元用於讀取操作之差動偏壓電壓。對於處於重設狀態之記憶體胞元，此電壓在感測區間內可保持不變，且在感測節點處偵測到之信號亦可保持不變。對於處於設定狀態之記憶體胞元，在電流流經記憶體胞元時，記憶體胞元在感測區間期間可迅速跳回，從而導致記憶體胞元上之電壓的相對劇烈改變。記憶體胞元上之差動電壓可接著減小，且此電壓改變可在感測節點處偵 測到。因此，電壓改變對應於迅速跳回事件(記憶體胞元狀態：設定)，且電壓改變之不存在對應於迅速跳回事件之不存在(記憶體胞元狀態：重設)。感測邊限為對應於處於重設狀態之記憶體胞元的感測信號與對應於處於設定狀態之記憶體胞元的感測信號之間的差。
假定電壓獨立於電容，則在迅速跳回事件期間產生的記憶體胞元上之電壓(V)根據VC=Q而與有效電容(C)及電荷(Q)有關。在迅速跳回事件期間產生之電壓在BL及WL中之至少一者並未浮動時可獨立於電容。感測信號可接著對應於電荷Q自記憶體胞元至感測節點之轉移。電荷Q與電容C成比例，因此若C相對較高，則對於同一電壓V，電荷Q較高。增加之電荷Q可接著導致相對較大之感測邊限及對感測系統中雜訊的降低之易感性。在讀取干擾之狀況下，在迅速跳回期間產生的增加之電荷Q對應於流經記憶體胞元的增加之電流及讀取干擾的增加之似然度。減小有效電容亦減小感測邊限，從而導致減小有效電容以減少讀取干擾與維持有效電容以維持感測邊限之間的取捨。
一般而言，本發明描述一種系統及方法，其經組配以減緩來自與讀取處於設定狀態(亦即，正儲存邏輯一)之記憶體元件相關聯的迅速跳回之讀取干擾(亦即，弱規劃)。該方法及系統經組配以輸出邏輯一且回應於迅速跳回而將邏輯一寫回至記憶體元件。該方法及系統經進一步組配以在感測區間期間維持選定WL(字線)至WL選擇電壓源之耦接(亦即，選擇)。舉例而言，經組配以將選定WL耦接 至WL選擇電壓源之區域WL選擇開關在感測區間的至少一部分期間可被控制為接通或部分斷開。若區域WL選擇開關部分斷開，則其可回應於偵測到迅速跳回而被接通。部分斷開的區域WL選擇開關經組配以減少寫回時間區間(亦即，寫回操作之持續時間)，且因此減少相關聯之讀取完成時間區間。讀取完成時間區間以感測區間之開始而開始，且以寫回操作之完成而結束。接通的區域WL選擇開關經組配以減少讀取潛時(亦即，以起始讀取操作開始且在讀取感測資料就緒時結束之時間區間)。若偵測到迅速跳回，則在迅速跳回之後，區域WL源電壓可轉變至設定類型脈衝以使記憶體元件再結晶，且解決在讀取操作期間可已發生之任何讀取干擾(亦即，非晶化)。
該方法及系統該經進一步組配以藉由維持有效電容來維持感測邊限。有效電容包括寄生電容、耦合電容及/或與目標WL(或位元線(BL))相關聯之電極電容。
在下文中，關於字線來描述用於減緩讀取干擾之技術。與本發明一致的類似技術可用以針對位元線在交叉點記憶體中減緩讀取干擾。
圖1說明與本發明之若干實施例一致的系統方塊圖100。系統100包括處理器102、記憶體控制器104及記憶體陣列106。處理器102藉由匯流排108耦接至記憶體控制器104。處理器102可將包括(一或多個)記憶體位址及/或相關聯資料之讀取及/或寫入請求提供至記憶體控制器104，且可自記憶體控制器104接收讀取資料。記憶體控制器104經 組配以執行記憶體存取操作，例如，讀取目標記憶體胞元及/或寫入至目標記憶體胞元。應注意，為了易於說明及描述而簡化系統100。
記憶體陣列106對應於相變交叉點記憶體的至少一部分，且包括多個字線115、多個位元線117及多個記憶體胞元(例如，記憶體胞元107)。每一記憶體胞元在字線(「WL」)與位元線(「BL」)之交叉點處耦接於WL與BL之間。每一記憶體胞元包括經組配以儲存資訊之記憶體元件，且可包括耦接至記憶體元件之記憶體胞元選擇器件(亦即，選擇器)。選擇器件可包括雙向臨限開關、二極體、雙極接面電晶體、場效電晶體等。記憶體陣列106經組配以儲存二進位資料，且可被寫入(亦即，規劃)或讀取。
記憶體控制器104包括記憶體控制器模組110、WL控制模組114及BL控制模組116。記憶體控制器模組110經組配以執行與記憶體控制器104相關聯之操作。舉例而言，記憶體控制器模組110可管理與處理器102之通訊。記憶體控制器模組110可經組配以識別與每一所接收記憶體位址相關聯之一或多個目標WL。記憶體控制器模組110可經組配以至少部分基於目標WL識別符來管理WL控制模組114及BL控制模組116之操作。
WL控制模組114包括WL開關電路120及寫回模組122。在一些實施例中，WL控制模組114可包括感測模組，例如，展示於BL控制模組116中之感測模組126。WL控制模組114經組配以自記憶體控制器模組110接收目標 WL位址且選擇一或多個WL用於讀取及/或寫入操作。WL控制模組114可經組配以藉由將WL選擇偏壓電壓VSELWL耦接至目標WL而選擇目標WL，且可經組配以藉由將WL取消選擇偏壓電壓VDESWL耦接至WL而取消選擇WL。WL控制模組114可耦接至包括於記憶體陣列106中之多個WL 115。每一WL可耦接至對應於數個BL 117之數個記憶體胞元。
WL開關電路120可包括多個開關，每一開關經組配以將各別WL(例如，WL 115a)耦接至VSELWL以選擇各別WL 115a(或將各別WL解耦)。舉例而言，開關電路120可包括多個電晶體。在一些實施例中，WL開關電路120可包括經組配以具有完全接通狀態、完全斷開狀態及/或部分斷開狀態之開關。完全接通對應於極低阻抗(例如，短路)，且完全斷開對應於極高阻抗(例如，開路)。部分斷開對應於開路與短路之間的導電狀態。
感測模組126經組配以偵測(例如)讀取操作期間之迅速跳回事件，且將迅速跳回事件傳達至(例如)記憶體控制器110及/或寫回模組122。寫回模組122經組配以控制WL開關電路120以將選定記憶體胞元(例如，記憶體胞元107)維持為耦接至VSELWL歷時具有足夠持續時間之時間區間，從而將記憶體胞元107規劃回至設定狀態。寫回模組122經組配以回應於讀取操作期間之迅速跳回事件而控制開關電路120。
BL控制模組116包括BL開關電路124。BL控制模組116可包括感測模組126。在一些實施例中，BL控制模組 116可包括寫回模組，例如，寫回模組122。在一些實施例中，WL控制模組114可包括感測模組126。BL控制模組116經組配以選擇一或多個BL用於讀取及/或寫入操作。BL控制模組116可經組配以藉由將BL選擇偏壓電壓VSELBL耦接至目標BL而選擇目標BL，且可經組配以藉由將BL取消選擇偏壓電壓VDESBL耦接至BL而取消選擇BL。BL開關電路124類似於WL開關電路120，唯BL開關電路124經組配以將VSELBL耦接至目標BL除外。
舉例而言，回應於來自記憶體控制器模組110之信號，WL控制模組114及BL控制模組116可經組配以藉由將WL 115a耦接至VSELWL且將BL 117a耦接至VSELBL來選擇目標記憶體胞元(例如，記憶體胞元107)用於讀取操作。感測模組126可接著經組配以監視WL 115a及/或BL 117a歷時感測區間以便判定是否發生迅速跳回事件。若感測模組126偵測到迅速跳回事件，則記憶體胞元107可處於設定狀態，且寫回模組122可經組配以將記憶體胞元107規劃至設定狀態。若感測模組126在感測區間中並未偵測到迅速跳回事件，則記憶體胞元107可處於重設狀態，且記憶體胞元107回應於相關聯之讀取操作而可能未由寫回模組122規劃。
因此，WL控制模組114及/或BL控制模組116可經組配以選擇目標記憶體胞元用於讀取操作，起始讀取操作，在感測區間中監視選定記憶體胞元以監測迅速跳回，且若在感測區間期間偵測到迅速跳回事件，則規劃選定記憶體胞元。以此方式，讀取干擾可由寫回操作來減緩。
圖2說明與本發明之一個實施例一致的交叉點記憶體系統之部分200。部分200包括區域WL開關210、區域BL開關215、全域WL開關220、電流鏡222以及WL 212及BL 214，WL 212及BL 214在記憶體胞元216處交叉且耦接至記憶體胞元216。部分200進一步包括多個電容230、232、234。處於接通狀態之全域WL開關220經組配以在區域WL開關210亦接通(或部分斷開)時啟用記憶體胞元216與感測節點之間的感測路徑。
電容230、232、234對應於與交叉點記憶體系統部分200相關聯之寄生電容。電容230對應於WL 212的自記憶體胞元216至區域WL開關210之電容。電容232對應於區域WL開關210與全域電容WL開關220之間的電路之電容。電容234對應於與中央電路節點相關聯之電容，該中央電路節點耦接至多個全域WL(未圖示)。因此，電容230、232、234係關於與交叉點記憶體系統相關聯之路由、器件及/或區域耦接。
在一些實施例中，部分200可包括電阻240。電阻240可串聯地添加於區域WL開關210與WL 212之間以隔離耦接至記憶體胞元216之其他電容。此等其他電容可回應於電流而充電，但其充電速率可根據RC時間常數而受電阻240限制，其中R為電阻240之電阻值，且C為與其他電容中之每一者相關聯的電容值。
電流鏡222經組配以在如本文中所描述之讀取操作期間的迅速跳回事件之後促進寫回程序。電流鏡222經組 配以在已偵測到迅速跳回之情況下供應電流，該電流經組配以設定記憶體胞元216(換言之，寫回)。
區域WL開關210經組配以將WL 212耦接至WL選擇電壓VSELWL，且區域BL開關215經組配以將BL 214耦接至BL選擇電壓VSELBL。舉例而言，回應於包括記憶體胞元216之讀取請求，VSELWL可耦接至WL 212且VSELBL可耦接至BL 214。最初，全域WL開關220、區域WL開關210及區域BL開關215可斷開，且WL 212可耦接至WL取消選擇電壓VDESWL(未圖示)，且BL 214可耦接至BL取消選擇電壓VDESBL(未圖示)。回應於讀取請求，全域WL開關220可接通以將感測節點耦接至區域WL開關210，區域BL開關215可接通以將BL 214耦接至VSELBL，且區域WL開關210可接通以將WL 212耦接至VSELWL且耦接至全域WL開關220。在經組配以允許電容230、232、234達成穩定狀態(亦即，充電)的時間區間之後，感測區間可開始。在一實施例中，區域WL開關210可在感測區間期間保持接通(亦即，低阻抗狀態)。在另一實施例中，區域WL開關210可經控制以在感測區間開始時或接近開始時處於部分斷開狀態(亦即，經控制處於中間阻抗狀態)，且在迅速跳回不發生(亦即，記憶體胞元狀態重設)之情況下在感測區間期間維持部分斷開，或回應於迅速跳回事件而完全接通。控制區域WL開關210至部分斷開狀態經組配以減少感測區間(及迅速跳回事件(若存在))期間之有效電容。控制區域WL開關210至部分斷開狀態經進一步組配以減少寫回時間(相較於區域WL開關210在感測 區間期間完全斷開)，且因此減少讀取完成時間。區域WL開關210部分斷開對應於開關210的增加之有效電阻(相較於處於完全接通狀態的開關之相對低阻抗)。增加的有效電阻控制(限制)可流經區域WL開關210之最大電流。換言之，處於區域斷開狀態的區域WL開關210起電流限制電阻作用。因此，儘管與電路相關聯之相對較大電容耦接至區域WL選擇開關210，但可流經胞元之峰值電流受部分斷開開關210限制。與藉由受限電流向相對較大電容充電相關聯的時間段可相對較長。與本發明一致的交叉點記憶體胞元可受相對高電流干擾，因此在延長的時間段內允許受限電流可限制讀取干擾。
在感測區間期間將區域WL開關210維持於接通狀態經組配以減少讀取潛時(亦即，讀取感測資料就緒)。將區域WL開關210維持於接通狀態促進在感測節點上產生感測信號，此係因為處於接通狀態之區域WL開關210允許電流流出且由感測電路(例如，感測模組126)偵測到。若偵測到迅速跳回，則可接著起始判定讀取結果、寫回，如本文所描述。
感測模組(例如，圖1之感測模組126)可耦接至感測節點且經組配以判定在感測區間期間是否發生迅速跳回事件。若偵測到迅速跳回，則記憶體胞元216可處於設定狀態，且寫回控制模組經組配以控制區域WL開關210從而將邏輯一寫入(亦即，規劃)至記憶體胞元216。一個迅速跳回事件可導致僅部分破壞性讀取，使得寫回控制模組可經組 配以將少於完全設定脈衝之脈衝(部分設定脈衝)提供至記憶體胞元216。提供少於完全設定脈衝之脈衝經組配以減少及/或最小化與寫回相關聯之讀取潛時效應。完全設定脈衝之持續時間可影響讀取潛時，且可影響讀取頻寬(可在時間區間中執行之讀取的數目)。部分設定脈衝之持續時間少於完全設定脈衝之持續時間。與本發明相一致，部分設定脈衝經組配以在經組配以減少讀取干擾的與讀取操作相關聯之迅速跳回事件之後設定記憶體胞元216。讀取潛時效應可藉由以下操作來進一步減少：一偵測到迅速跳回便傳送記憶體胞元狀態資料(亦即，邏輯一)，及允許寫回在背景中繼續。若在感測區間期間未偵測到迅速跳回，則記憶體胞元216可處於重設狀態，且寫回可不起始。在此狀況下，可輸出邏輯零。
圖3為說明處於設定狀態之記憶體胞元的記憶體胞元電流量變曲線之比較的圖表300。如本文中所描述，圖表300經組配以說明以下兩者之間的相對電流位準及相對時間：經組配以在感測區間期間斷開(亦即，完全斷開)各別區域WL開關(例如，區域WL開關210)之系統，及經組配以將區域WL開關維持為接通或部分斷開之系統。因此，垂直軸線對應於呈任意單位(a.u.)之電流，且水平軸線對應於呈任意單位(a.u.)之時間。波形302說明在各別區域WL開關完全斷開時與讀取操作相關聯之迅速跳回事件。波形304說明當區域WL開關在迅速跳回事件期間維持接通或經控制以部分斷開且維持接通直至寫回完成時迅速跳回事件之後的 電流量變曲線。時間310對應於波形302之讀取潛時(亦即，讀取感測資料就緒)及讀取操作完成。時間312對應於與本發明一致的方法及系統之讀取潛時，且時間314對應於讀取完成時間(亦即，讀取操作完成)。應注意，時間314包括與寫回操作相關聯之時間區間，如本文中所描述。因此，在時間314之前(例如，在時間312或接近時間312)可能已輸出邏輯一。
時間310對應於記憶體胞元(例如，圖1之記憶體胞元107及/或圖2之記憶體胞元216)處於重設狀態(亦即，儲存邏輯零)時的讀取感測資料就緒，而不管各別區域WL開關接通抑或斷開。換言之，當記憶體胞元處於重設狀態時，記憶體胞元保持於高阻抗狀態，且差動偏壓電壓(亦即，VSELBL減去VSELWL)不足以引起迅速跳回，因此電流可不流經記憶體胞元。
圖4說明與本發明之各種實施例一致的用於在交叉點記憶體中減緩讀取干擾之操作的流程圖400。操作可(例如)由包括WL控制模組114及BL控制模組116之記憶體控制器(例如，記憶體控制器104)來執行。流程圖400描繪經組配以減緩讀取干擾之例示性操作。詳言之，流程圖400描繪例示性操作，其經組配以在偵測到迅速跳回(從而指示記憶體胞元處於設定狀態)之情況下將邏輯一寫回至記憶體胞元，如本文所描述。
流程圖400之操作可以在操作402處選擇WL開始。舉例而言，可藉由經由區域WL開關將WL耦接至WL選 擇電壓來選擇WL。舉例而言，區域WL開關可為電晶體，且可自斷開狀態轉變至接通狀態以將WL耦接至WL選擇電壓。在一些實施例中，選定WL開關可在操作404處轉變至部分斷開。使選定WL開關自接通轉變至部分斷開經組配以減少感測區間期間之有效WL電容，如本文所描述。在操作406處，可判定是否偵測到迅速跳回事件。迅速跳回事件之發生經組配以指示，相關聯記憶體胞元之狀態為邏輯一。若偵測到迅速跳回事件，則可在操作408處輸出邏輯一。在包括操作404之實施例中，在操作409處，可接通選定WL開關。在操作410處，可執行邏輯一之寫回。舉例而言，寫回可包括若區域WL開關在迅速跳回發生時部分斷開，則將該區域WL開關轉變至完全接通。在另一實例中，寫回可包括將區域WL開關維持為完全接通，直至寫回完成。程式流程可接著在操作414處終止。若未偵測到迅速跳回事件，則可在操作412處輸出邏輯零。程式流程可接著在操作414處終止。
因此，流程圖400之操作經組配以起始對目標記憶體胞元之讀取操作，且在偵測到迅速跳回事件之情況下輸出邏輯一且寫回邏輯一。可藉由將邏輯一寫回至記憶體胞元來適應(亦即，減緩)由於迅速跳回事件而產生之讀取干擾。
雖然圖4說明根據一個實施例之各種操作，但應理解，並非描繪於圖4中之所有操作對於其他實施例係必要的。實際上，本文中充分預期到，在本發明之其他實施例 中，描繪於圖4中之操作及/或本文中所描述之其他操作可以任何圖式中未具體展示之方式組合，但仍與本發明充分一致。因此，針對在一個圖式中並未準確展示之特徵及/或操作的申請專利範圍被認為在本發明之範疇及內容內。
如本文中之任何實施例中所使用，術語「模組」可係指經組配以執行前述操作中之任一者的應用程式、軟體、韌體及/或電路。軟體可體現為記錄於非暫時性電腦可讀儲存媒體上之軟體套件、程式碼、指令、指令集及/或資料。韌體可體現為硬編碼(非依電性)於記憶體器件中之程式碼、指令或指令集及/或資料。
如本文中任何實施例中所使用，「電路」可(例如)單獨或組合地包含固線式電路、可規劃電路(諸如，包含一或多個個別指令處理核心之電腦處理器)、狀態機電路，及/或儲存由可規劃電路執行之指令的韌體。模組可共同或個別地體現為形成較大系統之部分的電路，例如，積體電路(IC)、系統單晶片(SoC)、桌上型電腦、膝上型電腦、平板電腦、伺服器、智慧型手機等。
在一些實施例中，硬體描述語言可用以指定用於本文中所描述之各種模組及/或電路的電路及/或邏輯實施。舉例而言，在一個實施例中，硬體描述語言可遵照或相容於超高速積體電路(VHSIC)硬體描述語言(VHDL)，該語言實現本文中所描述之一或多個電路及/或模組的半導體製造。VHDL可遵照或相容於IEEE標準1076-1987、IEEE標準1076.2、IEEE1076.1、VHDL-2006之IEEE草案3.0、 VHDL-2008之IEEE草案4.0，及/或IEEE VHDL標準之其他版本，及/或其他硬體描述標準。
因此，已描述了經組配以減緩來自與讀取記憶體元件相關聯之迅速跳回的讀取干擾(亦即，弱規劃)的系統及方法，該記憶體元件處於設定狀態(亦即，正儲存邏輯一)。該方法及系統經組配以輸出邏輯一，且回應於迅速跳回而將邏輯一寫回至記憶體胞元。該方法及系統經進一步組配以在感測區間之至少一部分期間維持選定WL(字線)至WL選擇電壓源之耦接。
根據一個態樣，提供一種裝置。該裝置該包括一記憶體控制器模組，該記憶體控制器模組經組配以選擇一目標記憶體胞元用於一記憶體存取操作。該記憶體控制器包括：一感測模組，其經組配以判定在一感測區間期間是否發生一迅速跳回事件；及一寫回模組，其經組配以在偵測到一迅速跳回事件之情況下將一邏輯一寫回至該記憶體胞元。
根據另一態樣，提供一種方法。該方法包括：藉由一記憶體控制器選擇一目標記憶體胞元用於一記憶體存取操作；藉由一感測模組判定在一感測區間期間是否發生一迅速跳回事件；以及在偵測到一迅速跳回事件之情況下藉由一寫回模組將一邏輯一寫回至該記憶體胞元。
根據另一態樣，提供一種系統。該系統包括：一處理器；一交叉點記憶體陣列，其包括一目標記憶體胞元、一目標字線(WL)及一目標位元線(BL)，該目標記憶體胞元 耦接於該目標WL與該目標BL之間；以及一記憶體控制器，其耦接至該處理器及該交叉點記憶體陣列。該記憶體控制器經組配以選擇一目標記憶體胞元用於一記憶體存取操作。該記憶體控制器包括：一感測模組，其經組配以判定在一感測區間期間是否發生一迅速跳回事件；及一寫回模組，其經組配以在偵測到一迅速跳回事件之情況下將一邏輯一寫回至該記憶體胞元。
本文中已描述了各種特徵、態樣及實施例。該等特徵、態樣及實施例易於彼此組合以及作出變化及修改，如熟習此項技術者將理解。本發明因此應視為涵蓋此等組合、變化及修改。
100‧‧‧系統方塊圖
102‧‧‧處理器
104‧‧‧記憶體控制器
106‧‧‧記憶體陣列
107‧‧‧記憶體胞元
108‧‧‧匯流排
110‧‧‧記憶體控制器模組
114‧‧‧WL控制模組
115、115a‧‧‧字線
116‧‧‧BL控制模組
117、117a‧‧‧位元線
120‧‧‧WL開關電路
122‧‧‧寫回模組
124‧‧‧BL開關電路
126‧‧‧感測模組

Claims (12)

  1. 一種電子裝置，其包含：一記憶體控制器，其經組配以選擇用於一記憶體存取操作之一目標記憶體胞元，該記憶體控制器包含：一感測模組，其經組配以判定在一讀取完成時間區間之一感測區間的期間是否發生一迅速跳回事件；及一寫回模組，回應於在該讀取完成時間區間的期間偵測到一迅速跳回事件之情況下，其經組配以在該讀取完成時間區間的期間將邏輯一(logic one)寫回至該記憶體胞元；以及開關電路，其包含經組配以將一目標字線(WL)耦接至一WL選擇電壓源的一WL開關、及經組配以將一目標位元線(BL)耦接至一BL選擇電壓源的一BL開關；其中該記憶體控制器經組配以控制該開關電路在該感測區間之該開始時或接近該開始時部分斷開該WL開關及該BL開關中之至少一者並且回應於在該讀取完成時間區間的期間偵測到一迅速跳回事件之情況下接通該WL開關或該BL開關中之至少一者。
  2. 如請求項1之電子裝置，其中該記憶體控制器經組配以控制該開關電路在該感測區間之開始之前接通該WL開關及該BL開關。
  3. 如請求項1之電子裝置，其中該記憶體控制器經組配以 在偵測到一迅速跳回事件之情況下輸出邏輯一。
  4. 如請求項1之電子裝置，其中該記憶體控制器經組配以在未偵測到一迅速跳回事件之情況下輸出邏輯零(logic zero)。
  5. 一種用於減緩讀取干擾之方法，其包含：藉由一記憶體控制器來選擇用於一記憶體存取操作的一目標記憶體胞元；藉由一感測模組來判定在一讀取完成時間區間之一感測區間的期間是否發生一迅速跳回事件；以及回應於在該讀取完成時間區間之期間偵測到一迅速跳回事件之情況下藉由一寫回模組在該讀取完成時間區間之期間來將邏輯一(logic one)寫回至該記憶體胞元；藉由該記憶體控制器來控制該開關電路以在該感測區間之該開始時或接近該開始時部分斷開一字線(WL)開關或一位元線(BL)開關中之至少一者；以及藉由該記憶體控制器來控制該開關電路以回應於在該讀取完成時間區間的期間偵測到一迅速跳回事件之情況下接通該WL開關或該BL開關中之至少一者。
  6. 如請求項5之方法，其進一步包含：藉由該記憶體控制器來控制該開關電路以在該感測區間的開始之前接通一WL開關及一BL開關。
  7. 如請求項5之方法，其進一步包含：在偵測到一迅速跳回事件之情況下藉由該記憶體 控制器來輸出邏輯一。
  8. 如請求項5之方法，其進一步包含：在未偵測到一迅速跳回事件之情況下藉由該記憶體控制器來輸出邏輯零(logic zero)。
  9. 一種運算系統，其包含：一處理器；一交叉點記憶體陣列，其包含一目標記憶體胞元、一目標字線(WL)及一目標位元線(BL)，該目標記憶體胞元耦接於該目標WL與該目標BL之間；一記憶體控制器，其耦接至該處理器及該交叉點記憶體陣列，該記憶體控制器經組配以選擇用於一記憶體存取操作之一目標記憶體胞元，該記憶體控制器包含：一感測模組，其經組配以判定在一讀取完成時間區間之一感測區間的期間是否發生一迅速跳回事件；及一寫回模組，其經組配以回應於在該讀取完成時間區間之期間偵測到一迅速跳回事件之情況下將邏輯一(logic one)在該讀取完成時間區間之期間寫回至該記憶體胞元；以及開關電路，該開關電路包含經組配以將一目標字線(WL)耦接至一WL選擇電壓源的一WL開關、及經組配以將一目標位元線(BL)耦接至一BL選擇電壓源的一BL開關；其中該記憶體控制器經組配以控制該開關電路在 該感測區間之該開始時或接近該開始時部分斷開該WL開關或該BL開關中之至少一者並且回應於在該讀取完成時間區間之期間偵測到一迅速跳回事件之情況下接通該WL開關及該BL開關中之至少一者。
  10. 如請求項9之運算系統，其中該記憶體控制器經組配以控制該開關電路在該感測區間的開始之前接通該WL開關及該BL開關。
  11. 如請求項9之運算系統，其中該記憶體控制器經組配以在偵測到一迅速跳回事件之情況下輸出邏輯一。
  12. 如請求項9之運算系統，其中該記憶體控制器經組配以在未偵測到一迅速跳回事件之情況下輸出邏輯零(logic zero)。
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