TWI550605B - 用於減少在交叉點記憶體中的電容耦合之記憶體控制器 - Google Patents

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TWI550605B
TWI550605B TW103126918A TW103126918A TWI550605B TW I550605 B TWI550605 B TW I550605B TW 103126918 A TW103126918 A TW 103126918A TW 103126918 A TW103126918 A TW 103126918A TW I550605 B TWI550605 B TW I550605B
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Description

用於減少在交叉點記憶體中的電容耦合之記憶體控制器 發明領域
本揭示案係關於用於交叉點記憶體陣列之控制技術。
發明背景
相變記憶體為通常將硫屬化物材料用於記憶體元件的記憶體裝置。記憶體元件為實際上儲存資訊的單元。在操作中，相變記憶體藉由在非晶相與晶相之間改變記憶體元件之相位來將資訊儲存於記憶體元件上。硫屬化物材料可表現出晶相或非晶相，進而表現出低傳導性或高傳導性。通常，非晶相具有低傳導性(高阻抗)且與重設狀態(邏輯0)相關聯，且晶相具有高傳導性(低阻抗)且與設定狀態(邏輯1)相關聯。記憶體元件可包括在記憶胞元(memory cell)中，該記憶胞元亦包括選擇器，亦即，耦合至該記憶體元件之選擇裝置。選擇裝置經組配來促進將多個記憶體元件組合至陣列中。
相變記憶體元件可佈置在交叉點記憶體陣列中，該記憶體陣列包括佈置成柵格的列位址線及行位址線。分別稱為字線(WL)及位元線(BL)的列位址線及行位址線在柵格之形成中交叉，且各記憶胞元在WL與BL交叉(亦 即，交叉點)之處耦合於WL與BL之間。應注意的是，列及行係用來提供交叉點記憶體中之WL及BL佈置的定性描述之便利術語。
在程式設計操作期間，可藉由將第一偏壓施加至WL以及將第二偏壓施加至BL從而產生跨記憶胞元之可使電流在記憶體元件中流動的差分偏壓來改變記憶體元件之相位。可使差分偏壓跨記憶胞元維持足以使記憶體元件「彈回(snap back)」的第一時間週期，且接著維持第二時間週期來將記憶體元件自非晶態轉變成晶態或自晶態轉變成非晶態。彈回為複合記憶體元件之屬性，該屬性引起傳導性突變及跨記憶體元件之電壓的相關聯突變。
在讀取操作中，經由將第一偏壓施加至WL及將第二偏壓施加至BL達一時間間隔來選擇目標記憶胞元，該WL及該BL在該目標記憶胞元處交叉。跨記憶體元件之所得差分偏壓經組配成大於記憶體元件之最大設定電壓且小於最小重設電壓。作為回應，目標記憶體元件可能彈回或可能不彈回，取決於記憶體元件是處於晶態(設定)還是非晶態(重設)中。耦合至記憶體元件之感測電路經組配來在感測時間間隔中偵測彈回之存在或不存在。接著，彈回之存在可解釋為邏輯1，且彈回之不存在可解釋為邏輯0。
交叉點記憶體陣列對於包括電極電容及相鄰導體之間的電容耦合(亦即，線對線電容)的寄生電容敏感，尤其在彈回期間。耦合電容可存在於目標WL與相鄰WL或目標BL與相鄰BL之間。彈回期間的電壓(及記憶體元件之電導)突變可感應來自寄生電容的穿過記憶胞元之相對較高的電流。此等電流可導致對記憶體元件的干擾或損壞，且因此可縮短記憶體元件及/或記憶體陣列之使用壽命。
在記憶體存取操作之前，WL及BL通常耦合至標稱偏壓，以使極少能量或無能量儲存於耦合電容中。在記憶體存取操作期間，目標WL及/或目標BL可自標稱偏壓解耦且耦合至不同的選擇偏壓。隨著所選擇WL及/或BL上之電壓轉變成選擇偏壓，在所選擇WL與相鄰WL及/或所選擇BL與相鄰BL之間產生電位差。耦合電容可回應於此變化的電位差(i=C dv/dt)而開始充電(亦即，儲存能量)。當目標WL或BL達到選擇偏壓時，非零電壓跨耦合電容而存在(例如，|V選擇偏壓-V標稱偏壓|)，且耦合電容儲存等於½ CV2的能量。跨目標記憶胞元之電位差(電壓)則為WL選擇偏壓與BL選擇偏壓之間的差。
若彈回事件發生，則記憶體元件之阻抗急劇降低，且跨記憶胞元之電壓亦急劇降低。電流可回應於電壓變化而自耦合電容器流出。因為目標WL耦合至選擇偏壓源且相鄰WL耦合至標稱偏壓源，所以在瞬變期間，來自供應電壓源之電流將在該等源試圖將該等源之供應電壓分別維持在V選擇及V標稱處時於目標WL及相鄰WL兩者中流動。耦合電容亦可以位移電流及/或傳導電流之形式貢獻能量。因此，穿過記憶胞元之電流包括來自儲存於耦合電容、電壓源中之能量及與電極電容相關聯之能量的貢獻。
額外電容可存在於記憶體元件與解碼電路及/或感測電路之間的信號路徑中。一種用於降低干擾的技術將在彈回時使解碼電路及感測電路自目標記憶體元件斷開且在彈回事件之後重新連接解碼電路及感測電路。此技術的缺點在於，藉由彈回產生的信號可在重新連接至解碼電路及感測電路之後降級，從而導致對記憶體元件之狀態的不可靠偵測。經組配來減輕不良電容耦合之效應的其他技術 通常涉及增加的組件計數、降低的效率及/或增加的電路複雜性。
依據本發明之一實施例，係特地提出一種設備，其包含：一記憶體控制器模組，其經組配來回應於一記憶體存取請求而識別一目標字線，該目標字線包括在一交叉點記憶體中，該記憶體控制器模組進一步經組配來對該交叉點記憶體之一記憶胞元進行一記憶體存取操作，該記憶胞元耦合在該目標字線與一位元線之間；以及一字線控制模組，其經組配來使與該目標字線相鄰的至少一相鄰字線浮動，該浮動包含自一第一電壓源或一第二電壓源中之至少一者解耦該至少一相鄰字線。
T1~T5‧‧‧時間間隔
100‧‧‧系統方塊圖/系統
102‧‧‧處理器
104‧‧‧記憶體控制器
106‧‧‧記憶體陣列
107‧‧‧記憶胞元/記憶體元件
108‧‧‧匯流排
110‧‧‧記憶體控制器模組
112‧‧‧子群視窗模組
113‧‧‧子群資料
114‧‧‧WL控制模組
115‧‧‧字線/WL
230、230a~230h、315、315a~315h‧‧‧WL
116‧‧‧BL控制模組
117‧‧‧位元線/BL
117a‧‧‧BL/目標BL
118‧‧‧感測模組
200‧‧‧WL控制模組
210‧‧‧選擇模組
212‧‧‧選擇匯流排/匯流排
214a~214h‧‧‧選擇開關
220‧‧‧取消選擇模組
222‧‧‧取消選擇線
224a~224h‧‧‧取消選擇開關
300‧‧‧實例
303‧‧‧BL選擇電壓源
305‧‧‧BL閘極控制模組/BL閘極控制
306‧‧‧記憶體陣列之部分/記憶體陣列
307‧‧‧BL取消選擇電壓源/模組
310‧‧‧選擇模組
309、311、312、313‧‧‧匯流排
311a‧‧‧時序圖/閘極輸入線/BL閘極控制輸入
312f‧‧‧時序圖/WL n閘極控制輸出
314a~314h‧‧‧WL選擇開關/n通道電晶體/選擇開關/WL選擇電晶體/選擇電晶體
316‧‧‧選擇賦能線/WL選擇賦能線
317a、317h‧‧‧BL開關模組
319a‧‧‧p通道增強模式MOSFET/電晶體
320‧‧‧WL p閘極控制模組
321‧‧‧WL n閘極控制模組/WL n閘極控制
321a‧‧‧n通道增強模式MOSFET/電晶體
322‧‧‧線/時序圖/控制線
323‧‧‧WL選擇賦能模組
324a、324f、324h‧‧‧p通道電晶體/取消選擇開關/WL取消選擇開關/WL取消選擇電晶體
330‧‧‧WL選擇電壓源
332‧‧‧WL取消選擇電壓源
400‧‧‧時序圖及圖表
402‧‧‧實線/目標WL電壓
404‧‧‧虛線/相鄰WL電壓波形/相鄰WL電壓
406‧‧‧實線/目標BL電壓
408‧‧‧虛線/相鄰BL電壓
423‧‧‧時序圖
510‧‧‧實例/第一實例
520‧‧‧實例/第二實例
530‧‧‧實例/第三實例
540‧‧‧實例/第四實例
511‧‧‧浮動WL之第一子群之一部分
512、522、526、532、542‧‧‧子群
512a、512b、512d~512h、522a~522e、522g、522h、532a、532b、532d~532h、542a~542e、542g、542h‧‧‧浮動WL/相鄰WL
512c、522f、532c、542f‧‧‧目標WL
516、536‧‧‧取消選擇的字線之第一子群/子群
518、528、538、548‧‧‧取消選擇的WL之第二子群/子群
519‧‧‧浮動WL之第二子群之一部分
529‧‧‧浮動WL之第二子群
539、549‧‧‧第二子群
544‧‧‧取消選擇的WL之第一子群之一部分
546‧‧‧取消選擇的WL之第三子群之一部分/子群
600、700‧‧‧流程圖
602~614、702~720‧‧‧操作
所請求標的之特徵及優點自與所請求標的一致的實施例之以下詳細描述將為顯而易見的，應參考隨附圖式考慮該描述，在隨附圖式中：圖1例示出與本揭示案之若干實施例一致的系統方塊圖；圖2例示出與本揭示案之一示範性實施例一致的字線控制模組方塊圖；圖3例示出與本揭示案之一實施例一致的位元線控制模組、字線控制模組及記憶體元件之一實例；圖4例示出圖3中所例示的實例之字線電壓波形及位元線電壓波形以及時序圖；圖5例示出與本揭示案之各種實施例一致的一系列四個順序記憶體存取請求的WL之局部鄰域的實例；圖6例示出與本揭示案之各種實施例一致的包括界定 子群之操作的流程圖；以及圖7例示出與本揭示案之各種實施例一致的用於進行記憶體存取之操作的流程圖。
儘管以下詳細描述將參考例示性實施例來進行，但熟習該項技術者將明白該等實施例之許多替選方案、修改及變化。
較佳實施例之詳細說明
一般而言，本揭示案描述經組配來在記憶體存取操作期間減少與交叉點記憶體中之目標字線(或位元線)相關聯的有效電容之系統及方法。有效電容包括與目標字線(或位元線)相關聯的寄生電容、耦合電容及/或電極電容。系統及方法經組配來自所選擇偏壓源解耦與目標位址線之每一側相鄰的至少一位址線，亦即，在存取記憶胞元之前使該至少一位址線「浮動」。系統及方法經組配來界定(或選擇)位址線(字線或位元線)之子群，該子群包括至少一相鄰位址線。當針對記憶體存取操作(例如，讀取操作或寫入操作)識別子群中之位址線時，系統及方法經組配來決定所識別的位址線是否位於過於接近子群之邊界之處。如本文所使用，邊界與子群之最大位址或最小位址有關。若所識別的位址線過於接近邊界，則可界定新子群，該新子群包括所識別的位址線及介於該所識別的位址線與子群之邊界之間的多個相鄰位址線。
系統及方法進一步經組配來自第一電壓源(「取消選擇電壓源」)解耦子群中的位址線中至少一者，且自第二電壓源(「選擇電壓源」)解耦除目標位址線之外的位址線中之選擇的一位址線。選擇電壓源及取消選擇電壓源對應 於用於記憶體元件之偏壓源，如以下將更為詳細地描述。子群中的相鄰位址線可因此浮動，進而藉由減少目標位址線與相鄰位址線之間的電容耦合(亦即，線對線電容)之效應來減少與目標位址線相關聯的有效電容。解耦之持續時間經組配成包括足以允許目標記憶體元件之讀取或寫入的時間間隔。系統及方法經組配來保持將目標記憶體元件耦合至解碼路徑及相關聯的解碼電路及/或感測電路，進而促進對目標記憶體元件之狀態的可靠感測。
本應用之發明者已瞭解到，使目標位址線之每一側上的最小兩個相鄰位址線浮動對於大多數應用而言足以達成有效電容之大幅減少，但是使目標位址線之每一側上的一個位址線浮動對於一些應用而言可導致有效電容之充分減少。儘管可藉由使目標線之每一側上的多於兩個相鄰位址線浮動來進一步減少有效電容，但是浮動的每一額外位址線產生相對較少的有效電容減少，亦即有效電容之減少相對快速地漸進為零。
本應用之發明者已進一步瞭解到，包括目標位址線的八個位址線之標稱子群大小提供相對有效的子群大小。八個的子群大小包括多達四個目標位址線而無需移動(亦即，重新界定)子群。因此，藉由針對記憶體存取(例如，四個)之子集而非使用每個記憶體存取重新界定子群可提供處理效率。進一步瞭解到，八個的子群大小經組配來在二進制環境中提供進一步效率，因為八為二之冪。
因此，利用與本揭示案一致的系統及方法，在相變交叉點記憶體系統中，可減少有效電容且可保留記憶體元件讀取準確度。
在下文中，相關於兩個字線及記憶體讀取操作描 述了用於減少有效電容之技術。與本揭示案一致，類似技術可利用來減少用於位元線及/或寫入操作的交叉點記憶體中之電容耦合。
圖1例示出與本揭示案之若干實施例一致的系統方塊圖100。系統100包括處理器102、記憶體控制器104及記憶體陣列106。處理器102藉由匯流排108耦合至記憶體控制器104。處理器102可提供包括記憶體位址之讀取及/或寫入請求及/或相關聯資料至記憶體控制器104，且可自記憶體控制器104接收讀取資料。應注意的是，系統100經簡化以便於例示及描述。
記憶體陣列106對應於相變交叉點記憶體之至少一部分，且包括多個字線115、多個位元線117及多個記憶胞元，例如記憶胞元107。各記憶胞元在WL與BL之交叉點處耦合於字線(「WL」)與位元線(「BL」)之間。各記憶胞元包括經組配來儲存資訊之記憶體元件，且可包括耦合至該記憶體元件之記憶胞元選擇裝置。選擇裝置可包括雙向定限開關、二極體、雙極型接面電晶體、場效電晶體等等。記憶體陣列106經組配來儲存二進制資料，且可經寫入或讀取，如本文所描述。
記憶體控制器104包括記憶體控制器模組110、子群視窗模組112、WL控制模組114及BL控制模組116。記憶體控制器模組110經組配來進行與記憶體控制器104相關聯的操作。例如，記憶體控制器模組110可管理與處理器102的通訊。記憶體控制器模組110可經組配來識別與各接收的記憶體位址相關聯的一或多個目標WL。例如，WL識別符可對應於WL位址。記憶體控制器模組110可經組配來至少部分基於目標WL識別符管理WL控制模組114及BL控制模 組116之操作。
子群視窗模組112經組配來進行如本文所描述之視窗操作。在一些實施例中，子群視窗模組112可經組配來擷取由處理器102提供至記憶體控制器104的各記憶體位址，且決定與各記憶體位址相關聯的一或多個目標WL識別符。在一些實施例中，子群視窗模組112可經組配來自記憶體控制器模組110檢索一或多個目標WL識別符。
子群視窗模組112經組配來決定WL之子群，以用於自該等WL之偏壓供應解耦。可基於目標WL識別符決定WL之子群。例如，子群可由WL位址識別，且可由最大WL位址及最小WL位址指定。在另一實例中，可由子群大小及最大WL位址或最小WL位址指定WL位址之子群。子群大小對應於WL位址之範圍的最大WL位址與最小WL位址之間的差。
在一些實施例中，可至少部分基於記憶體陣列106大小、與記憶體陣列106相關聯的WL之數目及/或所需的有效電容減少之量預先決定子群及/或子群大小。例如，可回應於記憶體存取請求(例如，基於目標WL識別符)預先決定或可界定包括多個子群的WL之局部鄰域。可取消選擇局部鄰域中之交替子群或使該等交替子群浮動，如本文所描述。局部鄰域、子群及/或子群大小可經組配來降低電路複雜性及/或能量消耗，同時減少有效電容，如本文所描述。有效電容減少之量至少部分取決於目標WL之每一側上可自相鄰WL之各別電壓供應解耦的相鄰WL之數目。例如，目標WL之每一側上的兩個相鄰WL對於一些應用而言可提供有效電容之充分減少。
在一些實施例中，可至少部分基於現有子群及新 目標WL識別符來決定子群。若新目標WL識別符比邊限(例如，兩個WL)更接近於現有子群之邊界，則子群視窗模組112可經組配來界定新子群，該新子群包括新目標WL及介於該新目標WL與邊界之間的充分邊限。例如，子群視窗模組112可經組配來使子群移位對應於子群大小之預定片段(例如，一半)的若干WL以界定新子群。若新目標WL識別符並非比邊限更接近，則子群視窗模組112可經組配來維持現有子群。因此，子群視窗模組可經組配來在目標WL比邊限更接近於邊界時以離散增量移位子群，以使在多個記憶體存取操作之前而非在每個記憶體存取操作之前界定新子群。以此方式，可保留效率，亦即，可降低電路複雜性及/或能量消耗。
子群視窗模組112經組配來提供子群資料113至WL控制模組114。子群資料113可包括但不限於子群大小、最小WL位址及/或最大WL位址。在一些實施例中，子群視窗模組112可經組配來將具有每一WL位址的子群資料113提供至WL控制模組114。在一些實施例中，子群視窗模組112可經組配來在下一個目標WL位址對應於距離子群邊界相較於最小數目的WL位址較近的WL位址(亦即，當前界定的子群之最大WL位址或最小WL位址)時提供子群資料113至WL控制模組。以此方式，可藉由僅在下一個目標WL將過於接近於當前子群邊界時調節該子群來促進效率。
WL控制模組114經組配來自記憶體控制器模組110及/或子群視窗模組112接收目標WL位址。WL控制模組114進一步經組配來自子群視窗模組112接收子群資料113。WL控制模組114經組配來使多個開關相關聯，該等多個開關經組配來將WL之子群耦合至一或多個偏壓供應或 自一或多個偏壓供應解耦WL之子群，如本文所描述。WL控制模組114可耦合至包括在記憶體陣列106中的多個WL 115。各WL可耦合至對應於若干BL 117的若干記憶胞元。
BL控制模組116經組配來選擇用於讀取操作及/或寫入操作之一或多個BL。BL控制模組116可經組配來藉由耦合BL選擇偏壓至目標BL來選擇目標BL，且可經組配來藉由耦合取消選擇偏壓至BL來取消選擇BL。
BL控制模組116可包括感測模組118，該感測模組經組配來在感測間隔期間偵測記憶體元件狀態(例如，彈回事件)，以便讀取記憶胞元之內容。偵測的記憶體元件狀態可經傳達至記憶體控制器模組110，用於提供至處理器102。
因此，記憶體控制器104可經組配來自處理器102接收讀取請求及/或寫入請求，該處理器包括記憶體位址、讀取或寫入請求及/或資料。記憶體控制器模組可經組配來至少部分基於接收的記憶體位址識別目標WL。子群視窗模組112可經組配來至少部分基於目標WL識別符(例如，目標WL位址)決定(例如，選擇)WL位址之子群，且提供子群資料至WL控制模組114。WL控制模組114經組配來使包括在子群中的多個WL浮動，以藉由減少與目標WL相關聯的有效電容來促進可靠的記憶體存取操作，如本文所描述。有利的是，可在無需將感測電路及/或解碼電路自目標記憶胞元解耦的情況下進行記憶體存取操作。
圖2例示出與本揭示案之一示範性實施例一致的WL控制模組200方塊圖。WL控制模組200為圖1中所例示的WL控制模組114之一實例。WL控制模組200包括選擇模組210、取消選擇模組220、多個選擇開關214a、...、214h、 多個取消選擇開關224a、...、224h、選擇匯流排212、取消選擇線222，且耦合至多個WL，該等多個WL個別地表示為230a、...、230h，共同地表示為230。例如，選擇開關214a、...、214h及取消選擇開關224a、...、224h可包括一或多個電晶體。應注意的是，儘管WL控制模組200包括八個取消選擇開關224a、...、224h、八個選擇開關214a、...、214h及八個WL 230a、...、230h，但是此等中任一者的更多或更少可包括在與本揭示案一致的WL控制器模組200中。WL控制模組200進一步包括或耦合至選擇偏壓V選擇及取消選擇偏壓V取消選擇。選擇偏壓V選擇可經由選擇模組210耦合至選擇開關214a、...、214h，且取消選擇偏壓V取消選擇耦合至取消選擇開關224a、...、224h。
選擇模組210經組配來經由匯流排212個別地控制選擇開關214a、...、214h，以可控制地耦合選擇電壓V選擇至個別WL 230a、...或230h或自個別WL 230a、...或230h解耦選擇電壓V選擇。例如，選擇模組210可經組配來回應於讀取請求而耦合選擇電壓至例如WL 230f的目標WL，如本文所描述。在一些實施例中，選擇模組210可經組配來自多個選擇開關214a、...、214h解耦V選擇電壓源。取消選擇模組220經組配來經由取消選擇線222控制取消選擇開關224a、...、224h，以可控制地將WL 230a、...、230h耦合至取消選擇電壓V取消選擇或可控制地將WL 230a、...、230h作為群組自取消選擇電壓解耦。
選擇模組210及取消選擇模組220可藉由自V選擇及V取消選擇兩者解耦WL來一起使一或多個WL浮動。例如，可使與所選擇(亦即，目標)WL(例如，WL 230f)之每一側相鄰的多個WL浮動來減少可使記憶胞元讀取結果降級的有 效電容，如本文所描述。在此實例中，應注意的是，自取消選擇電壓V取消選擇解耦WL 230a、...、230h之群組使目標WL 230f自V取消選擇解耦。因為WL 230f在為記憶體存取操作做準備中可耦合至選擇電壓V選擇，所以目標WL 230f接著可不浮動，如本文所描述。
WL控制模組200經組配來可控制地耦合一或多個WL至選擇電壓V選擇或自選擇電壓V選擇解耦一或多個WL，且可控制地耦合WL之子群至取消選擇電壓V取消選擇或自取消選擇電壓V取消選擇解耦WL之子群。可至少部分基於自記憶體控制器模組110接收的WL位址識別符來選擇目標WL。WL位址資料可包括子群大小、子群最大WL位址及/或子群最小WL位址。WL位址資料可至少部分基於目標WL位址識別符來決定，如本文所描述。
因此，WL控制器模組200經組配來可控制地耦合一或多個目標WL至選擇電壓V選擇，可控制地耦合包括目標WL及與目標WL之每一側相鄰的多個WL的WL之子群至取消選擇電壓V取消選擇，或使該等多個相鄰WL浮動。可因此減少目標WL與相鄰WL之間的有效電容。一或多個BL可接著耦合至BL選擇電壓，且可能可靠地讀取相關聯的記憶胞元而無(或具有較少)來自包括電容耦合之寄生電容的效應。
圖3例示出與本揭示案之實施例一致的BL控制模組116、WL控制模組114及包括記憶體元件107的記憶體陣列106之部分306的一實例300。在此實例300中，圖2之多個開關214a、...、214h及224a、...、224h包括n通道及/或p通道增強模式MOSFET。此為可利用的開關之一實例，且並非意味限制。
BL控制模組116由多個BL 117耦合至記憶體陣 列306。例如，BL 117a可耦合至記憶體元件107。BL控制模組116包括BL選擇電壓源303、BL閘極控制模組305、BL取消選擇電壓源307及多個BL開關模組317a、...、317h。BL選擇電壓源303、BL閘極控制305及BL取消選擇電壓源307由個別匯流排313、311及309各自耦合至BL開關模組317a、...、317h。各匯流排313、311及309之寬度對應於BL開關模組317a、...、317h之數目。在此非限制性實例中，BL開關模組之數目為八個。
如由BL開關模組317a所例示，各BL開關模組317a、...、317h包括p通道增強模式MOSFET 319a及n通道增強模式MOSFET 321a，其中該p通道增強模式MOSFET及該n通道增強模式MOSFET之個別閘耦合在一起且經由例如閘極輸入線311a耦合至BL閘極控制模組305。BL閘極控制模組305經組配來控制閘極輸入線311a，且藉此控制例如電晶體319a及321a，以將BL選擇電壓源303或BL取消選擇電壓源307耦合至BL 117a，來在選擇或取消選擇記憶胞元107時選擇或取消選擇BL 117a。在此組態中，「高」閘極輸入經組配來耦合BL取消選擇電壓源307至BL 117a(亦即，BL 117a被取消選擇)，且「低」閘極輸入經組配來耦合BL選擇電壓源303至BL 117a(亦即，BL 117a被選擇)。例如，「高」可對應於BL選擇供應電壓，且「低」可對應於BL取消選擇供應電壓。在一些實施例中，BL閘極控制模組305可經組配來藉由不供應足以開啟任一電晶體的閘極輸入來自BL選擇電壓源303及BL取消選擇電壓源307兩者解耦多個BL。在此等實施例中，解耦的BL可接著經組配成浮動，如本文所描述。
WL控制模組114係藉由多個WL耦合至記憶體陣 列106之部分306，該等多個WL個別地表示為315a、...、315h，共同地表示為315。例如，WL 315f可耦合至記憶體元件107。WL控制模組114包括選擇模組310、WL p閘極控制模組320、WL選擇電壓源330、WL取消選擇電壓源332、多個p通道電晶體324a、...、324h及多個n通道電晶體314a、...、314h。p通道電晶體324a、...、324h對應於圖2之取消選擇開關224a、...、224h，且n通道電晶體314a、...、314h對應於圖2之選擇開關214a、...、214h。各取消選擇開關324a、...、324h及各選擇開關314a、...、314h耦合至個別WL 315a、...、315h(亦即，一p通道電晶體及一n通道電晶體耦合至一WL)。
WL p閘極控制模組320經由線322耦合至多個取消選擇開關324a、...、324h之共同閘極。因此，來自WL p閘極模組320的控制信號輸出可由作為群組之多個取消選擇開關324a、...、324h接收。以此方式，多個取消選擇開關324a、...、324h可將多個WL 315a、...、315h耦合至WL取消選擇電壓源332，或自WL取消選擇電壓源332解耦多個WL 315a、...、315h。儘管描述為一線，但是線322可包括多個單獨的線，該等多個單獨的線經組配來將一或多個取消選擇開關324a、...、324h耦合至WL取消選擇電壓源332。
在已由例如子群視窗模組112決定子群之後，可為WL p閘極控制模組320提供用於將包括在子群中的WL位址之WL位址資料。WL p閘極控制模組320可接著經組配來提供p閘極控制輸出至子群之所有成員，直至自子群視窗模組112接收新WL位址資料為止。在由WL p閘極控制模組320接收新WL位址資料之後，WL p閘極控制模組320可接著經組配來提供p閘極控制輸出至新群組之所有成員。因此，線 322經組配來指示多個取消選擇開關324a、...、324h經組配來作為群組自WL p閘極控制320接收p閘極控制輸出。此外，與群組相關聯的特定WL可至少部分基於與包括在記憶體存取請求中的記憶體位址相關聯的目標WL及由子群視窗模組112進行的當前子群或新子群之決定而隨時間變化，如本文所描述。
選擇模組310包括WL n閘極控制模組321，且可包括WL選擇賦能模組323。匯流排312經組配來將WL n閘極控制模組321耦合至WL選擇開關(亦即，n通道電晶體)314a、...、314h之閘極。WL n閘極控制模組321經組配來使用適當的WL選擇開關(例如，WL選擇開關314f)可控制地耦合WL選擇電壓源330至目標WL(例如，WL 315f)。換言之，WL n閘極控制模組321經組配來個別地控制選擇開關314a、...、314h，以便將WL選擇電壓源330耦合至個別WL 315a、...、315h。WL n閘極控制模組321可將WL選擇電壓源330耦合至一或多個WL 315a、...、315h，或自一或多個WL 315a、...、315h解耦WL選擇電壓源330。例如，WL n閘極控制模組321可經組配來藉由提供閘極輸出信號至經組配來開啟選擇開關314f的選擇開關314f之閘極而將WL選擇電壓源330耦合至WL 315f。當選擇開關314f為「接通」時，WL選擇電壓源330可耦合至WL 315f。WL n閘極控制模組321可接著經組配來自WL選擇電壓源解耦多個WL 315之剩餘WL，例如藉由關閉選擇開關314a、...、314e、314g、314h。若WL p閘極控制模組320亦經組配來自多個WL 315解耦WL取消選擇電壓源332，則WL之子群的結餘(balance)(例如，多個315減去WL 315f)可被理解為浮動的。
WL選擇賦能模組323經組配來經由選擇賦能線 316將WL選擇電壓源330耦合至多個WL選擇開關314a、...、314h或自多個WL選擇開關314a、...、314h解耦WL選擇電壓源330。例如，WL選擇賦能模組323可包括開關，例如，電晶體，該開關經組配來可控制地耦合WL選擇電壓源330至WL選擇賦能線316(且進而耦合至WL選擇電晶體314a、...、314h)。在一些實施例中，WL選擇賦能模組323可經組配來自多個WL選擇開關314a、...、314h解耦WL選擇電壓源330，以藉由降低例如彈回能量來促進感測記憶胞元狀態。
因此，BL控制模組116及WL控制模組114經組配來管理耦合BL及/或WL至個別BL及WL選擇電壓源或取消選擇電壓源，或自個別BL及WL選擇電壓源或取消選擇電壓源解耦BL及/或WL。BL控制模組116及WL控制模組114可進一步經組配來使與目標BL及/或目標WL相鄰的一或多個BL及/或WL浮動，以便減少與目標BL或目標WL相關聯的有效電容，如本文所描述。在一些實施例中，WL控制模組114可進一步經組配來自目標WL及相鄰WL解耦WL選擇電壓源，以降低彈回能量(若彈回發生)。
圖4例示出圖3中所例示的實例之字線電壓波形及BL電壓波形之時序圖及圖表400。因此，當相關於圖3閱讀時，可更好地理解圖4。目標WL電壓波形係例示為對應於圖3之WL 315f的實線402。相鄰WL電壓波形係例示為虛線404。相鄰WL電壓對應於跨WL 315a、...、315e、315g、315h之一或多者的電壓。在此實例中，相鄰WL電壓波形404對應於WL 315e或WL 315g。目標BL電壓波形係例示為對應於圖3之BL 117a的實線406。相鄰BL電壓波形係例示為虛線408。取消選擇電壓對應於WL取消選擇電壓及BL取消選擇 電壓兩者，例如圖3之模組307及332。在此實例中，BL選擇電壓大於取消選擇電壓，且WL選擇電壓小於取消選擇電壓。因此，當目標BL 117a及目標WL 315f兩者係藉由其個別閘極控制模組耦合至其個別選擇電壓源時，可跨例如記憶胞元107之目標記憶胞元施加與BL選擇電壓與WL選擇電壓之間的差相等的差分電壓。在一些實施例中，取消選擇電壓可經組配來具有介於BL選擇電壓與WL選擇電壓之間一半的值，例如WL選擇電壓與BL選擇電壓之和的一半。例如，差分電壓可對應於讀取電壓，亦即，可大於記憶胞元最大設置閾值且小於記憶胞元最小重置閾值。
時序圖312f對應於自WL n閘極控制模組321至耦合至WL 315f的WL選擇開關314f的WL n閘極控制輸出。時序圖322對應於自WL p閘極控制模組320至WL取消選擇開關324a、...、324h之群組的WL p閘極控制輸出，該等WL取消選擇開關耦合至個別WL 315a、...、315h。時序圖311a對應於自BL閘極控制模組305至耦合至BL 117a的BL開關模組317a的BL閘極控制輸出。時序圖423對應於至WL選擇賦能模組323的WL選擇賦能控制輸入，該WL選擇賦能模組經組配來將WL選擇電壓源330耦合至WL選擇開關314a、...、314h或自WL選擇開關314a、...、314h解耦WL選擇電壓源330。
圖4進一步例示出與記憶胞元107之讀取操作之實例有關的五個時間間隔T1、T2、T3、T4及T5。在時序間隔T1之前，WL選擇電晶體314a、...、314f為「斷開」(亦即，不傳導)，WL取消選擇電晶體324a、...、324h為「接通」，且至開關模組317a的BL閘極控制輸入為「低」。因此，在T1之前的時序間隔中，WL 315a、...、315h及BL 117自個別 選擇電壓源解耦且耦合至個別取消選擇電壓源。跨個別WL及BL的電壓在取消選擇電壓下為穩定狀態。
在時間間隔T1開始時，耦合至目標WL選擇電晶體314f的WL n閘極控制321輸出312f轉變為「高」，因此將WL選擇電晶體314f「開啟」且將目標WL 315f耦合至WL選擇電壓源330且藉此耦合至WL選擇電壓。目標WL 315f在時間間隔T1期間保持耦合至WL取消選擇電壓源332。非目標WL 315a、...、315e、315g、315h保持自WL選擇電壓源330解耦且耦合至WL取消選擇電壓源332。在時間間隔T1期間，目標WL電壓402開始自取消選擇電壓轉變至與WL選擇電壓及WL取消選擇電壓有關的電壓。因此，在時間間隔T1期間，相鄰WL電壓404在增加回到取消選擇電壓之前最初朝向WL選擇電壓降低。電容效應由目標WL電壓402之有限斜率以及相鄰WL電壓404在間隔T1期間的變化例示出。換言之，在間隔T1期間，目標WL與相鄰WL之間的耦合電容(亦即，線對線電容)「充電」至對應於WL選擇電壓及WL取消選擇電壓之複合(由於競爭傳導)減去WL取消選擇電壓的電位差。
因為取消選擇WL電晶體324a、...、324h共同由WL p閘極控制模組320經由控制線322控制，所以維持目標WL 315f耦合至WL取消選擇電壓源332允許相鄰WL 315a、...、315e、315g、315h保持耦合至WL取消選擇電壓源332且在時間間隔T1內返回至取消選擇電壓。此舉之效應在於，所選擇WL 315f可由於WL取消選擇電壓源332與WL選擇電壓源330之間分別經由電晶體324f及314f進行的競爭傳導而達不到WL選擇電壓。WL選擇電晶體314a、...、314h及WL取消選擇電晶體324a、...、324h經組配來承受同時耦 合至WL之效應。時間間隔T1之持續時間經組配來允許相鄰WL電壓404在時間間隔T1期間返回至WL取消選擇電壓。
在時間間隔T2開始時，WL p閘極控制320輸出轉變為「高」且將取消選擇電晶體324a、...、324h之群組「關閉」，從而自WL取消選擇電壓源332解耦WL 315a、...、315h。因此，在時間間隔T2開始時，目標WL 315f經由選擇電晶體314f耦合至WL選擇電壓源330且自WL取消選擇電壓源332解耦，從而允許轉變目標WL電壓402以達到WL選擇電壓。群組之非目標成員，亦即，WL 314a...、314e、314g、314h自WL選擇電壓源330及WL取消選擇電壓源332兩者解耦，且因此相關於WL選擇電壓源330及WL取消選擇電壓源330浮動。非目標WL 314a...、314e、314g、314h可電容耦合至目標WL 315f，且因此至少部分由於此電容耦合而經歷如由時間間隔T2中之相鄰WL電壓404所例示的相對小的電壓變化。時間間隔T2之持續時間經組配來允許目標WL電壓402在時間間隔T2期間達到WL選擇電壓。
在時間間隔T3開始時，BL閘極控制模組305將至BL開關模組317a的BL閘極控制輸入311a轉變至「低」，因此將電晶體319a「開啟」且將電晶體321a「關閉」，藉此將BL 117a耦合至BL選擇電壓源303。在時間間隔T3期間，目標WL電壓402在WL選擇電壓位準處保持穩定狀態，且相鄰WL電壓404保持在取消選擇電壓位準附近。目標BL電壓406相對快速地上升至BL選擇電壓位準，且相鄰BL電壓408最初稍微上升，接著停留在取消選擇電壓位準附近，類似於在時間間隔T1期間的相鄰WL電壓404。因此，在時間間隔T3期間，跨例如記憶胞元107之目標記憶胞元的電壓在BL選擇電壓減去WL選擇電壓處達到穩定狀態。
在一些實施例中，WL選擇賦能模組323可經組配來在時間間隔T3開始時自多個選擇開關314a、...、314h解耦WL選擇電壓源330。對於高速操作，在WL選擇電壓源330與WL 315a、...、315h之間提供低阻抗路徑。當例如WL 315f之目標WL已在WL選擇電壓位準處達到穩定狀態時，WL選擇賦能模組323經組配來在時間間隔T2結束時斷開此路徑。斷開此路徑經組配來促進目標記憶胞元107處之相對低的彈回能量。
感測電路及/或解碼電路經組配來監測目標WL 315f電壓，以便決定目標記憶胞元107是儲存邏輯0或是邏輯1。邏輯1可藉由彈回事件指示，且邏輯0可由目標WL 315f及/或目標BL 117a上可偵測的彈回事件之不存在來指示。在圖3及圖4中所例示的實例中，彈回事件發生在時間間隔T3結束時，如由目標WL 315f電壓402之突然增加所例示。目標WL電壓之此增加對應於跨記憶胞元107的電位差之降低，該電位差起因於目標BL 117a上的BL選擇電壓與目標WL 315f上的WL選擇電壓之間的差。感測電路及/或解碼電路可擷取彈回事件且成功地決定將邏輯0儲存於記憶胞元107中。
時間間隔T3之結束對應於時間間隔T4之開始。在時間間隔T4期間，由於解碼電路及/或感測電路中的傳導路徑，目標WL電壓402可在彈回事件之後大體上以線性方式降低。在以與目標WL電壓402類似的速率降低之前，相鄰WL電壓404可在彈回事件之後立即相對快速地上升。在時間間隔T3及T4期間，WL 315a、...、315h由取消選擇電晶體324a、...、324h自WL取消選擇電壓源332解耦，且相鄰WL 315a、...、315e、315g、315h由選擇電晶體314a、...、 314e、314g、314h自WL選擇電壓源330解耦。在彈回之前，目標WL 315f與相鄰WL 315a、...、315e、315g、315h之間的耦合電容可儲存與WL選擇電壓與WL取消選擇電壓之間的差有關的能量。在彈回時，耦合電容可放電，且相鄰WL電壓(例如，相鄰WL電壓404)可「追蹤」目標WL電壓，因為相鄰WL 315a、...、315e、315g、315h為浮動的，如本文所描述。浮動的相鄰WL 315a、...、315e、315g、315h與目標WL 315f之間的耦合電容不妨礙交叉點記憶體陣列之偏壓約束，且因此可不干擾感測目標記憶胞元之狀態。在圖4中所例示的實例中，相鄰WL電壓波形404對應於一相鄰WL，例如，WL 315g。進一步自目標WL 315f移除的WL(例如，WL 315a、...、315d、315h)可以較小程度耦合至目標WL 315f。彈回之後相鄰WL電壓404的此變化可不干擾記憶胞元之狀態的準確偵測，此係部分由於可自彈回之存在或不存在來決定該狀態。感測電路及解碼電路可經組配來在整個間隔期間監測彈回之存在或不存在。彈回之出現提供偵測，因此相鄰WL電壓的後續增加可不會接著影響偵測或影響交叉點陣列之適當偏壓。目標BL電壓406可在彈回事件期間經歷相對小的降低，可返回至BL選擇電壓的該目標BL電壓之穩定狀態值且對於間隔T4之剩餘時間保持大體上恆定。
在間隔T5開始時，WL n閘極控制模組321經組配來將至目標選擇電晶體314f的閘極輸入自「高」轉變至「低」，藉此將目標選擇電晶體314f「關閉」且自WL選擇電壓源330解耦目標WL 315f。又，WL p閘極控制模組320經組配來將至取消選擇電晶體324a、...、324h之群組的閘極控制輸入自「高」轉變至「低」，且將WL 315a、...、315h 耦合至WL取消選擇電壓源332。BL閘極控制模組305經組配來將至BL開關模組317a的閘極輸入自「低」轉變至「高」，藉此將BL 117a耦合至BL取消選擇電壓源307。因此，BL 117及WL 315a、...、315h可在間隔T1之前返回至其初始狀態，以為其下一個記憶體操作做準備。
浮動的非目標WL(亦即，與目標WL之每一側相鄰的多個WL)經組配來減少與目標WL相關聯的有效電容。作為記憶胞元存取操作之部分且在彈回事件之前使相鄰WL浮動與不使相鄰WL浮動的情況相比可減少可流動穿過目標記憶胞元的電容位移電流之量級。有效電容之減少經組配來賦能感測電路保持電氣連接至目標WL，藉此促進目標記憶胞元之狀態的可靠偵測，同時亦最小化可能的干擾能量。
圖5例示出與本揭示案之各種實施例一致的一系列四個記憶體存取請求的WL之局部鄰域的實例510、520、530、540。對於感興趣的資料塊(tile)大小，局部鄰域可為256個WL。此數目係基於解碼複雜度與能量耗散之間的折衷。局部鄰域之外的WL在整個存取週期可被視為取消選擇。該實例例示出四個順序位址位置，然而存取之順序可為任何次序。圖1之記憶體控制器模組110可經組配來自處理器102接收記憶體存取請求，其中包括個別記憶體位址識別符，如本文所描述。記憶體控制器模組110可接著至少部分基於接收的記憶體位址識別符來決定目標WL位址。局部鄰域之各實例510、520、530、540對應於個別記憶體存取請求，且回應於記憶體存取請求而例示出局部鄰域中的各WL之狀態。圖5中所例示的WL之狀態對應於用於個別目標WL的圖4之時間間隔T2、T3及T4。
局部鄰域之實例510、520、530、540中的各矩形表示一WL。一列矩形中的各矩形對應於相同WL，且填充類型對應於個別記憶體存取請求的WL之狀態。具有白色填充的矩形表示浮動WL，亦即，自WL選擇電壓源及WL取消選擇電壓源解耦的WL。具有黑色填充的矩形表示取消選擇的WL，亦即，自WL選擇電壓源解耦且耦合至WL取消選擇電壓源的WL。具有交叉影線的矩形表示目標WL，亦即，在圖4之時間間隔T2、T3及T4期間耦合至WL選擇電壓源且自取消選擇電壓源解耦的WL。
應注意的是，交叉點記憶體陣列可包括比局部鄰域之實例510、520、530、540中所例示的更多的WL。此類記憶體陣列可包括WL之一或多個全域鄰域，該一或多個全域鄰域包括在實例510、520、530、540中所例示的局部鄰域之外的多個WL。通常，WL可藉由預設值取消選擇，如由圖4中的時間間隔T1之前的時間段所例示。如本文所使用，「取消選擇」意味耦合至WL取消選擇電壓源。在一些實施例中，回應於記憶體存取請求，可使包括目標WL的局部鄰域中之WL的交替子群浮動(亦即，自WL取消選擇電壓源解耦)。
局部鄰域之各實例510、520、530、540中的WL經佈置於子群中，其中各子群包括八個WL。可實施包括更多或更少WL的子群，且該等子群在本揭示案之範疇內。局部鄰域及預定義大小的子群之交替佈置經組配來降低電路複雜性且降低解碼能量，例如，可藉由解碼WL位址中的非全部位元來促進子群之選擇。
局部鄰域之第一實例510包括浮動WL之第一子群之一部分511；取消選擇的字線之第一子群516；包括目 標WL 512c及多個浮動WL 512a、512b、512d、...、512h的子群512；取消選擇的WL之第二子群518以及浮動WL之第二子群之一部分519。子群512由子群516及子群518限定。子群512因此包括目標WL 512c及相鄰WL 512a、512b、512d、...、512h。目標WL 512c藉由至少兩個相鄰WL 512a及512b以及512d、...、512h與子群邊界分離。如本文所描述，可因此對與目標WL 512c相關聯的記憶胞元進行記憶體存取，同時藉由使子群512之相鄰WL 512a、512b、512d、...、512h浮動來減少與目標WL 512c相關聯的有效電容。
局部鄰域之第二實例520包括取消選擇字線之第一子群526；包括目標WL 522f及多個浮動WL 522a、...、522e、522g、522h之子群522；取消選擇的WL之第二子群528以及浮動WL之第二子群529。子群522由子群526及子群528限定。子群522因此包括目標WL 522f及相鄰WL 522a、...、522e、522g、522h。在此實例中，假定第二記憶體存取請求在與子群512之目標WL 512c相關聯的第一記憶體存取之後。第二記憶體存取請求包括對應於目標WL 522f的記憶胞元識別符。實例520之目標WL 522f對應於實例510之WL 512b。記憶體控制器模組110可經組配來決定足夠的相鄰WL是否將目標WL 522f與子群512之邊界分離。因為WL 522f藉由一相鄰WL(亦即，WL 512a)與子群512之邊界分離，所以在兩個相鄰WL之最小邊限的情況下，不足的相鄰WL將目標WL 522f與邊界分離。因此，包括目標WL 522f之子群可在進行請求的目標記憶胞元存取操作之前經移位。包括目標WL 522f之子群可移位四個WL，亦即，自實例510中的子群512之位置移位至實例520中的子群522之位置。如本文所描述，可因此對與目標WL 522f相關聯的記 憶胞元進行記憶體存取，同時藉由使子群522之相鄰WL 522a、...、522e、522g、522h浮動來減少WL 522f之有效電容。
局部鄰域之第三實例530包括取消選擇的WL之第一子群536；包括目標WL 532c及多個浮動WL 532a、532b、532d、...、532h之子群532；取消選擇的WL之第二子群538以及浮動WL之第二子群539。子群532由子群536及子群538限定。在此實例530中，假定第三記憶體存取請求在與子群522之目標WL 522f相關聯的第二記憶體存取之後。第三記憶體存取請求包括對應於目標WL 532c的記憶胞元識別符。實例530之目標WL 532c對應於實例520之WL 522c。記憶體控制器模組110可經組配來決定足夠的相鄰WL是否將目標WL 532c與子群532之邊界分離。因為WL 532c藉由兩個相鄰WL 532a、532b與子群532之第一邊界分離，且藉由多於兩個相鄰WL與子群532之第二邊界分離，所以在兩個相鄰WL之最小邊限的情況下，足夠的相鄰WL將目標WL 532c與邊界分離。因此，包括目標WL 532c之子群在進行請求的目標記憶胞元存取操作之前可不移位。如本文所描述，可因此對與目標WL 532c相關聯的記憶胞元進行記憶體存取，同時藉由使子群532之相鄰WL 532a、532b、532d、...、532h浮動來降低與WL 532c相關聯的有效電容。
局部鄰域之第四實例540包括取消選擇的WL之第一子群之一部分544；包括目標WL 542f及多個浮動WL 542a、...、542e、542g、542h的子群542；取消選擇的WL之第二子群548；浮動WL之第二子群549以及取消選擇的WL之第三子群之一部分546。子群542由子群546及子群548限定。在此實例中，假定第四記憶體存取請求在與子群532 之目標WL 532c相關聯的第三記憶體存取之後。與實例520類似，記憶體控制器模組110可經組配來決定足夠的相鄰WL是否將目標WL 542f與子群532之邊界分離。因為不足的相鄰WL將目標WL 542f與子群532之邊界分離，所以包括目標WL 542f之子群可在進行請求的目標記憶胞元存取之前經移位例如四個WL。如本文所描述，可因此對與目標WL 542f相關聯的記憶胞元進行記憶體存取，同時藉由使子群542之相鄰WL 542a、...、542e、542g、542h浮動來減少與WL 542f相關聯的有效電容。
因此，可預先界定且/或可回應於記憶體存取請求而界定WL之局部鄰域。通常可在全域鄰域中取消選擇WL，且可例如回應於記憶體存取請求而在局部鄰域中使交替子群浮動。子群之大小可預先界定且可經組配來降低電路複雜性且/或減少與記憶體存取事件相關聯的能量消耗。與子群邊界相關聯的離散滑動視窗同樣地經組配來最小化能量消耗及電路複雜性。目標WL與用於包括該目標WL的子群之子群邊界之間的相鄰WL之最小數目經組配來降低與彈回事件相關聯的干擾能量，如本文所描述。
圖6例示出與本揭示案之各種實施例一致的包括界定子群之操作的流程圖600。操作可藉由與本揭示案一致的記憶體控制器來進行。具體而言，流程圖600描繪示範性操作，該等操作經組配成基於接收的記憶體位址來識別目標WL位址且至少部分基於所識別的目標WL位址來決定WL位址之子群。子群經組配來確保目標WL位址距離子群之邊界不及若干WL位址(亦即，邊限)近。邊限對應於記憶體存取操作期間將浮動的目標WL之每一側上的相鄰WL之最小數目，如本文所描述。
流程圖600之操作可於操作602處開始。在操作602處可界定初始子群。例如，可作為初始化過程之部分來界定初始子群。在另一實例中，可已作為先前記憶體存取操作之部分界定初始子群。操作604包括接收記憶體位址。例如，可自處理器(例如，處理器102)接收記憶體位址。記憶體位址可由與本揭示案一致的記憶體控制器(例如，記憶體控制器104)接收。可在操作606處識別目標WL。目標WL識別符(例如，位址)可基於接收的記憶體位址且/或與接收的記憶體位址相關聯。例如，記憶體控制器模組110及/或子群視窗模組112可經組配來識別目標WL位址。
可在操作614處決定目標WL是否在具有邊限之子群內。例如，子群可由最小WL位址及子群大小、最小WL位址及最大WL位址，或子群大小及最大WL位址定義。邊限對應於將浮動的目標WL之每一側上的相鄰WL之最小數目，如本文所描述。例如，邊限可大於或等於兩個。若目標WL位址在最小WL位址加上邊限與最大WL位址減去邊限之間，則目標WL位址可理解成在具有邊限之子群內，且程式流可進行操作614。
若目標WL位址不在最小WL位址加上邊限與最大WL位址減去邊限之間，則程式流可進行操作610且可產生新子群資料。子群資料可包括最小WL位址、最大WL位址及/或子群之大小。可至少部分基於所識別的目標WL位址產生子群資料。在一些實施例中，可至少部分基於所需的邊限產生子群資料。例如，可界定包括位於子群最小WL位址加上邊限處或附近或者位於子群最大WL位址減去邊限處或附近的目標WL位址的子群。在另一實例中，子群可經界定為具有位於子群之中心處或附近的目標WL位址。在 另一實例中，可藉由將視窗滑動預定數目的位址來界定新子群，其中該預定數目與子群大小有關。例如，對於八個的子群大小，預定數目可為四。在任何情況下，一旦界定子群，即可產生子群資料。
操作612包括使子群取消選擇輸入相關聯。例如，至耦合至WL的取消選擇開關的閘極輸入可經邏輯耦合，該等WL具有對應於子群資料的WL位址。因此，取消選擇WL閘極控制器可使用一控制輸出將WL之子群耦合至取消選擇電壓源，或自取消選擇電壓源解耦WL之子群。可在操作614處進行記憶體存取操作。
因此，可基於接收的記憶體位址來識別目標WL位址。可至少部分基於所識別的目標WL位址來決定WL位址之範圍(亦即，子群)。範圍之大小可對應於子群大小，如本文所描述。可利用最大WL位址及/或最小WL位址與所識別的目標WL位址之間的邊限來決定範圍。該等邊限經組配來促進減少與目標WL相關聯的有效電容，如本文所描述。
圖7例示出與本揭示案之各種實施例一致的用於進行記憶體存取之操作的流程圖700。流程圖700之操作對應於流程圖600之操作614。可例如藉由記憶體控制器(例如，記憶體控制器104)來進行該等操作，該記憶體控制器包括WL控制模組114及BL控制模組116。流程圖700描繪示範性操作，該等操作經組配來在記憶體存取操作(例如，讀取操作)期間減少與目標WL相關聯的有效電容。具體而言，流程圖700描繪示範性操作，該等操作經組配來將與流程圖600之子群相關聯的WL耦合至選擇電壓源及/或取消選擇電壓源，且/或自選擇電壓源及/或取消選擇電壓源解耦與流程圖600之子群相關聯的WL。
流程圖700之操作可以如操作702中描述的初始狀態開始。最初，可將WL及BL之子群耦合至個別取消選擇電壓源，且可自WL選擇電壓源解耦WL之子群。可於操作704處將目標WL耦合至WL選擇電壓源。可於操作706處自WL取消選擇電壓源解耦WL之子群。因此，與目標WL相鄰的WL可自WL選擇電壓源及WL取消選擇電壓源兩者解耦且在操作706之後浮動。操作708包括將目標BL耦合至BL選擇電壓源。因為目標WL係耦合至WL選擇電壓源，所以將目標BL耦合至BL選擇電壓源經組配來跨目標記憶胞元施加差分電壓(BL選擇電壓源與WL選擇電壓源之間的差)。操作704、706及708中每一者之前及/或之後可具有時間間隔(例如，時間延遲)。例如，時間間隔可經組配來允許至穩定的瞬變。
在一些實施例中，操作709可包括在流程圖700中。操作709包括自WL選擇開關之子群解耦WL選擇電壓源。應注意的是，可並行地進行操作708及709。
操作710可包括監測目標記憶胞元達一時間間隔。可在操作712處擷取記憶體元件輸出。操作714可包括自WL選擇供應電壓解耦目標WL。操作716可包括將WL之範圍(亦即，子群)耦合至WL取消選擇供應電壓。操作718可包括將自BL選擇電壓源解耦目標BL，及將目標BL耦合至BL取消選擇電壓源。程式流可於操作720處返回。應注意的是，操作714、716及/或718可並行地進行。
因此，流程圖700之操作經組配來管理將目標WL耦合至選擇電壓源及自選擇電壓源解耦目標WL，以及將WL之子群耦合至取消選擇電壓源及自取消選擇電壓源解耦WL之子群。此等操作經組配來使與目標WL相鄰的WL浮 動，以減少與目標WL相關聯的有效電容，以便降低因彈回引起的干擾能量，從而促進準確的記憶胞元存取操作。
儘管圖6及圖7例示出根據一實施例的各種操作，但是應理解的是，並非圖6及圖7中所描繪的所有操作對於其他實施例皆為必要。事實上，本文充分地設想，在本揭示案之其他實施例中，圖6及圖7中所描繪的操作及/或本文所述之其他操作可以附圖之任一者中未具體展示但仍與本揭示案完全一致的方式組合。因此，針對並未在一圖式中確切展示之特徵及/或操作的請求項被視為在本揭示案之範疇及內容之內。
如本文任一實施例中所使用，「模組」一詞可代表經組配來進行前文提及的操作中之任一者的應用程式、軟體、韌體及/或電路。軟體可體現為記錄在非暫時性電腦可讀儲存媒體上之軟體封包、碼、指令、指令集及/或資料。韌體可體現為硬編碼(例如，非依電性)於記憶體裝置中的碼、指令或指令集及/或資料。
如本文任一實施例中所使用，「電路」可例如單獨或以任何組合方式包含硬連線(hardwired)電路、諸如包含一或多個單獨指令處理核心之電腦處理器的可規劃電路、狀態機電路及/或儲存藉由可規劃電路執行的指令之韌體。該等模組可共同地或個別地體現為形成較大系統之部分的電路，該較大系統例如積體電路(IC)、系統單晶片(SoC)、桌上型電腦、膝上型電腦、平板電腦、伺服器、智慧型電話等。
因此，已描述經組配來在記憶體存取操作期間減少與交叉點記憶體中之目標位址線相關聯的有效電容之系統及方法。系統及方法經組配來自所有偏壓源解耦與目標 位址線之每一側相鄰的多個位址線，亦即，使該等多個位址線「浮動」。系統及方法經組配來界定記憶體陣列內的位址線之局部鄰域，且在此局部鄰域中界定包括目標位址線及多個相鄰位址線的位址線(WL或BL)之子群。當針對記憶體存取操作(例如，讀取操作或寫入操作)識別子群中之位址線時，系統及方法經組配來決定所識別的位址線是否位於過於接近子群之邊界之處。若所識別的位址線過於接近邊界，則可界定新子群，該新子群包括該所識別的位址線及介於該所識別的位址線與群組之邊界之間的多個相鄰位址線。
系統及方法經組配來減少與目標WL相關聯的有效電容(例如，線對線電容及/或電極電容)，同時降低電路複雜性及能量消耗，如本文所描述。減少有效電容經組配來降低彈回期間的干擾能量，藉此增加交叉點記憶體系統之使用壽命。
根據一態樣，提供一種設備。該設備包括：記憶體控制器模組，其經組配來回應於記憶體存取請求而識別目標字線，該目標字線包括在交叉點記憶體中，該記憶體控制器模組進一步經組配來對該交叉點記憶體之記憶胞元進行記憶體存取操作，該記憶胞元耦合在該目標字線與位元線之間；以及字線控制模組，其經組配來使與目標字線相鄰的至少一相鄰字線浮動，該浮動包含自第一電壓源或第二電壓源中之至少一者解耦將至少一相鄰字線。
另一示例性設備包括前述組件且進一步包括子群視窗模組，該子群視窗模組經組配來至少部分基於目標字線識別符來決定字線之子群，該子群包含該目標字線及多個相鄰字線。
另一示例性設備包括前述組件，且該字線控制模組經組配來使多個開關相關聯，該等多個開關經組配來自第一電壓源解耦字線之子群，該相關聯經組配來促進字線之子群自第一電壓源之同時解耦。
另一示例性設備包括前述組件，且至少兩個相鄰字線將目標字線與子群邊界分離。
另一示例性設備包括前述組件，且該字線控制模組經組配來將目標字線耦合至第二電壓源，且將位元線耦合至第三電壓源，第二供應電壓與第三供應電壓之間的差經組配來促進記憶體存取操作。
另一示例性設備包括前述組件，且該記憶體控制器模組經組配來監測記憶胞元達一時間間隔，且擷取來自該記憶胞元之輸出，該記憶體存取操作包含讀取操作。
根據另一態樣，提供一種方法。該方法包括：回應於記憶體存取請求而識別目標字線，該目標字線包括在交叉點記憶體中；使與該目標字線相鄰的至少一相鄰字線浮動，該浮動包含自第一電壓源或第二電壓源中之至少一者解耦該至少一相鄰字線；以及對交叉點記憶體之記憶胞元進行記憶體存取操作，該記憶胞元耦合在目標字線與位元線之間。
另一示例性方法包括前述操作，且進一步包括決定該目標字線是否包括在字線之子群中。
另一示例性方法包括前述操作，且進一步包括至少部分基於目標字線識別符來決定字線之子群，該子群包含目標字線及多個相鄰字線。
另一示例性方法包括前述操作，且進一步包括使多個開關相關聯，該等多個開關經組配來自第一電壓源解 耦字線之子群，該相關聯經組配來促進字線之子群自第一電壓源之同時解耦。
另一示例性方法包括前述操作，且至少兩個相鄰字線將目標字線與子群邊界分離。
另一示例性方法包括前述操作，且進一步包括將目標字線耦合至第二電壓源；以及將位元線耦合至第三電壓源，第二供應電壓與第三供應電壓之間的差經組配來促進記憶體存取操作。
另一示例性方法包括前述操作，且進一步包括監測該記憶胞元達一時間間隔；以及擷取來自該記憶胞元之輸出，該記憶體存取操作包含讀取操作。
根據另一態樣，提供一種系統。該系統包括：處理器；交叉點記憶體陣列，其包含記憶胞元、目標字線及位元線，該記憶胞元耦合在目標字線與位元線之間；以及記憶體控制器，其耦合至處理器及交叉點記憶體陣列。該記憶體控制器包括：記憶體控制器模組，其經組配來回應於來自處理器之記憶體存取請求而識別目標字線，且對記憶胞元進行記憶體存取操作；以及字線控制模組，其經組配來使與目標字線相鄰的至少一相鄰字線浮動，該浮動包含自第一電壓源或第二電壓源中之至少一者解耦該至少一相鄰字線。
另一示例性系統包括前述組件，且該記憶體控制器進一步包含子群視窗模組，該子群視窗模組經組配來至少部分基於目標字線識別符來決定字線之子群，該子群包含目標字線及多個相鄰字線。
另一示例性系統包括前述組件，且該字線控制模組經組配來使多個開關相關聯，該等多個開關經組配來自 第一電壓源解耦字線之子群，該相關聯經組配來促進字線之子群自第一電壓源之同時解耦。
另一示例性系統包括前述組件，且至少兩個相鄰字線將目標字線與子群邊界分離。
另一示例性系統包括前述組件，且子群之大小為八個。
另一示例性系統包括前述組件，且該字線控制模組經組配來將目標字線耦合至第二電壓源，且將位元線耦合至第三電壓源，第二供應電壓與第三供應電壓之間的差經組配來促進記憶體存取操作。
另一示例性系統包括前述組件，且該記憶體控制器模組經組配來監測記憶胞元達一時間間隔，且擷取來自該記憶胞元之輸出，該記憶體存取操作包含讀取操作。
本文已描述各種特徵、態樣及實施例。該等特徵、態樣及實施例易於彼此組合且易於變化及修改，如熟習該項技術者將理解。因此，本揭示案應被視為涵蓋此等組合、變化及修改。
100‧‧‧系統方塊圖/系統
102‧‧‧處理器
104‧‧‧記憶體控制器
106‧‧‧記憶體陣列
107‧‧‧記憶胞元/記憶體元件
108‧‧‧匯流排
110‧‧‧記憶體控制器模組
112‧‧‧子群視窗模組
113‧‧‧子群資料
114‧‧‧WL控制模組
115‧‧‧字線/WL
116‧‧‧BL控制模組
117‧‧‧位元線/BL
118‧‧‧感測模組

Claims (20)

  1. 一種電子裝置，其包含：一記憶體控制器模組，其經組配來回應於一記憶體存取請求而識別一目標字線，該目標字線被包括在一交叉點記憶體之一第一子群字線中，該記憶體控制器模組進一步經組配來對該交叉點記憶體之一記憶胞元(memory cell)進行一記憶體存取操作，該記憶胞元耦合於該目標字線與一位元線之間；一字線控制模組，其經組配來使與該目標字線相鄰的至少一相鄰字線浮動，該浮動包含從一第一電壓源或一第二電壓源中之至少一者解耦該至少一相鄰字線；以及一子群視窗模組，其經組配以：判定該目標字線是否對該第一子群之一邊界比對一預定邊限較為接近；當該目標字線係對該邊界比對該預定邊限較為接近時，界定不同於該第一子群之一第二子群；並且當該目標字線係對該邊界比對該預定邊限較遠時，維持該第一子群。
  2. 如請求項1之裝置，其中該子群視窗模組係用以至少部分地藉由以一數量的字線移位該第一子群來界定該第二子群，該數量的字線對應至該第一子群之一大小的一 預定片段。
  3. 如請求項2之裝置，其中該浮動包含自該第一電壓源同時地解耦鄰近該目標字線之至少兩個鄰近字線。
  4. 如請求項2之裝置，其中至少兩個相鄰字線將該目標字線與該第一子群之該邊界或該第二子群之一邊界分離。
  5. 如請求項1之裝置，其中該字線控制模組係經組配來將該目標字線耦合至該第二電壓源，且將該位元線耦合至一第三電壓源，一第二供應電壓與一第三供應電壓之間的一差經組配來促進該記憶體存取操作。
  6. 如請求項5之裝置，其中該記憶體控制器模組係經組配來監測該記憶胞元達一時間間隔，且擷取來自該記憶胞元之一輸出，該記憶體存取操作包含一讀取操作。
  7. 一種用於記憶體操作之方法，其包含下列步驟：回應於一記憶體存取請求而識別一目標字線，該目標字線被包括在一交叉點記憶體中之一第一子群的字線；判定該目標字線是否對該第一子群之一邊界比對一預定邊限較為接近；當該目標字線係對該邊界比對該預定邊限較為接近時，界定不同於該第一子群之一第二子群的字線；當該目標字線係對該邊界比對該預定邊限較遠時，維持該第一子群；使與該目標字線相鄰的至少一相鄰字線浮動，該浮動包含自一第一電壓源或一第二電壓源中之至少一者 解耦該至少一相鄰字線；以及對該交叉點記憶體之一記憶胞元進行一記憶體存取操作，該記憶胞元耦合在該目標字線與一位元線之間。
  8. 如請求項7之方法，其中界定該第二子群包含以一分離的間隔移位該第一子群。
  9. 如請求項8之方法，其中該分離的間隔對應至該第一子群之一大小的一預定片段。
  10. 如請求項9之方法，其中該浮動包含自該第一電壓源同時地解耦鄰近該目標字線之至少兩個鄰近字線。
  11. 如請求項9之方法，其中至少兩個相鄰字線將該目標字線與該第一子群之該邊界或該第二子群之一邊界分離。
  12. 如請求項7之方法，其進一步包含：將該目標字線耦合至該第二電壓源；以及將該位元線耦合至一第三電壓源，一第二供應電壓與一第三供應電壓之間的一差經組配來促進該記憶體存取操作。
  13. 如請求項12之方法，其進一步包含：監測該記憶胞元達一時間間隔；以及擷取來自該記憶胞元之一輸出，該記憶體存取操作包含一讀取操作。
  14. 一種運算系統，其包含：一處理器；一交叉點記憶體陣列，其包含耦合在一目標字線與一位元線之間的一記憶胞元；以及一記憶體控制器，其耦合至該處理器及該交叉點記憶體陣列，該記憶體控制器包含一記憶體控制器模組，其經組配來回應於來自該處理器之一記憶體存取請求而識別在字線之一第一子群中的該目標字線且對該記憶胞元進行一記憶體存取操作；一字線控制模組，其經組配來使與該目標字線相鄰的至少一相鄰字線浮動，該浮動包含自一第一電壓源或一第二電壓源中之至少一者解耦該至少一相鄰字線；以及一子群視窗模組，其經組配以：判定該目標字線是否對該第一子群之一邊界比對一預定邊限較為接近；當該目標字線係對該邊界比對該預定邊限較為接近時，界定不同於該第一子群之一第二子群；並且當該目標字線係對該邊界比對該預定邊限較遠時，維持該第一子群。
  15. 如請求項14之系統，其中該子群視窗模組係用以至少部分地藉由以一數量的字線移位該第一子群來界定該第二子群，該數量的字線對應至該第一子群之一大小的一 預定片段。
  16. 如請求項15之系統，其中該浮動包含自該第一電壓源同時地解耦鄰近該目標字線之至少兩個鄰近字線。
  17. 如請求項15之系統，其中至少兩個相鄰字線將該目標字線與該第一子群之該邊界或該第二子群之一邊界分離。
  18. 如請求項15之系統，其中該子群之一大小為八。
  19. 如請求項14之系統，其中該字線控制模組係經組配來將該目標字線耦合至該第二電壓源，且將該位元線耦合至一第三電壓源，一第二供應電壓與一第三供應電壓之間的一差經組配來促進該記憶體存取操作。
  20. 如請求項19之系統，其中該記憶體控制器模組係經組配來監測該記憶胞元達一時間間隔，且擷取來自該記憶胞元之一輸出，該記憶體存取操作包含一讀取操作。
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