TW201327565A - 記憶體陣列的程式化方法 - Google Patents

Abstract

一種記憶體陣列的程式化方法。其中，記憶體陣列包括由第一電晶體、多個記憶胞與第二電晶體串接而成的記憶胞串，且記憶體陣列的程式化方法包括下列步驟。在設定階段內，關閉這些記憶胞中的切換記憶胞，並施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區。在程式化階段內，浮接與記憶胞串相連的位元線，並提供斜波訊號至與切換記憶胞電性相連的字元線。

Description

記憶體陣列的程式化方法

本發明是有關於一種記憶體陣列的操作方法，且特別是有關於一種記憶體陣列的程式化方法。

半導體記憶體可分為揮發性記憶體與非揮發性記憶體，其中非揮發性記憶體可在無電源情况下保留資料，因此廣泛應用在長期資料的儲存。此外，非揮發性記憶體的種類甚多，目前又以快閃記憶體(Flash Memory)為主流商品，主要用於電腦、週邊商品、攜帶式系統、行動通訊以及消費性電子...等。

一般而言，傳統快閃記憶體大多是採用Fowler-Nordheim(簡稱FN)穿隧效應來寫入資料。但是，利用FN穿隧效應來進行寫入的動作，需要較高的操作電壓以及較高的閘極耦合率(gate-coupling ratio，簡稱GCR)。

本發明的一實施例提供一種記憶體陣列的程式化方法，在程式化階段內浮接位元線，以藉此降低流經記憶胞串的電流，進而有助於將低記憶體陣列的功率消耗。

本發明的另一實施例提供一種記憶體陣列的程式化方法，藉由位元線在浮接狀態下所貢獻的等效電容，來致使位在不同字元線上的記憶胞皆具有相同的程式化速度，進而有助於增加記憶體陣列的可靠性與整體效能。

本發明的一實施例提出一種記憶體陣列的程式化方法。其中，記憶體陣列包括由第一電晶體、多個記憶胞與第二電晶體串接而成的記憶胞串，且記憶體陣列的程式化方法包括下列步驟。在設定階段內，關閉這些記憶胞中的切換記憶胞，並施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區。在程式化階段內，浮接與記憶胞串相連的位元線，並提供斜波訊號至與切換記憶胞電性相連的字元線。

依照本發明的一實施例所述，上述之記憶體陣列更包括第三電晶體。其中，第三電晶體的源極端電性連接至位元線，且上述之施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區的步驟包括：開啟這些記憶胞中除切換記憶胞以外的記憶胞；導通第一電晶體、第二電晶體與第三電晶體；提供第一電壓至第三電晶體的汲極端；以及，提供第二電壓至與第二電晶體電性相連的共源極線。

依照本發明的一實施例所述，上述之記憶體陣列的程式化方法更包括，在程式化階段內關閉第三電晶體，以浮接與記憶胞串相連的位元線。

依照本發明的一實施例所述，上述之提供斜波訊號至與切換記憶胞電性相連的字元線的步驟包括：在程式化階段中的第一子期間，提供電壓準位逐漸上升的第一子斜波訊號至字元線；以及，在程式化階段中的第二子期間，提供電壓準位逐漸下降的第二子斜波訊號至字元線。其中，斜波訊號由第一子斜波訊號與第二子斜波訊號所構成。

依照本發明的一實施例所述，其中當第一電壓與第二電壓之間的電壓差大於預設電壓時，於程式化階段內程式化這些記憶胞中與切換記憶胞相鄰的選定記憶胞。此外，當第一電壓與第二電壓之間的電壓差不大於預設電壓時，於程式化階段內禁止選定記憶胞的程式化。

本發明的另一實施例提出一種記憶體陣列的程式化方法。其中，記憶體陣列包括由第一電晶體、多個記憶胞與第二電晶體串接而成的記憶胞串，且記憶體陣列的程式化方法包括下列步驟。在設定階段內，關閉這些記憶胞中的切換記憶胞，並施加第一電壓至切換記憶胞的第一源極/汲極區，且關閉第二電晶體。在程式化階段內，浮接與記憶胞串相連的位元線，並施加第二電壓至切換記憶胞的第二源極/汲極區，且提供斜波訊號至與切換記憶胞電性相連的字元線。

基於上述，本發明是先施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區，並藉由位元線的浮接以及供應至切換記憶胞的斜波訊號來程式化選定記憶胞。藉此，由於位元線在程式化階段內是處在浮接的狀態，故可降低流經記憶胞串的電流。再者，本發明可藉由位元線在浮接狀態下所貢獻的等效電容，來致使位在不同字元線上的選定記憶胞皆具有相同的程式化速度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在說明記憶體陣列的程式化方法之前，以下將先列舉記憶體陣列的結構。

圖1為依據本發明之一實施例之記憶體陣列的示意圖。參照圖1，記憶體陣列100包括多個記憶胞串，且為了說明方便起見，圖1僅繪示出記憶胞串110。其中，記憶胞串110包括第一電晶體SW1、多個記憶胞101~116與第二電晶體SW2。第一電晶體SW1、記憶胞101~116與第二電晶體SW2相互串接在位元線BL與共源極線CSL之間。此外，第一電晶體SW1與第二電晶體SW2的閘極端分別電性連接至串選擇線SSL與接地選擇線GSL，且記憶胞101~116電性連接至字元線WL1~WL16。

記憶體陣列100更包括第三電晶體SW3與電容CP。其中，第三電晶體SW3的源極端電性連接位元線BL，且第三電晶體SW3的汲極端用以接收第一電壓V1。藉此，位元線BL是否可以接收到第一電壓V1，將取決於第三電晶體SW3的導通狀態。另ㄧ方面，電容CP電性連接位元線BL，且電容CP遠大於記憶胞串110所貢獻的通道電容CH，例如：CP=100*CH。在實際應用上，電容CP可例如是位元線BL的等效電容。或者，電容CP也可由額外所配置的附加電容與位元線BL的等效電容所構成。

圖2為依據本發明之ㄧ實施例之記憶體陣列的程式化方法流程圖，且圖3為依據本發明之ㄧ實施例之程式化記憶體陣列的波形圖，以下請同時參照圖1至圖3來看記憶體陣列的程式化方法。在此，如圖2之步驟S210所示，在設定階段內，將關閉多個記憶胞中的切換記憶胞，並施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區。

舉例來說，如圖1所示，倘若此刻是要對記憶胞107寫入資料，則記憶胞107將被視為選定記憶胞，而與記憶胞107相鄰的記憶胞108則被視為切換記憶胞，且其餘的記憶胞101~106與109~116則被視為非選定記憶胞。為了程式化選定記憶胞107，在設定階段T31內，將提供切換電壓Vsw至字元線WL8，以關閉切換記憶胞108。

此外，圖4為用以說明步驟S210之細部步驟的流程圖。以下請同時參照圖1、圖3與圖4來看，步驟S210中施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區的細部流程。

如步驟S410所示，記憶胞101~116中除切換記憶胞108以外的記憶胞，亦即選定記憶胞107與非選定記憶胞101~106與109~116，將被開啟。例如：在設定階段T31內，將提供導通電壓Vpd至字元線WL1~WL6，並提供導通電壓Vps至字元線WL9~WL16，以藉此開啟非選定記憶胞101~106與109~116。此外，將提供程式化電壓Vpgm至字元線WL7，以藉此開啟選定記憶胞107。

再者，如步驟S420所示，將導通第一電晶體SW1、第二電晶體SW2與第三電晶體SW3。例如：在設定階段T31內，將提供選擇電壓Vsl與Vgl分別至第一電晶體SW1與第二電晶體SW2的閘極端，並提供預充電壓Vpcs至第三電晶體SW3的閘極端，以藉此導通第一電晶體SW1、第二電晶體SW2與第三電晶體SW3。此外，隨著第一電晶體SW1的導通與記憶胞101~107的開啟，將可形成通道120。再者，隨著第二電晶體SW2的導通與記憶胞109~116的開啟，將可形成通道130。

此外，如步驟S430所示，將提供第一電壓V1至第三電晶體SW3的汲極端。藉此，位元線BL將可接收到第一電壓V1，進而透過通道120施加第一電壓V1至切換記憶胞108的第一源極/汲極區。此外，此時的第一電壓V1也會對電容CP進行充電。另一方面，如步驟S440所示，將提供第二電壓V2至共源極線CSL。藉此，第二電壓V2將可透過通道130而被施加至切換記憶胞108的第二源極/汲極區。

請繼續參照圖1至圖3。當切換記憶胞108的第一源極/汲極區與第二源極/汲極區分別被施加第一電壓V1與第二電壓V2之後，如步驟S220所示，將在程式化階段內，浮接與記憶胞串相連的位元線，並提供斜波訊號至與切換記憶胞電性相連的字元線。

舉例來說，在程式化階段T32內，將停止提供預充電壓Vpcs至第三電晶體SW3的閘極端。藉此，將可關閉第三電晶體SW3，並進而浮接位元線BL。值得注意的是，雖然位元線BL是處在浮接的狀態，但是由於在設定階段T31內已將第一電壓V1儲存至電容CP，因此在程式化階段T32的初期，電容CP依舊可以持續地供應第一電壓V1至位元線BL。

此外，在程式化階段T32內，將提供電壓準位逐漸上升的斜波訊號Srp至字元線WL8。藉此，隨著斜波訊號Srp之電壓準位的逐漸上升，將致使切換記憶胞108從完全不導通(fully-off)的狀態逐漸轉換成完全導通(fully-on)的狀態。此外，在程式化階段T32的初期，電容CP依舊可以持續地供應第一電壓V1至位元線BL。

因此，當第一電壓V1與第二電壓V2之間的電壓差大於預設電壓時，例如，當第一電壓V1與第二電壓V2分別為位元線電壓VBL與接地電壓GND時，隨著切換記憶胞108之導通狀態的改變，切換記憶胞108之第一源極/汲極區的電壓將從第一電壓V1逐漸下拉至第二電壓，並產生由通道130至通道120的電子流。藉此，隨著切換記憶胞108之第一源極/汲極區之電壓的改變，在某一時刻，將引發選定記憶胞107之通道內的電子有足夠的能量注入至選定記憶胞107的浮置閘內，進而於程式化階段T32內完成對選定記憶胞107的程式化操作。

另ㄧ方面，當第一電壓V1與第二電壓V2之間的電壓差不大於預設電壓時，例如，當第一電壓V1與第二電壓V2皆為接地電壓GND時，則無法於程式化階段T32內程式化選定記憶胞107。換言之，在第二電壓V2被設定為接地電壓GND的情況下，倘若所提供的第一電壓V1為如圖3所示的位元線電壓VBL，則可於程式化階段T32程式化選定記憶胞107。反之，倘若所提供的第一電壓V1為接地電壓GND，則於程式化階段T32內將禁止選定記憶胞107被程式化。

值得一提的是，於程式化階段T32內，位元線BL是處在浮接的狀態，並由電容CP供應其所需的第一電壓V1。因此，於程式化階段T32內，位元線BL所接收之第一電壓V1的位準將隨著電容CP的放電而逐漸下降，進而降低流經記憶胞串110的電流。此外，由於電容CP遠大於記憶胞串110所貢獻的通道電容CH，因此於程式化階段T32內不同字元線上的選定記憶胞所看到的等效電容都將趨近於電容CP。因此，位在不同字元線上的選定記憶胞皆具有相同的程式化速度。

再者，雖然圖3列舉了程式化記憶體陣列的波形圖，但其並非用以限定本發明。舉例來說，圖5與圖6分別為依據本發明之另ㄧ實施例之程式化記憶體陣列的波形圖。請同時參照圖3與圖5來看，兩者最大不同之處在於，在圖3實施例中，於設定階段T31與程式化階段T32內，都持續地供應位元線電壓VBL(亦即第一電壓V1)至第三電晶體SW3的汲極端，而在圖5實施例中，僅於設定階段T31內與程式化階段T32的初期，供應位元線電壓VBL(亦即第一電壓V1)至第三電晶體SW3的汲極端。然而，由於圖3與圖5實施例皆在程式化階段T32內停止提供預充電壓Vpcs至第三電晶體SW3的閘極端，因此無論在程式化階段T32內是否有持續地供應位元線電壓VBL(亦即第一電壓V1)，都將不會影響到在程式化階段T32內位元線BL的浮接狀態。

再者，請同時參照圖3與圖6來看，兩者最大不同之處在於，圖6實施例也是採用與圖5實施例相同的方式來供應位元線電壓VBL(亦即第一電壓V1)。此外，在圖6實施例中，斜波訊號Srp是由電壓準位逐漸上升的第一子斜波訊號S61與電壓準位逐漸下降的第二子斜波訊號S62所構成。亦即，在圖6實施例中，在程式化階段中的第一子期間，提供第一子斜波訊號S61至字元線WL8，並在程式化階段中的第二子期間，提供第二子斜波訊號S62至字元線WL8。藉此，在第一子期間內，切換記憶胞108將從完全不導通的狀態逐漸轉換成完全導通的狀態。此外，在第二子期間內，切換記憶胞108將從完全導通的狀態在逐漸轉換成完全不導通的狀態。如此一來，於程式化階段T32內，將可對選定記憶胞107進行兩次的程式化操作。

更進一步來看，圖7為依據本發明之又ㄧ實施例之程式化記憶體陣列的波形圖。請同時參照圖3與圖7來看，兩者最大不同之處在於，圖7實施例也是採用與圖5實施例相同的方式來供應位元線電壓VBL(亦即第一電壓V1)。此外，在圖3實施例中，將於設定階段T31與程式化階段T32內，同時供應選擇電壓Vsl與Vgl，因此於設定階段T31與程式化階段T32內，第一電晶體SW1與第二電晶體SW2皆是處在導通的狀態。

然而，在圖7實施例中，是先於設定階段T31內，提供選擇電壓Vsl，之後再於程式化階段T32內，提供選擇電壓Vgl。因此，在設定階段T31內，第二電晶體SW2是處在不導通的狀態，故無法施加第二電壓V2至切換記憶胞108的第二源極/汲極區。反之，在程式化階段T32內，第二電晶體SW2將導通，故可施加第二電壓V2至切換記憶胞108的第二源極/汲極區。再者，在圖7實施例中，當第二電晶體SW2導通後或者隨著第二電晶體SW2的導通，將接著提供斜波訊號Srp至字元線WL8。藉此，如同上述各個實施例所述的，此時切換記憶胞108將從完全不導通的狀態逐漸轉換成完全導通的狀態。相對地，將可依據第一電壓V1與第二電壓V2之間的電壓差，來決定是否對選定記憶胞107的程式化操作。

據此，依據圖7實施例所列舉的波形圖來看，將可延伸出如圖8所示之另ㄧ記憶體陣列的程式化方法流程圖。其中，如步驟S810所示，在設定階段內，關閉多個記憶胞中的切換記憶胞，並施加第一電壓至切換記憶胞的第一源極/汲極區，且關閉第二電晶體。此外，如步驟S820所示，在程式化階段內，浮接與記憶胞串相連的位元線，並施加第二電壓至切換記憶胞的第二源極/汲極區，且提供斜波訊號至與切換記憶胞電性相連的字元線。

綜觀圖8與圖2所列舉的程式化方法流程圖來看，如同之前所述的，兩者最大不同之處在於，兩者施加第二電壓至切換記憶胞之第二源極/汲極區的時間點是不相同的。但是，圖8與圖2實施例都是在切換記憶胞108的第一源極/汲極區與第二源極/汲極區分別被施加第一電壓V1與第二電壓V2之後，藉由切換記憶胞108之導通狀態的改變來程式化選定記憶胞107。因此，圖8實施例中各步驟的細部流程皆已包含在上述各實施例中，故在此不予贅述。

綜上所述，本發明是先施加第一電壓與第二電壓至切換記憶胞的第一源極/汲極區與第二源極/汲極區，之後藉由位元線的浮接以及切換記憶胞之導通狀態的改變來程式化選定記憶胞。藉此，由於位元線在程式化階段內是處在浮接的狀態，故可降低流經記憶胞串的電流，進而有助於將低記憶體陣列的功率消耗。再者，本發明可藉由位元線在浮接狀態下所貢獻的等效電容，來致使位在不同字元線上的選定記憶胞皆具有相同的程式化速度，進而有助於增加記憶體陣列的可靠性與整體效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．記憶體陣列

110．．．記憶胞串

SW1．．．第一電晶體

SW2．．．第二電晶體

SW3．．．第三電晶體

101~116．．．記憶胞

CP．．．電容

BL．．．位元線

CSL．．．共源極線

SSL．．．串選擇線

GSL．．．接地選擇線

WL1~WL16．．．字元線

V1．．．第一電壓

Vs1、Vg1．．．選擇電壓

Vpd、Vps．．．導通電壓

Vpgm．．．程式化電壓

Vsw．．．切換電壓

V2．．．第二電壓

Vpcs．．．預充電壓

VBL．．．位元線電壓

GND．．．接地電壓

S210、S220．．．用以說明圖2實施例之各步驟流程

T31．．．設定階段

T32．．．程式化階段

Srp．．．斜波訊號

S410~S440．．．用以說明圖4實施例之各步驟流程

S61．．．第一子斜波訊號

S62．．．第二子斜波訊號

S810、S820．．．用以說明圖8實施例之各步驟流程

圖1為依據本發明之一實施例之記憶體陣列的示意圖。

圖2為依據本發明之ㄧ實施例之記憶體陣列的程式化方法流程圖。

圖3為依據本發明之ㄧ實施例之程式化記憶體陣列的波形圖。

圖4為用以說明步驟S210之細部步驟的流程圖。

圖5與圖6分別為依據本發明之另ㄧ實施例之程式化記憶體陣列的波形圖。

圖7為依據本發明之又ㄧ實施例之程式化記憶體陣列的波形圖。

圖8為依據本發明之另ㄧ記憶體陣列的程式化方法流程圖。

S210、S220．．．用以說明圖2實施例之各步驟流程

Claims (11)

1. 一種記憶體陣列的程式化方法，其中該記憶體陣列包括由一第一電晶體、多個記憶胞與一第二電晶體串接而成的一記憶胞串，且該記憶體陣列的程式化方法包括：
   　　在ㄧ設定階段內，關閉該些記憶胞中的一切換記憶胞，並施加一第一電壓與一第二電壓至該切換記憶胞的一第一源極/汲極區與一第二源極/汲極區；以及
   　　在一程式化階段內，浮接與該記憶胞串相連的一位元線，並提供一斜波訊號至與該切換記憶胞電性相連的一字元線。
2. 如申請專利範圍第1項所述之記憶體陣列的程式化方法，其中該記憶體陣列更包括一第三電晶體，該第三電晶體的源極端電性連接至該位元線，且施加該第一電壓與該第二電壓至該切換記憶胞的該第一源極/汲極區與該第二源極/汲極區的步驟包括：
   　　開啟該些記憶胞中除該切換記憶胞以外的記憶胞；
   　　導通該第一電晶體、該第二電晶體與該第三電晶體；
   　　提供該第一電壓至該第三電晶體的汲極端；以及
   　　提供該第二電壓至與該第二電晶體電性相連的一共源極線。
3. 如申請專利範圍第2項所述之記憶體陣列的程式化方法，更包括：
   　　在該程式化階段內，關閉該第三電晶體，以浮接與該記憶胞串相連的該位元線。
4. 如申請專利範圍第1項所述之記憶體陣列的程式化方法，其中提供該斜波訊號至與該切換記憶胞電性相連的該字元線的步驟包括：
   　　在該程式化階段中的一第一子期間，提供電壓準位逐漸上升的一第一子斜波訊號至該字元線；以及
   　　在該程式化階段中的一第二子期間，提供電壓準位逐漸下降的一第二子斜波訊號至該字元線，其中該斜波訊號由該第一子斜波訊號與該第二子斜波訊號所構成。
5. 如申請專利範圍第1項所述之記憶體陣列的程式化方法，其中當該第一電壓與該第二電壓之間的電壓差大於一預設電壓時，於該程式化階段內程式化該些記憶胞中與該切換記憶胞相鄰的一選定記憶胞，當該第一電壓與第二電壓之間的電壓差不大於該預設電壓時，於該程式化階段內禁止該選定記憶胞的程式化。
6. 一種記憶體陣列的程式化方法，其中該記憶體陣列包括由一第一電晶體、多個記憶胞與一第二電晶體串接而成的一記憶胞串，且該記憶體陣列的程式化方法包括：
   　　在ㄧ設定階段內，關閉該些記憶胞中的一切換記憶胞，並施加一第一電壓至該切換記憶胞的一第一源極/汲極區，且關閉該第二電晶體；以及
   　　在一程式化階段內，浮接與該記憶胞串相連的一位元線，並施加一第二電壓至該切換記憶胞的一第二源極/汲極區，且提供一斜波訊號至與該切換記憶胞電性相連的一字元線。
7. 如申請專利範圍第6項所述之記憶體陣列的程式化方法，其中該記憶體陣列更包括一第三電晶體，該第三電晶體的源極端電性連接至該位元線，且施加該第一電壓至該切換記憶胞的該第一源極/汲極區的步驟包括：
   　　開啟該些記憶胞中除該切換記憶胞以外的記憶胞；
   　　導通該第一電晶體與該第三電晶體；以及
   　　提供該第一電壓至該第三電晶體的汲極端。
8. 如申請專利範圍第7項所述之記憶體陣列的程式化方法，更包括：
   　　在該程式化階段內，關閉該第三電晶體，以浮接與該記憶胞串相連的該位元線。
9. 如申請專利範圍第6項所述之記憶體陣列的程式化方法，其中施加該第二電壓至該切換記憶胞的該第二源極/汲極區的步驟包括：
   　　導通該第二電晶體；以及
   　　提供該第二電壓至與該第二電晶體電性相連的一共源極線。
10. 如申請專利範圍第6項所述之記憶體陣列的程式化方法，其中提供該斜波訊號至與該切換記憶胞電性相連的該字元線的步驟包括：
    　　在該程式化階段中的一第一子期間，提供電壓準位逐漸上升的一第一子斜波訊號至該字元線；以及
    　　在該程式化階段中的一第二子期間，提供電壓準位逐漸下降的一第二子斜波訊號至該字元線，其中該斜波訊號由該第一子斜波訊號與該第二子斜波訊號所構成。
11. 如申請專利範圍第6項所述之記憶體陣列的程式化方法，其中當該第一電壓與該第二電壓之間的電壓差大於一預設電壓時，於該程式化階段內程式化該些記憶胞中與該切換記憶胞相鄰的一選定記憶胞，當該第一電壓與第二電壓之間的電壓差不大於該預設電壓時，於該程式化階段內禁止該選定記憶胞的程式化。