TWI498901B - 利用程式化禁止方法減少漏電流的非揮發性記憶體裝置 - Google Patents

Description

利用程式化禁止方法減少漏電流的非揮發性記憶體 裝置

本發明是有關於一種非揮發性記憶體裝置，且特別是有關於一種用以減少漏電流的非揮發性記憶體裝置。

隨著現今科技快速的發展，非揮發性記憶體被廣泛地用於可攜式電子裝置中。為了提供可攜式電子裝置更好的特性表現，用於可攜式電子裝置中之低消耗功率的非揮發性記憶體即相當地重要。因此，在先進技術中，快閃記憶體一般視為操作於福勒-諾德漢(Fowler-Nordheim，FN)的功能形式下。

在習知的技術中，提供至快閃記憶胞的控制端的程式化信號將維持於較高的電壓準位。對於程式化的記憶胞而言，會提供電壓準位等於接地電壓(0伏特)的位元線信號至程式化的記憶胞。對於禁止程式化的記憶胞而言，會提供電壓準位大於接地電壓的位元線信號至禁止的記憶胞。

當習知的快閃記憶體裝置執行程式化操作時，其將施加具有高電壓的程式化信號於程式化禁止的記憶胞，並且施加具有電壓準位大於0伏特的位元信號於禁止的記憶胞。浮動閘極的通道信號係藉由有效升壓電容的自升壓(self-boosting)效應而產生。控制信號維持於高電壓準位直到程式化操作完成。因此，在禁止的記憶胞中可能會產生許多不同種類的漏電流，例如通道漏電流、接面漏電流以 及來自禁止的記憶胞之選擇閘極或源極線的漏電流。

本發明提供一種非揮發性記憶體裝置，用以降低漏電流，以及在非揮發性記憶體裝置進行程式化操作時，避免記憶胞禁止錯誤。

本發明提出一種非揮發性記憶體裝置包括多個記憶胞以及信號產生器。所述多個記憶胞以陣列排列，且每個記憶胞具有控制閘極端、浮動閘極、源極線端、位元線端、選擇閘極端以及字元線端。信號產生器耦接所述多個記憶胞。當非揮發性記憶體裝置執行程式化操作時，信號產生器提供程式化信號至所述多個記憶胞中之多個禁止的記憶胞的控制閘極端，並提供電壓準位大於接地電壓的位元線信號至該些禁止的記憶胞的位元線端。其中，程式化信號為具有直流偏壓的脈衝信號。

基於上述，本發明實施例之非揮發性記憶體裝置執行程式化操作時，其信號產生器提供程式化信號至被禁止的記憶胞的浮動閘極，且所述之程式化信號為具有直流偏壓的脈衝信號。換言之，當非揮發性記憶體裝置執行程式化操作時，程式化信號將不固定維持於高電壓準位，使得禁止記憶胞錯誤所導致的漏電流得以減少。此外，程式化信號並不影響可程式化之記憶胞的程式化功能。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

為了使本發明之內容更容易明瞭，以下特舉較佳實施例作為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。

請參照圖1，圖1繪示本發明一實施例之非揮發性記憶體裝置100的方塊圖。非揮發性記憶體裝置100為快閃記憶體裝置，且非揮發性記憶體裝置100包括信號產生器110以及多個記憶胞121~12N。記憶胞121~12N以陣列120排列。信號產生器110耦接記憶胞121~12N並提供多個用以存取記憶胞121~12N的信號ASL。信號ASL包括程式化信號、字元線信號、位元線信號、選擇閘極信號以及源極線信號，其程式化信號包括具有直流偏壓的脈衝信號。

請參照圖1與圖2，其中圖2繪示本發明一實施例之陣列120的電路示意圖。在陣列120中，其具有多個記憶胞121~12N。每個記憶胞121~12N，以記憶胞121為例，具有控制閘極端CGT、浮動閘極FT、源極線端SLT、位元線端BLT、選擇閘極端SGT以及字元線端WLT。在圖2中，信號線CL1與CL2係用以傳輸程式化信號至記憶胞121~12N的浮動閘極FT。信號線SGL1與SGL2係用以傳輸選擇閘極信號至記憶胞121~12N的選擇閘極端SGT。信號線WL1與WL2係用以傳輸字元線信號至記憶胞121~12N的字元線端WLT。信號線SL1~SL4係用以傳輸 源極線信號至記憶胞121~12N的源極線端SLT。並且，信號線BL1~BL8係用以傳輸位元線信號至記憶胞121~12N的位元線端BLT。信號線CL1~CL2、SGL1~SGL2、WL1~WL2、SL1~SL4以及BL1~BL8皆耦接信號產生器110。

當非揮發性記憶體裝置執行程式化操作時，若記憶胞121被程式化操作所禁止，並且記憶胞129被設定為可程式化。信號線CL1與信號線CL2用以分別經由記憶胞121與記憶胞129的控制閘極端CGT傳輸程式化信號至記憶胞121與記憶胞129的浮動閘極FT；更進一步地說，傳輸至禁止的記憶胞121之位元線信號的電壓準位將被設定為較高之電壓準位，並且傳輸至非禁止的記憶胞129之位元線信號的電壓準位將被設定為0伏特。在此需注意的是，程式化信號為具有直流偏壓的脈衝信號，其中，直流偏壓的電壓準位大於0伏特，且脈衝信號為週期性信號。在一些實施例中，提供至禁止的記憶胞121之位元線信號的電壓準位可等於上述之直流偏壓。

請參照圖3與圖2，圖3繪示傳輸至記憶胞121~12N的信號波形示意圖。在圖3中，於執行程式化操作的期間TPG內，程式化信號VICL經由信號線CL1提供至記憶胞121，且程式化信號VICL亦經由信號線CL2提供至記憶胞129。程式化信號VICL為具有直流偏壓VDC的脈衝信號，且其最大電壓擺幅等於電壓VP與直流偏壓VDC的和。換言之，於期間TON內，程式化信號VICL的電壓準 位等於電壓VP與直流偏壓VDC的和，並且於期間TOFF內，程式化信號VICL的電壓準位等於直流偏壓VDC的電壓準位。

另一方面，於期間TPG內，字元線信號VWL提供至禁止的記憶胞的字元線端WLT，且字元線信號VWL的電壓準位可等於或大於直流偏壓VDC。於期間TPG內，位元線信號VBL提供至禁止的記憶胞的位元線端BLT，且位元線信號VBL的電壓準位可等於或大於直流偏壓VDC。此外，於期間TPG內，位元線信號VBL可提供至非禁止的記憶胞的位元線端BLT，且位元線信號VBL的電壓準位可等於0伏特。源極線信號VSL與選擇閘極信號VSG分別提供至全部記憶胞121~12N的源極線端SLT與選擇閘極端SGT。選擇閘極信號VSG的電壓準位等於接地電壓(0伏特)，以及源極線信號VSL的電壓準位可等於或大於接地電壓(0伏特)。

請再參照圖2，記憶胞121包括電晶體M1、浮動閘極電晶體M2以及電晶體M3。電晶體M1具有第一端、第二端以及控制端。電晶體M1的第一端耦接源極線端SLT，電晶體M1的控制端耦接選擇閘極端SGT。浮動閘極電晶體M2具有第一端、第二端以及控制端，浮動閘極電晶體M2的第一端耦接電晶體M1的第二端，浮動閘極電晶體M2的控制端耦接浮動閘極FT。電晶體M3具有第一端第二端以及控制端，電晶體M3的第一端耦接浮動閘極電晶體M2的第二端，電晶體M3的控制端耦接字元線端WLT， 且電晶體M3的第二端耦接位元線端BLT。

請參照圖3與圖4，圖4繪示程式化信號VICL與通道電壓VCH的關係示意圖。通道電壓VCH為浮動閘極電晶體M2之通道上的電壓準位。當程式化信號VICL在時間TA升壓時，浮動閘極電晶體M2的通道電壓VCH將對應地增加。當程式化信號VICL達到其最大電壓準位(VP+VDC)時，浮動閘極電晶體M2的通道電壓亦將升壓至近似於VP+VDC的電壓準位。另一方面，在期間TF內，由於通道本身具有自然漏電特性(通道漏電流、接面漏電流等)，使得通道充電後發生洩漏情形，進而導致通道電壓VCH的電壓準位降低。然而在時間TB狀態，程式化信號VICL還是處於電壓準位(VP+VDC)，相對於通道電壓VCH的電壓準位還高，進而誘發福勒-諾德漢(FN)效應自電晶體M2的通道注入電子至儲存FT中，此結果將導致需禁止程式的記憶胞失效，本發明中所述TON需在發生上述通道洩漏前結束。

請參照圖5，圖5繪示本發明另一實施例之陣列120的電路示意圖。在圖5中，陣列120具有多個記憶胞510~5N0，且記憶胞510~5N0的電路架構與圖2之記憶胞121~12N不同。舉例來說，記憶胞510包括電晶體M4、M5與M6以及升壓電容CB。電晶體M4具有第一端、第二端以及控制端，且電晶體M4的第一端耦接源極線端SLT，電晶體M4的控制端耦接選擇閘極端SGT。升壓電容CB具有第一端與第二端，且升壓電容CB的第一端耦 接控制閘極端CGT，且升壓電容CB的第二端耦接電晶體M5的閘極FT，其中電晶體M5的閘極為浮動閘極。電晶體M5具有第一端、第二端以及控制端，電晶體M5的第一端耦接電晶體M4的第二端，電晶體M5的控制端耦接升壓電容CB的第二端。電晶體M6具有第一端、第二端以及控制端，且電晶體M6的第一端耦接電晶體M5的第二端，其控制端耦接字元線端WLT，電晶體M6的第二端耦接位元線端BLT。

請參照圖6，圖6繪示其中一具體實施例的非揮發性記憶胞600的頂視圖，此非揮發性記憶胞為單一多晶矽閘極結構組成。非揮發性記憶胞600具有浮動閘極FG、選擇閘極SG、字元線接收架構WL、控制線信號接收端CLT、源極線信號接收端SLT、位元線信號接收端BLT以及抹除線信號接收端ELT。從圖6中可清楚地看出配置於浮動閘極FG與對應於浮動閘極FG之電晶體的通道間的寄生電容。對於記憶胞的程式化禁止操作而言，當程式化信號傳輸至控制線信號接收端CLT，程式化信號被傳送至寄生電容的一端，並且使得寄生電容由於升壓效應的影響，於其另一端產生通道電壓。據此，程式化信號被直接地傳輸至通道。

請參照圖6與圖7，圖7繪示在程式化禁止操作下記憶胞之控制信號與通道電壓的波形示意圖。當記憶胞在程式化期間被禁止時，記憶胞接收程式化信號VICL，其為具有直流偏壓之脈衝信號，且記憶胞亦接收大於0伏特的 位元線信號。脈衝信號的最大電壓準位等於電壓準位VP+VDC，且直流偏壓的電壓準位等於電壓準位VDC。對應地，通道電壓VCH依據升壓效應(boosting effect)，亦等於具有直流偏壓的脈衝信號。通道電壓VCH的脈衝信號之最大電壓準位等於電壓準位VB+VDC，且通道電壓的直流偏壓之電壓準位等於電壓準位VDC。其中，電壓準位VB小於電壓準位VP。。

綜上所述，在本發明實施例中，當非揮發性記憶體裝置執行程式化操作時，施加於禁止的記憶胞之程式化信號，係為一具有直流偏壓的脈衝信號，其可避免程式禁止錯誤。因此，禁止的記憶胞可藉由所述之程式化信號減少漏電流，並進一步地改善先進技術中之非揮發性記憶體裝置的特性表現。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧非揮發性記憶體裝置

110‧‧‧信號產生器

120‧‧‧陣列

121~12N、510~5N0‧‧‧記憶胞

600‧‧‧非揮發性記憶胞

ASL‧‧‧信號

CB‧‧‧升壓電容

BLT‧‧‧位元線端

CGT‧‧‧控制閘極端

FT、FG‧‧‧浮動閘極

SLT‧‧‧源極線端

SG‧‧‧選擇閘極

SGT‧‧‧選擇閘極端

CLT‧‧‧控制線信號接收端

ELT‧‧‧抹除線信號接收端

WLT‧‧‧字元線端

WL‧‧‧字元線接收架構

CL1~CL2、SGL1~SGL2、WL1~WL2、SL1~SL4、BL1~BL8‧‧‧信號線

M1、M3、M4、M5、M6‧‧‧電晶體

M2‧‧‧浮動閘極電晶體

TPG、TON、TOFF‧‧‧期間

VB、VP、VDC‧‧‧電壓準位

VCH‧‧‧通道電壓

VICL‧‧‧程式化信號

VWL‧‧‧字元線信號

VBL‧‧‧位元線信號

VSL‧‧‧源極線信號

圖1繪示本發明一實施例之非揮發性記憶體裝置100的方塊圖。

圖2繪示本發明一實施例之陣列120的電路示意圖。

圖3繪示傳輸至記憶胞121~12N的信號波形示意圖。

圖4繪示程式化信號VICL與通道電壓VCH的關係示 意圖。

圖5繪示本發明另一實施例之陣列120的電路示意圖。

圖6繪示其中一具體實施例的非揮發性記憶胞600的頂視圖。

圖7繪示在程式化禁止操作下記憶胞之控制信號與通道電壓的波形示意圖。

100‧‧‧非揮發性記憶體裝置

110‧‧‧信號產生器

120‧‧‧陣列

121~12N‧‧‧記憶胞

ASL‧‧‧信號

Claims (7)

1. 一種非揮發性記憶體裝置，包括：多個記憶胞，該些記憶胞以一陣列排列，各該記憶胞具有一控制閘極端、一浮動閘極、一源極線端、一位元線端、一選擇閘極端以及一字元線端，其中各該記憶胞具有三電晶體與一電容(3T1C)的架構，並且該浮動閘極為單多晶閘極；以及一信號產生器，耦接該些記憶胞，當該非揮發性記憶體裝置執行一程式化操作時，該信號產生器提供一程式化信號至該些記憶胞的該浮動閘極，其中，該程式化信號為具有一直流偏壓的一脈衝信號，當該非揮發性記憶體裝置執行該程式化操作時，該信號產生器更提供一第一位元線信號與一第二位元線信號分別至禁止與非禁止的該些記憶胞的該位元線端，其中該第一位元線信號的電壓準位大於該第二位元線信號。
2. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該些記憶胞的該些源極線端分別耦接多個源極信號，該些記憶胞的該些字元線端分別耦接多個字元線信號，以及該些記憶胞的該些選擇閘極端分別耦接多個選擇閘極信號。
3. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中各該源極信號的電壓準位等於或大於0伏特。
4. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中各該記憶胞包括： 一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接該源極線端，且其控制端耦接該選擇閘極端；一浮動閘極電晶體，具有第一端、第二端以及控制端，其第一端耦接該第一電晶體的第二端，且該浮動閘極電晶體的控制端耦接該控制閘極端；以及一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接該浮動閘極電晶體的第二端，其控制端耦接該字元線端，該第二電晶體的第二端耦接該位元線端。
5. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中各該記憶胞包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接該源極線端，其控制端耦接該選擇閘極端；一升壓電容，具有第一端以及第二端，該升壓電容的第一端耦接該控制閘極端；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接該第一電晶體的第二端，該第二電晶體的控制端耦接該升壓電容的第二端；以及一第三電晶體，具有第一端、第二端以及控制端，其第一端耦接該第二電晶體的第二端，其控制端耦接該字元線端，該第三電晶體的第二端耦接該位元線端。
6. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該直流偏壓大於0伏特。
7. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中該脈衝信號為週期性信號。