JP2013246853A - 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法 - Google Patents
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Abstract
【解決手段】この不揮発性メモリ装置は複数のメモリセルと、信号発生器とを有している。これらのメモリセルはアレイに配置されており、これらメモリセルの各々は制御ゲート端子、フローティングゲート、ソースライン端子、ビットライン端子、選択ゲート端子及びワードライン端子を有している。信号発生器はメモリセルに結合されている。不揮発性メモリ装置がプログラミング処理を実行する際、信号発生器が、前記複数のメモリセル内でプログラミング禁止された複数のメモリセルの制御ゲート端子にプログラミング信号を供給する。ここで、プログラミング信号は直流(DC)オフセット電圧を有するパルス信号とする。
【選択図】図1
Description
110 信号発生器
121〜12N、510〜5N0 メモリセル
ASL 信号
FT フローティングゲート
SLT ソースライン端子
WLT ワードライン端子
SGT 選択ゲート端子
CGT 制御ゲート端子
ELT 消去ライン信号受信端子
CL1、CL2、SGL1、SGL2、WL1、WL2、SL1〜SL4、BL1〜BL8 信号ライン
VDC DCオフセット電圧
VICL プログラミング信号
TON、TPG、TOFF、TF 期間
VSL ソースライン信号
VSG 選択ゲート信号
VP、VB 電圧レベル
VCH チャネル電圧
M1〜M6 トランジスタ
TA、TB 瞬時
CB ブーストキャパシタ
FG フローティングゲート
SG 選択ゲート
WL ワードライン受入構造部
Claims (7)
- アレイに配置された複数のメモリセルであって、各メモリセルが制御ゲート端子、フローティングゲート、ソースライン端子、ビットライン端子、選択ゲート端子及びワードライン端子を有しているこれらメモリセルと、
これらメモリセルに結合された信号発生器であって、不揮発性メモリ装置がプログラミング処理を実行する際に、この信号発生器により前記メモリセルのフローティングゲートにプログラミング信号を供給するようにする当該信号発生器と
を具える不揮発性メモリ装置であって、
前記プログラミング信号は直流(DC)オフセット電圧を有するパルス信号とし、前記不揮発性メモリ装置がプログラミング処理を実行する際、前記信号発生器が更に、プログラミング禁止されたメモリセル及びプログラミングが禁止されていないメモリセルのビットライン端子にそれぞれ第1のビットライン信号及び第2のビットライン信号を供給し、第1のビットライン信号の電圧レベルを第2のビットライン信号よりも大きくするようにした不揮発性メモリ装置。 - 請求項1に記載の不揮発性メモリ装置において、前記メモリセルの前記ソースライン端子が複数のソース信号にそれぞれ結合され、これらメモリセルの前記ワードライン端子が複数のワードライン信号にそれぞれ結合され、これらメモリセルの前記選択ゲート端子が複数の選択ゲート信号にそれぞれ結合されるようになっている不揮発性メモリ装置。
- 請求項2に記載の不揮発性メモリ装置において、前記ソース信号の各々の電圧レベルを0ボルトに等しくするか又は0ボルトよりも大きくした不揮発性メモリ装置。
- 請求項1に記載の不揮発性メモリ装置において、前記メモリセルの各々が、
第1端子、第2端子及び制御端子を有する第1トランジスタであって、前記第1端子は前記ソースライン端子に結合されており、前記制御端子は前記選択ゲート端子に結合されている当該第1トランジスタと、
第1端子、第2端子及び制御端子を有するフローティングゲートトランジスタであって、このフローティングゲートトランジスタの前記第1端子は前記第1トランジスタの前記第2端子に結合され、このフローティングゲートトランジスタの前記制御端子は前記制御ゲート端子に結合されている当該フローティングゲートトランジスタと、
第1端子、第2端子及び制御端子を有する第2トランジスタであって、この第2トランジスタの前記第1端子は前記フローティングゲートトランジスタの前記第2端子に結合されており、この第2トランジスタの前記制御端子は前記ワードライン端子に結合されており、この第2トランジスタの前記第2端子は前記ビットライン端子に結合されている当該第2トランジスタと
を具える不揮発性メモリ装置。 - 請求項1に記載の不揮発性メモリ装置において、前記メモリセルの各々が、
第1端子、第2端子及び制御端子を有する第1トランジスタであって、前記第1端子は前記ソースライン端子に結合されており、前記制御端子は前記選択ゲート端子に結合されている当該第1トランジスタと、
第1端子及び第2端子を有するブーストキャパシタであって、このブーストキャパシタの前記第1端子が前記制御ゲート端子に結合されている当該ブーストキャパシタと、
第1端子、第2端子及び制御端子を有する第2トランジスタであって、この第2トランジスタの前記第1端子は前記第1トランジスタの前記第2端子に結合されており、この第2トランジスタの前記制御端子は前記ブーストキャパシタの前記第2端子に結合されている当該第2トランジスタと、
第1端子、第2端子及び制御端子を有する第3トランジスタであって、この第3トランジスタの前記第1端子は前記第2トランジスタの前記第2端子に結合されており、この第3トランジスタの前記制御端子は前記ワードライン端子に結合されており、この第3トランジスタの前記第2端子は前記ビットライン端子に結合されている当該第3トランジスタと
を具える不揮発性メモリ装置。 - 請求項1に記載の不揮発性メモリ装置において、前記直流オフセット電圧は0ボルトよりも大きくした不揮発性メモリ装置。
- 請求項1に記載の不揮発性メモリ装置において、前記パルス信号は周期信号とした不揮発性メモリ装置。
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JP2012120448A JP2013246853A (ja) | 2012-05-28 | 2012-05-28 | 漏洩電流を低減させるための不揮発性メモリ装置のプログラム禁止方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6072196B1 (ja) * | 2014-10-14 | 2017-02-01 | 力旺電子股▲ふん▼有限公司eMemory Technology Inc. | ページに配置されるメモリセルを有するメモリアレイ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06334190A (ja) * | 1993-05-07 | 1994-12-02 | Internatl Business Mach Corp <Ibm> | Eepromおよびかかるeepromを含む論理lsiチップ |
JP2000149581A (ja) * | 1998-09-10 | 2000-05-30 | Toshiba Corp | 不揮発性半導体メモリ |
JP2009004431A (ja) * | 2007-06-19 | 2009-01-08 | Renesas Technology Corp | 半導体装置 |
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2012
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