JP2000149581A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JP2000149581A JP1067699A JP1067699A JP2000149581A JP 2000149581 A JP2000149581 A JP 2000149581A JP 1067699 A JP1067699 A JP 1067699A JP 1067699 A JP1067699 A JP 1067699A JP 2000149581 A JP2000149581 A JP 2000149581A
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    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Abstract

(57)【要約】 【課題】 【解決手段】 メモリセルアレイは、１個のメモリセル
とこれを挟み込む２個のセレクトトランジスタとから構
成されるユニットを有する。１ブロックには、１本のコ
ントロールゲート線ＣＧＬが配置され、１本のコントロ
ールゲート線ＣＧＬに接続されるメモリセルにより１ペ
ージが構成される。ビット線ＢＬｉには、ラッチ機能を
持つセンスアンプ回路が接続される。データ書き換え
は、まず、１ページ分のメモリセルのデータをセンスア
ンプ回路に読み出し、センスアンプ回路でデータの上書
きを行い、ページ消去を行った後、センスアンプ回路の
データを１ページ分のメモリセルに書き込む。センスア
ンプ回路におけるデータの上書きにより、ページ単位又
はバイト単位のデータ書き換えが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの書き換え
をバイト単位で行う不揮発性半導体メモリに関する。
【０００２】
【従来の技術】従来、データの書き換えをバイト単位で
行う不揮発性半導体メモリとしてＥＥＰＲＯＭが知られ
ている。
【０００３】文献１（Ｗ．Ｊｏｈｎｓｏｎ ｅｔ ａ
ｌ．，“Ａ １６Ｋｂ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒ
ｙ，”ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ，ｐｐ．１５２−１５３，Ｆｅ
ｂ．１９８２．）は、ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ
Ｇａｔｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）セルを用い、デ
ータの書き換えをバイト単位で行なうようにしたＥＥＰ
ＲＯＭを提案する。
【０００４】図６５は、バイト消去が可能なＥＥＰＲＯ
Ｍのメモリセル部の一例を示す平面図、図６６は、図６
５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図である。
【０００５】このＥＥＰＲＯＭは、メモリセル部にＦＬ
ＯＴＯＸセルを使用している。ＦＬＯＴＯＸセルの特徴
は、Ｎ＋ ドレイン２０ａとフローティングゲート２１
ａの間に１０［ｎｍ］程度のトンネル酸化膜２２ａを配
置し、このトンネル酸化膜２２ａに電界を印加してＮ
＋ ドレイン２０ａとフローティングゲート２１ａの間
で電荷のやりとりを行う点にある。
【０００６】トンネル酸化膜２２ａに流れる電流は、Ｆ
Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象に
より生じるＦＮトンネル電流である。
【０００７】図６７は、ＭＯＳキャパシタ部のエネルギ
ーバンド図を示している。
【０００８】ＭＯＳキャパシタ（Ｎ＋ ドレイン−トン
ネル酸化膜−フローティングゲート）に電界を印加する
と、（１）式に基づき、トンネル酸化膜（ＳｉＯ２ ）
にＦＮトンネル電流が流れる。
【０００９】 Ｉ ＝ Ｓ・α・Ｅ２ ｅｘｐ（−β／Ｅ） …（１） Ｓ：面積、Ｅ：電界 α ＝ ｑ３ ／８πｈΦＢ ＝ ６．９４×１０−７ ［Ａ／Ｖ２］ β ＝ −４（２ｍ）０．５ ΦＢ１．５ ／３ｈｑ ＝ ２．５４×１０８ ［Ｖ／ｃｍ］ この式から、ＦＮトンネル電流が流れ始める電界は、約
１０［ＭＶ／ｃｍ］であることがわかる。この電界は、
理論的には、１０［ｎｍ］のトンネル酸化膜に１０
［Ｖ］の電圧を印加した場合に相当する。
【００１０】ここで、図６５及び図６６において、Ｎ
＋ ドレイン２０ａとコントロールゲート２３ａの間に
電圧を印加した場合におけるコントロールゲート２３ａ
とフローティングゲート２１ａの容量比（カップリング
比）を０．５とする。
【００１１】この場合、Ｎ＋ ドレイン２０ａとフロー
ティングゲート２１ａの間のトンネル酸化膜２２ａに１
０［Ｖ］の電圧を印加するには、Ｎ＋ ドレイン２０ａ
とコントロールゲート２３ａの間に２０［Ｖ］という高
電圧を印加しなければならない。
【００１２】例えば、消去時には、Ｎ＋ ドレイン２０
ａを０［Ｖ］、コントロールゲート２３ａを２０［Ｖ］
に設定して電子をＮ＋ ドレイン２０ａからフローティ
ングゲートゲート２１ａに移動させる。また、“１”書
き込み時には、Ｎ＋ ドレイン２０ａを２０［Ｖ］、コ
ントロールゲート２３ａを０［Ｖ］に設定して電子をフ
ローティングゲート２１ａからＮ＋ ドレイン２０ａに
移動させる。
【００１３】ＦＬＯＴＯＸセルを用いたＥＥＰＲＯＭの
欠点は、図６５及び図６６に示すように、１ビットを記
憶するために、メモリセルと選択トランジスタの２素子
を必要とする点にある。
【００１４】図６８は、バイト消去が可能なＥＥＰＲＯ
Ｍのメモリセル部の他の例を示している。
【００１５】このＥＥＰＲＯＭは、メモリセル部にＦＬ
ＯＴＯＸセルを使用すると共に、メモリセル８ビット
（１バイト）に対して１つのバイトコントロール用トラ
ンジスタＴｒを設けた点に特徴を有する。
【００１６】なお、このＥＥＰＲＯＭにおける各モード
でのバイアス条件は、表１に示す通りである。
【００１７】
【表１】
【００１８】このようなメモリセル部を使用すると、様
々な動作不良（ディスターブ）を回避することができ
る。しかし、１ビットを記憶するために、２＋（１／
８）個のトランジスタが必要となるため、セル面積が大
きくなってコストが下げられない欠点がある。
【００１９】このような欠点をなくすために誕生したメ
モリがフラッシュＥＥＰＲＯＭである。従来のＥＥＰＲ
ＯＭは、１ビット毎にデータの消去又は書き込みを行う
ことができるため、非常に使い易かった。
【００２０】しかし、大きな記憶容量を必要とするコン
ピュータのハードディスクをＥＥＰＲＯＭから構成する
ような場合、このＥＥＰＲＯＭには、１ビット毎にデー
タの消去又は書き込みを行う機能を持たせる必要がな
い。ハードディスクにおいては、セクター単位（又はブ
ロック単位）でデータの消去又は書き込みを行う場合が
ほとんどだからである。
【００２１】よって、このような１ビット毎の書き換え
機能を排除してでも、セル面積の縮小による大きな記憶
容量を達成し、製品の低コスト化を図った方が有利であ
り、このような発想に基づき、フラッシュＥＥＰＲＯＭ
が誕生した。
【００２２】フラッシュＥＥＰＲＯＭについての詳細
は、例えば、文献２（Ｆ．Ｍａｓｕｏｋａ ｅｔａ
ｌ．，“Ａ ｎｅｗ Ｆｌａｓｈ ＥＥＰＲＯＭ ｃｅ
ｌｌ ｕｓｉｎｇ ｔｒｉｐｌｅ ｐｏｌｙｓｉｌｉｃ
ｏｎ ｔｅｃｈｎｏｌｏｇｙ，”ＩＥＤＭ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．４６４−４６７ Ｄｅ
ｃ．１９８４．）に記載されている。
【００２３】図６９は、フラッシュＥＥＰＲＯＭのメモ
リセルの構造を示している。
【００２４】フラッシュＥＥＰＲＯＭのメモリセルは、
紫外線消去型ＥＰＲＯＭのメモリセルと同様に、コント
ロールゲートとフローティングゲートを有している。フ
ラッシュＥＥＰＲＯＭでは、データの書き込みは、紫外
線消去型ＥＰＲＯＭと同様に、ホットエレクトロンをフ
ローティングゲートに注入することにより行う。消去
は、バイト型ＥＥＰＲＯＭと同様に、ＦＮトンネル現象
を利用して電子をフローティングゲートから抜き取るこ
とにより行う。
【００２５】フラッシュＥＥＰＲＯＭにおいて、メモリ
セルを個別に見た場合の消去動作は、バイト型ＥＥＰＲ
ＯＭと同じになるが、メモリセルアレイの全体を見た場
合の動作は、バイト型ＥＥＰＲＯＭとは全く異なるもの
となる。即ち、バイト型ＥＥＰＲＯＭは、バイト単位で
データを消去するが、フラッシュＥＥＰＲＯＭは、全ビ
ットを一括で消去する。このような動作手法を採用する
ことにより、フラッシュＥＥＰＲＯＭは、１ビット当た
り１個のトランジスタからなるメモリセル部を実現し、
大きな記憶容量を達成している。
【００２６】なお、フラッシュＥＥＰＲＯＭにおけるデ
ータの書き込みは、紫外線消去型ＥＰＲＯＭと同様に、
１ビット毎に行うことができる。即ち、消去が全ビット
一括で行われ、書き込みが１ビット毎に行う事ができる
点においては、フラッシュＥＥＰＲＯＭと紫外線消去型
ＥＰＲＯＭは同じとなる。
【００２７】大きな記憶容量のメモリチップを実現する
ため、上述したようなフラッシュＥＥＰＲＯＭを基にＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭが提案されている。
【００２８】文献３（Ｆ．Ｍａｓｕｏｋａ ｅｔ ａ
ｌ．，“Ｎｅｗ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔ
ｙ ＥＰＲＯＭ ａｎｄ Ｆｌａｓｈ ＥＥＰＲＯＭ
ｗｉｔｈ ＮＡＮＤ ｓｔｒｕｃｔｕｒｅｄ ｃｅｌ
ｌ，”ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，
ｐｐ．５５２−５５５ Ｄｅｃ．１９８７．）は、ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭについて開示する。
【００２９】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレ
イ部は、図７０及び図７１に示すように、複数個（例え
ば、１６個）のメモリセルを直列接続してＮＡＮＤ列と
し、その両端に１つずつセレクトトランジスタを接続し
たＮＡＮＤユニットから構成される。
【００３０】ＮＡＮＤ型ＥＥＰＲＯＭでは、１つのメモ
リセルではなく、１つのＮＡＮＤユニットに対して、ビ
ット線コンタクト部及びソース線を設ければよく、ま
た、ＮＡＮＤ列を構成する複数のメモリセルは、互いに
隣接するメモリセル同士で１つの拡散層を共有するた
め、１ビット当たりのメモリセルサイズを大幅に削減で
き、大きな記憶容量のメモリチップを実現できる。
【００３１】図７２は、ＮＯＲ型フラッシュＥＥＰＲＯ
Ｍを示している。ＮＯＲ型フラッシュＥＥＰＲＯＭで
は、ビット線とソース線の間に１ビット（１つ）のメモ
リセルが配置される。
【００３２】上述のＮＡＮＤ型フラッシュＥＥＰＲＯＭ
は、コスト面から見ると、ＮＯＲ型フラッシュＥＥＰＲ
ＯＭに比べて、セルサイズを小さくできるため、ビット
単位のコストが低い、という大記憶容量のファイルメモ
リに適した特徴を持つ。また、機能面から見ると、ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭは、ＮＯＲ型フラッシュ
ＥＥＰＲＯＭに比べて、データの書き換えスピードが速
い、低消費電力である、という特徴を持つ。
【００３３】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの機能
面の特徴は、データの書換方式によるものである。即
ち、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、書き込
み及び消去は、シリコン基板（チャネル）とフローティ
ングゲートとの間の電荷のやりとりで達成する。
【００３４】また、電荷のやりとりには、ＦＮトンネル
現象を利用している。つまり、書き込みに必要な電流
は、シリコン基板（チャネル）からフローティングゲー
トへ流れるＦＮトンネル電流であり、書き込みにホット
エレクトロンを利用するＮＯＲ型フラッシュＥＥＰＲＯ
Ｍと比較して、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消
費電流は非常に小さくなる。
【００３５】６４メガビットＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭの場合、１ページ（５１２バイト）単位での書
き込みを２００［μｓ］で行うことが可能である。この
書き込み時間は、ＮＯＲ型フラッシュＥＥＰＲＯＭにお
ける１ブロック単位での書き込み時間よりも短い。
【００３６】表２は、ＮＡＮＤ型フラッシュＥＥＰＴＯ
Ｍの特徴とＮＯＲ型フラッシュＥＥＰＲＯＭの特徴を比
較して示したものである。
【００３７】
【表２】
【００３８】表２に示すように、両メモリの長所と短所
は、互いに相補の関係にある。例えば、用途に関して、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、特定のブロック
データ単位で書き換えを行うことを条件に、データ読み
出し用に使用できる。３０万画素を有するデジタルカメ
ラでは、１ショットの写真に約０．５メガビットの記憶
容量が必要であるため、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭが広く用いられている。
【００３９】一方、ＮＯＲ型フラッシュＥＥＰＲＯＭ
は、１００［ｎｓ］の高速なランダムアクセスが可能で
あるため、携帯電話などの制御プログラム用メモリとし
て広く用いられている。
【００４０】このように、不揮発性半導体メモリの分野
では、ＥＥＰＲＯＭ（従来型）、フラッシュＥＥＰＲＯ
Ｍ、ＮＡＮＤ型フラッシュＥＥＰＲＯＭへと進化し、バ
イト単位の書き換え機能と引き換えに、メモリセルサイ
ズの縮小化、即ち、１ビット当たりのコスト（ビットコ
スト）の低減を達成してきた。
【００４１】しかし、昨今のロジック混載不揮発性メモ
リでは、バイト単位のデータ書き換えの需要が高まって
いる。例えば、ＩＣカードにおいては、収入、支出など
のお金の管理で一部のデータを書き換える場合、フラッ
シュＥＥＰＲＯＭを用いると、書き換えるデータの量が
大きくなりすぎる。
【００４２】よって、このような欠点をなくすため、バ
イト単位で書き換えが可能なバイト型ＥＥＰＲＯＭが必
要となる。ところが、バイト型ＥＥＰＲＯＭは、上述し
たように、１ビット当り素子数が多く、記憶容量の増大
やビットコストの低減には不利である。
【００４３】現在、不揮発性半導体メモリの主流は、フ
ラッシュＥＥＰＲＯＭ（ＮＯＲ型、ＮＡＮＤ型など）で
あるため、フラッシュＥＥＰＲＯＭと同一のプロセス及
び書き換え方法を有するバイト型ＥＥＰＲＯＭを開発す
れば、市場の要求に応じたＥＥＰＲＯＭを低いコストで
生産できることになる。
【００４４】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、その目的は、フラッシュＥＥ
ＰＲＯＭと同一のプロセスで形成でき、さらに、フラッ
シュＥＥＰＲＯＭと同一の書き換え方法を採用でき、バ
イト単位のデータ書き換えも可能な新規な不揮発性半導
体メモリを提供することである。
【００４５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、１個のメモリセ
ルとこれを挟み込む２個のセレクトトランジスタとから
構成されるメモリセルユニットを有するメモリセルアレ
イと、前記２個のセレクトトランジスタの一方に接続さ
れるビット線と、前記ビット線に接続されるラッチ機能
を持つセンスアンプ回路とを備え、前記メモリセルは、
フローティングゲートとコントロールゲートを有するス
タックゲート構造を有する。
【００４６】本発明の不揮発性半導体メモリは、１個の
メモリセルとこれを挟み込む２個のセレクトトランジス
タとから構成される第１メモリセルユニット及び複数個
のメモリセルから構成される第２メモリセルユニットを
有するメモリセルアレイと、前記第１及び第２メモリセ
ルユニットに共通に接続されるビット線と、前記ビット
線に接続されるラッチ機能を持つセンスアンプ回路とを
備え、前記メモリセルは、フローティングゲートとコン
トロールゲートを有するスタックゲート構造を有する。
【００４７】前記第２メモリセルユニットは、前記複数
個のメモリセルが直列接続されたＮＡＮＤユニット、又
は、前記複数個のメモリセルが並列接続されたＡＮＤユ
ニット若しくはＤＩＮＯＲユニットである。
【００４８】前記２個のセレクトトランジスタは、前記
メモリセルと同一の構造を有している。即ち、前記２個
のセレクトトランジスタは、スタックゲート構造と同様
の構造を有している。しかし、実際に、ゲート電極とし
て機能するのは、例えば、下層のみである。
【００４９】また、本発明の不揮発性半導体メモリは、
選択されたコントロールゲート線に接続される１ページ
分のメモリセルのうち任意のメモリセルに対してデータ
書き換えを行う場合に、前記１ページ分のメモリセルの
データを前記センスアンプ回路に読み出し、前記センス
アンプ回路において前記１ページ分のデータのうち書き
換えを行うデータに対してデータの上書きを行い、前記
選択されたコントロールゲート線に接続される１ページ
分のメモリセルのデータを消去し、前記センスアンプ回
路のデータを前記選択されたコントロールゲート線に接
続される１ページ分のメモリセルに書き込む手段を備え
る。
【００５０】前記書き換えを行うデータは、前記１ペー
ジ分の全データ又はバイト単位のデータであり、ページ
単位の書き換えを行うか又はバイト単位の書き換えを行
うかは、コマンドにより決定される。
【００５１】本発明の不揮発性半導体メモリは、電気的
に書き換え可能なメモリセルから構成されるメモリセル
ユニットを有するメモリセルアレイと、前記メモリセル
ユニットに接続されるビット線と、前記ビット線に接続
されるラッチ機能を持つセンスアンプ回路と、選択され
たコントロールゲート線に接続される１ページ分のメモ
リセルに対してデータ書き換えを行う場合に、前記１ペ
ージ分のメモリセルのデータを前記センスアンプ回路に
読み出し、前記センスアンプ回路において前記１ページ
分のデータのうち書き換えを行うデータに対してデータ
の上書きを行い、前記選択されたコントロールゲート線
に接続される１ページ分のメモリセルのデータを消去
し、前記センスアンプ回路のデータを前記選択されたコ
ントロールゲート線に接続される１ページ分のメモリセ
ルに書き込む手段とを備える。
【００５２】前記メモリセルユニットは、１個のメモリ
セルとこれを挟み込む２個のセレクトトランジスタから
構成されるメモリセルユニット、複数個のメモリセルが
直列接続されたＮＡＮＤユニット、又は、複数個のメモ
リセルが並列接続されたＡＮＤユニット若しくはＤＩＮ
ＯＲユニットである。
【００５３】前記書き換えを行うデータは、前記１ペー
ジ分の全データ又はバイト単位のデータであり、ページ
単位の書き換えを行うか又はバイト単位の書き換えを行
うかは、コマンドにより決定される。
【００５４】本発明の不揮発性半導体メモリは、ＦＮト
ンネル電流によりデータの書き込みを行うメモリセルを
有するメモリセルアレイと、前記メモリセルに接続され
るビット線と、前記ビット線に接続されるラッチ機能を
持つセンスアンプ回路と、選択されたコントロールゲー
ト線に接続される１ページ分のメモリセルに対して同時
にデータ書き込みを行う場合に、前記１ページ分のメモ
リセルが形成されるウェルを第１電位、前記１ページ分
のメモリセルのコントロールゲートに第２電位、前記１
ページ分のメモリセルのうち書き込みを実行するメモリ
セルに接続されるビット線に前記第１電位、前記１ペー
ジ分のメモリセルのうち書き込みを実行しないメモリセ
ルに接続されるビット線に前記第１及び第２電位の中間
電位を印加する手段とを備える。
【００５５】本発明の不揮発性半導体メモリは、マトリ
ックス状に配置された複数のメモリセルユニットから構
成されるメモリセルアレイと、前記メモリセルアレイ上
でロウ方向に延びるメインコントロールゲート線と、前
記メインコントロールゲート線の一端に配置されるメイ
ンコントロールゲートドライバと、前記ロウ方向に配置
されるメモリセルユニット内の１ページ分のメモリセル
のうち複数のメモリセルに接続されるサブコントロール
ゲート線と、前記メインコントロールゲート線と前記サ
ブコントロールゲート線の間に配置されるサブコントロ
ールゲートドライバとを備える。
【００５６】前記複数のメモリセルユニットの各々は、
１個のメモリセルとこのメモリセルの両端に１つずつ接
続される２個のセレクトトランジスタとから構成され
る。
【００５７】本発明の不揮発性半導体メモリは、さら
に、前記ロウ方向に配置されるメモリセルユニット内の
２個のセレクトトランジスタのゲートに接続される２本
のセレクトゲート線と、前記２本のセレクトゲート線の
一端で、前記コントロールゲートドライバに近接して配
置されるセレクトゲートドライバとを備える。
【００５８】本発明の不揮発性半導体メモリは、さら
に、アドレス信号をデコードし、制御信号を出力するサ
ブデコーダを備え、前記サブコントロールゲートドライ
バは、前記メインコントロールゲート線と前記サブコン
トロールゲート線の間に接続され、ゲートに前記制御信
号が入力されるＭＯＳトランジスタから構成される。
【００５９】本発明の不揮発性半導体メモリは、さら
に、アドレス信号をデコードし、前記サブコントロール
ゲート線に所定の電位を与えるサブデコーダを備え、前
記サブコントロールゲートドライバは、前記サブコント
ロールゲート線と前記サブデコーダの間に接続され、ゲ
ートに前記メインコントロールゲート線の電位が入力さ
れるＭＯＳトランジスタから構成される。
【００６０】本発明の不揮発性半導体メモリは、さら
に、前記ロウ方向に配置されるメモリセルユニット内の
１ページ分のメモリセルのうち任意のメモリセルに対し
てデータ書き換えを行う場合に、前記サブコントロール
ゲート線に接続される複数のメモリセルのデータをラッ
チ機能を持つセンスアンプ回路に読み出し、前記センス
アンプ回路において前記複数のメモリセルのデータのう
ち書き換えを行うデータに対してデータの上書きを行
い、前記サブコントロールゲート線に接続される複数の
メモリセルのデータを消去し、前記センスアンプ回路の
データを前記サブコントロールゲート線に接続される複
数のメモリセルに書き込む手段を備える。
【００６１】本発明の不揮発性半導体メモリは、さら
に、前記ロウ方向に配置されるメモリセルユニット内の
１ページ分のメモリセルのうち任意のメモリセルに対し
てデータ書き換えを行う場合に、前記メインコントロー
ルゲート線に接続される１ページ分のメモリセルのデー
タをラッチ機能を持つセンスアンプ回路に読み出し、前
記センスアンプ回路において前記サブコントロールゲー
ト線に接続される複数のメモリセルのデータうち書き換
えを行うデータに対してデータの上書きを行い、前記サ
ブコントロールゲート線に接続される複数のメモリセル
のデータを消去し、前記センスアンプ回路のデータのう
ち前記サブコントロールゲート線に接続される複数のメ
モリセルに対応するデータを前記サブコントロールゲー
ト線に接続される複数のメモリセルに書き込む手段を備
える。
【００６２】前記サブコントロールゲート線には、ｎ
（ｎは自然数）バイトのメモリセルが接続され、前記書
き換えを行うデータは、バイト単位のデータである。
【００６３】前記サブコントロールゲート線に接続され
る複数のメモリセルをブロックと定義した場合に、前記
メインコントロールゲート線に複数のブロックを接続
し、データの読み出し、消去又は書き込み動作を、ｎ
（ｎは自然数）ブロックごとに行う。
【００６４】本発明の不揮発性半導体メモリは、マトリ
ックス状に配置された複数のメモリセルユニットから構
成されるメモリセルアレイと、前記メモリセルアレイ上
でロウ方向に延びる第１及び第２メインコントロールゲ
ート線と、前記第１メインコントロールゲート線の一端
に接続される第１メインコントロールゲートドライバ
と、前記ロウ方向に配置される第１メモリセルユニット
内の１ページ分のメモリセルのうち複数のメモリセルに
接続される第１サブコントロールゲート線と、前記第１
メインコントロールゲート線と前記第１サブコントロー
ルゲート線の間に配置される第１サブコントロールゲー
トドライバと、前記第１メモリセルユニット内のセレク
トトランジスタに接続される第１セレクトゲート線と、
前記第１セレクトゲート線の一端に接続される第１セレ
クトゲートドライバと、前記第２メインコントロールゲ
ート線の一端に接続される第２メインコントロールゲー
トドライバと、前記ロウ方向に配置される第２メモリセ
ルユニット内の１ページ分のメモリセルのうち複数のメ
モリセルに接続される第２サブコントロールゲート線
と、前記第２メインコントロールゲート線と前記第２サ
ブコントロールゲート線の間に配置される第２サブコン
トロールゲートドライバと、前記第２メモリセルユニッ
ト内のセレクトトランジスタに接続される第２セレクト
ゲート線と、前記第２セレクトゲート線の一端に接続さ
れる第２セレクトゲートドライバとを備え、前記第１メ
インコントロールゲートドライバと前記第１セレクトゲ
ートドライバは、前記メモリセルアレイの前記ロウ方向
の一端に配置され、前記第２メインコントロールゲート
ドライバと前記第２セレクトゲートドライバは、前記メ
モリセルアレイの前記ロウ方向の他端に配置される。
【００６５】本発明の不揮発性半導体メモリは、マトリ
ックス状に配置された複数のメモリセルユニットから構
成されるメモリセルアレイと、前記メモリセルアレイ上
でロウ方向に延びる第１及び第２メインコントロールゲ
ート線と、前記ロウ方向に配置される第１メモリセルユ
ニット内の１ページ分のメモリセルのうち複数のメモリ
セルに接続される第１サブコントロールゲート線と、前
記第１メインコントロールゲート線と前記第１サブコン
トロールゲート線の間に配置される第１サブコントロー
ルゲートドライバと、前記第１メモリセルユニット内の
セレクトトランジスタに接続される第１セレクトゲート
線と、前記第１セレクトゲート線の一端に接続される第
１セレクトゲートドライバと、前記第１及び第２メイン
コントロールゲート線の一端に接続されるメインコント
ロールゲートドライバと、前記ロウ方向に配置される第
２メモリセルユニット内の１ページ分のメモリセルのう
ち複数のメモリセルに接続される第２サブコントロール
ゲート線と、前記第２メインコントロールゲート線と前
記第２サブコントロールゲート線の間に配置される第２
サブコントロールゲートドライバと、前記第２メモリセ
ルユニット内のセレクトトランジスタに接続される第２
セレクトゲート線と、前記第２セレクトゲート線の一端
に接続される第２セレクトゲートドライバとを備え、前
記メインコントロールゲートドライバと前記第１及び第
２セレクトゲートドライバは、共に、前記メモリセルア
レイの前記ロウ方向の一端に配置される。
【００６６】前記第１メモリセルユニットと前記第２メ
モリセルユニットは、例えば、カラム方向において互い
に隣接している。
【００６７】本発明の不揮発性半導体メモリは、１個の
メモリセルとこれを挟み込む２個のセレクトトランジス
タとから構成される第１及び第２メモリセルユニットを
有するメモリセルアレイと、前記第１メモリセルユニッ
ト内の２個のセレクトトランジスタの一方に接続される
第１ビット線と、前記第２メモリセルユニット内の２個
のセレクトトランジスタの一方に接続される第２ビット
線と、前記第１及び第２ビット線に接続されるラッチ機
能を持つセンスアンプ回路とを備える。
【００６８】本発明の不揮発性半導体メモリは、複数個
のメモリセルとこれを挟み込む２個のセレクトトランジ
スタとから構成されるメモリセルユニットを有するメモ
リセルアレイと、前記２個のセレクトトランジスタの一
方に接続されるビット線と、前記ビット線に接続される
ラッチ機能を持つセンスアンプ回路と、書き込み動作時
に、選択されたコントロールゲート線に電源電位よりも
高い書き込み用の高電位を印加し、非選択のコントロー
ルゲート線に前記電源電位又は読み出し動作時に非選択
のコントロールゲート線に与える読み出し電位を印加す
る手段とを備える。
【００６９】前記メモリセルユニットは、例えば、２個
のメモリセルを含んでいる。前記複数個のメモリセル
は、それぞれフローティングゲートとコントロールゲー
トを有するスタックゲート構造を有する。
【００７０】前記２個のセレクトトランジスタは、それ
ぞれ前記複数個のメモリセルと同一の構造を有してい
る。
【００７１】本発明の不揮発性半導体メモリは、複数個
のメモリセルとこれを挟み込む２個のセレクトトランジ
スタとから構成される第１メモリセルユニット及び複数
個のメモリセルから構成される第２メモリセルユニット
を有するメモリセルアレイと、前記第１及び第２メモリ
セルユニットに共通に接続されるビット線と、前記ビッ
ト線に接続されるラッチ機能を持つセンスアンプ回路
と、書き込み動作時に、前記第１メモリセルユニットを
含むブロックが選択された場合に、選択されたコントロ
ールゲート線に電源電位よりも高い書き込み用の高電位
を印加し、非選択のコントロールゲート線に前記電源電
位又は読み出し動作時に非選択のコントロールゲート線
に与える読み出し電位を印加する手段とを備える。
【００７２】前記第２メモリセルユニットは、前記複数
個のメモリセルが直列接続されたＮＡＮＤユニット、又
は、前記複数個のメモリセルが並列接続されたＡＮＤユ
ニット若しくはＤＩＮＯＲユニットである。
【００７３】本発明の不揮発性半導体メモリは、さら
に、選択されたコントロールゲート線に接続される１ペ
ージ分のメモリセルのうち任意のメモリセルに対してデ
ータ書き換えを行う場合に、前記１ページ分のメモリセ
ルのデータを前記センスアンプ回路に読み出し、前記セ
ンスアンプ回路において前記１ページ分のデータのうち
書き換えを行うデータに対してデータの上書きを行い、
前記選択されたコントロールゲート線に接続される１ペ
ージ分のメモリセルのデータを消去し、前記センスアン
プ回路のデータを前記選択されたコントロールゲート線
に接続される１ページ分のメモリセルに書き込む手段を
備える。
【００７４】前記書き換えを行うデータは、前記１ペー
ジ分の全データ又はバイト単位のデータであり、ページ
単位の書き換えを行うか又はバイト単位の書き換えを行
うかは、コマンドにより決定される。
【００７５】前記手段は、前記書き込み動作時に、前記
選択されたコントロールゲート線と前記非選択のコント
ロールゲート線に前記電源電位又は前記読み出し電位を
与えた後に、前記選択されたコントロールゲート線の電
位のみを前記書き込み用の高電位に上昇させる。
【００７６】前記データ書き換えにおける書き込みは、
ホットエレクトロン又はＦＮトンネル現象により行わ
れ、前記データ書き換えにおける消去は、ＦＮトンネル
現象により行われ、電子の移動は、前記メモリセルのフ
ローティングゲートとそのソース又はドレインの間、又
は前記メモリセルのフローティングゲートとそのチャネ
ルとの間で行われる。
【００７７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。
【００７８】図１は、本発明のバイト型ＥＥＰＲＯＭの
メモリセルを示している。図２は、図１のメモリセルの
等価回路を示している。図３は、メモリセルアレイの全
体の回路構成を示している。
【００７９】メモリセルＭＣは、コントロールゲートと
フローティングゲートを有し、フラッシュＥＥＰＲＯＭ
のメモリセルと同じ構造となっている。メモリセルＭＣ
の両端には、それぞれ１つずつセレクトトランジスタＳ
Ｔ１，ＳＴ２が接続されている。セレクトトランジスタ
ＳＴ１は、ビット線コンタクト部ＢＣを経由してビット
線に接続され、セレクトトランジスタＳＴ２は、ソース
線ＳＬに接続される。
【００８０】メモリセルＭＣ及びセレクトトランジスタ
ＳＴ１，ＳＴ２により１つのメモリセルユニットが構成
され、メモリセルアレイは、複数のメモリセルユニット
がアレイ状に配置されることにより実現される。
【００８１】ロウ方向に配置される複数のメモリセルユ
ニットにより１つのブロックが構成される。１つのブロ
ック内には、ロウ方向に延びる１本のコントロールゲー
ト線ＣＧＬが配置される。１本のコントロールゲート線
ＣＧＬに接続されるメモリセルをまとめて１ページと呼
ぶ。
【００８２】消去動作は、１ページごとに行うことがで
きる。メモリセルに対する書き込み及び読み出しの各動
作も、カラムごとにラッチ機能を持つセンスアンプを設
けることで、１ページ同時に行うことができる。但し、
データの入出力は、例えば、ビットごとにシリアルに行
われる。
【００８３】また、このような構成により、バイト単位
のデータ書き換えが可能となる。
【００８４】本発明のバイト型ＥＥＰＲＯＭは、構造面
で見ると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて
１つのＮＡＮＤユニット内のメモリセルを１つにしたも
のと考えることができる。但し、本発明のバイト型ＥＥ
ＰＲＯＭは、機能面で見ると、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭとは大きく異なっている。これについては、
動作の説明で詳述する。
【００８５】本発明のバイト型ＥＥＰＲＯＭの構造面で
の長所について説明する。
【００８６】本発明のバイト型ＥＥＰＲＯＭのメモリセ
ル部は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセ
ル部と比べると、１つのユニットを構成するメモリセル
の数が異なるだけである。よって、本発明のバイト型Ｅ
ＥＰＲＯＭでは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの
プロセスをそのまま採用できるため、バイト単位の消去
が可能であるにもかかわらず、記憶容量を増大でき、か
つ、生産コストも低減できる。
【００８７】例えば、デザインルールを０．４［μｍ］
とした場合、１個のメモリセルの面積（短辺長ａ×長辺
長ｂ）は、短辺長ａが１．２［μｍ］、長辺長ｂが３．
２［μｍ］であるため、３．８４［μｍ２ ］となる。
一方、図６５及び図６６に示すような従来のバイト型Ｅ
ＥＰＲＯＭでは、デザインルールを０．４［μｍ］とし
た場合、１個のメモリセルの面積は、３６［μｍ２ ］
となる。
【００８８】つまり、メモリセルアレイ部に関しては、
単純に計算しても、本発明のバイト型ＥＥＰＲＯＭは、
従来のバイト型ＥＥＰＲＯＭに比べて、約１０倍の記憶
容量を実現できる。
【００８９】また、本発明のバイト型ＥＥＰＲＯＭは、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同一のプロセスで
製造可能であるため、ロジック混載不揮発性メモリへの
応用も容易である。
【００９０】また、本発明のバイト型ＥＥＰＲＯＭのメ
モリセルは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルと同じ構造であるため、１つのメモリセルについ
て見れば、フラッシュＥＥＰＲＯＭの書き換え方式、即
ち、ＦＮトンネル現象を利用した書き換え方式をそのま
ま採用できる。
【００９１】但し、メモリセルアレイ全体として見た場
合には、本発明のバイト型ＥＥＰＲＯＭは、バイト単位
のデータ書き換え（バイト消去）が行える点でＮＡＮＤ
型フラッシュＥＥＰＲＯＭと異なる。
【００９２】以下、本発明のバイト型ＥＥＰＲＯＭの消
去動作、書き込み動作及び読み出し動作について順次説
明する。
【００９３】消去動作時、選択ブロックのコントロール
ゲート（ワード線）ＣＧＬには接地電位が印加され、非
選択ブロックのコントロールゲートＣＧＬはフローティ
ング状態に設定される。
【００９４】この後、例えば、２１［Ｖ］、３［ｍｓ］
の消去パルスがバルクに印加される。ここで、バルクと
は、シリコン基板に形成されるウエルのことであり、メ
モリセルＭＣ及びセレクトトランジスタＳＬ１，ＳＬ２
は、全て、このウエル中に形成される。
【００９５】消去パルスがバルクに印加されると、選択
ブロックのメモリセルＭＣでは、バルクとコントロール
ゲートの間に消去電圧（２１［Ｖ］）が加わり、フロー
ティングゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ）トンネル現象によりチャネル（ウェル）に
移動する。その結果、メモリセルの閾値電圧は、−３
［Ｖ］程度となる。
【００９６】本発明のバイト型ＥＥＰＲＯＭでは、消去
動作においてメモリセルの閾値電圧の絶対値が極端に大
きくなる過消去を問題としなくてもよい。よって、１個
の消去パルスで、閾値電圧が−３［Ｖ］程度になるよう
な条件で消去動作を行い、消去時間（閾値電圧が所定値
未満になったかを確認するベリファイを行う場合はこれ
に要する時間も含む）を短くすることができる。
【００９７】本発明のバイト型ＥＥＰＲＯＭが過消去を
問題としない理由は、１つのメモリセルＭＣの両端にセ
レクトトランジスタＳＴ１，ＳＴ２が接続されているた
めである。即ち、データ読み出し時には、非選択メモリ
セルを常にオフ状態にし、選択メモリセルをデータに応
じてオン又はオフ状態にする必要があるが、過消去は、
この非選択メモリセルをオン状態にしてしまう。セレク
トトランジスタＳＴ１，ＳＴ２を設けておけば、非選択
メモリセルがオン状態になっても、非選択メモリセルの
データがビット線に導かれることはないため、メモリの
動作に関して不都合はない。
【００９８】消去動作時、非選択ブロックのコントロー
ルゲートＣＧＬはフローティング状態に設定されてい
る。よって、非選択ブロックのメモリセルＭＣでは、バ
ルク（ウエル）の電位が上昇しても、コントロールゲー
トＣＧＬとバルクの容量カップリングにより、コントロ
ールゲートＣＧＬの電位も上昇するため、データの消去
は行われない。
【００９９】コントロールゲートＣＧＬは、ポリシリコ
ン、ポリシリコンと金属シリサイドの積層などから構成
される。また、コントロールゲートＣＧＬは、金属配線
を経由してワード線ドライブ用ＭＯＳトランジスタのソ
ースに接続される。よって、コントロールゲートには、
ワード線ドライブ用トランジスタのソースの接合容量、
ソースとゲートのオーバラップ容量、コントロールゲー
トと金属配線の間の容量、コントロールゲートとバルク
（ウエル）の間の容量などが接続される。
【０１００】これらの容量の中でも、コントロールゲー
トとバルク（ウエル）の間の容量は、特に大きい。つま
り、コントロールゲートとバルクの間のカップリング比
は、約０．９と非常に大きくなるため、非選択ブロック
のメモリセルＭＣでは、コントロールゲートＣＧＬとバ
ルクの容量カップリングにより、ＦＮトンネル電流が流
れるのを防ぐことができる。
【０１０１】消去ベリファイでは、例えば、選択ブロッ
ク内の全てのメモリセルの閾値電圧が−１［Ｖ］以下に
なったか否かを検証する。本発明では、上述のように、
過消去が問題とならないため、過消去の検証は必要がな
い。また、−３［Ｖ］程度まで確実に閾値電圧を下げる
ことができる条件で消去を行い、ベリファイを省略する
こともできる。
【０１０２】“０”書き込み動作時、選択ブロックのビ
ット線側のセレクトトランジスタＳＴ１をオン状態に
し、ソース線側のセレクトトランジスタＳＴ２をオフ状
態にし、書き込み実行（“０”書き込み）のメモリセル
に対しては、ビット線ＢＬｉを０［Ｖ］にし、書き込み
禁止（“１”書き込み）のメモリセルに対しては、ビッ
ト線ＢＬｉを電源電位ＶＣＣ（例えば、３．３［Ｖ］）
にする。
【０１０３】書き込み実行のメモリセルのチャネルに
は、ビット線ＢＬｉからセレクトトランジスタＳＴ１を
経由して電位０［Ｖ］が印加される。よって、書き込み
実行のメモリセルのチャネル電位は、接地電位となる。
【０１０４】そして、選択ワード線（コントロールゲー
ト）に書き込み電位が印加されると、選択ワード線に接
続される選択メモリセルのうち、書き込み実行のメモリ
セルのフローティングゲートとチャネルの間には、大き
な電位差が生じる。よって、書き込み実行のメモリセル
では、ＦＮトンネル現象により、電子がチャネルからフ
ローティングゲートへ移動する。
【０１０５】一方、書き込み禁止のメモリセルにおいて
は、チャネルは、電源電位ＶＣＣに充電され、かつ、フ
ローティング状態に設定されている。そして、選択ワー
ド線（コントロールゲート）に書き込み電位が印加され
ると、コントロールゲート、フローティングゲート、チ
ャネル、バルク（ウエル）の直列容量結合により、チャ
ネル電位も自動的に昇圧される。
【０１０６】よって、選択ワード線に接続される書き込
み禁止のメモリセルのフローティングゲートとチャネル
の間には大きな電位差が生じることはなく、チャネルか
らフローティングゲートへ電子が移動することもない。
【０１０７】このように、書き込み禁止のメモリセルに
対しては、コントロールゲートとチャネルの間のカップ
リング比を大きくし、かつ、チャネルの充電を十分に行
なっておくことで、選択ワード線に書き込み電位が印加
されたときのチャネル電位（書き込み禁止電位）を十分
に高くできる。
【０１０８】コントロールゲートとチャネルの間のカッ
プリング比Ｂは、以下の式により算出される。
【０１０９】Ｂ ＝ Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘは、コントロールゲートとチャネルの間
のゲート容量の総和、Ｃｊは、メモリセルのソースとド
レインの接合容量の総和である。
【０１１０】メモリセルのチャネル容量は、これらゲー
ト容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計とな
る。
【０１１１】なお、セレクトトランジスタのゲートとソ
ースのオーバーラップ容量、ビット線とソース・ドレイ
ンの間の容量などは、チャネル容量に比べると、非常に
小さいため、ここでは無視している。
【０１１２】読み出し動作時、ビット線をプリチャージ
電位に充電した後、図４及び図５に示すように、選択メ
モリセルのコントロールゲート（選択ワード線）には、
０［Ｖ］を印加し、選択メモリセルの両側のセレクトト
ランジスタのゲートには、電源電位ＶＣＣを印加し、非
選択メモリセルの両側のセレクトトランジスタのゲート
には、０［Ｖ］を印加する。この時、選択メモリセルの
両側のセレクトトランジスタは、オン状態、非選択メモ
リセルの両側のセレクトトランジスタは、オフ状態とな
る。
【０１１３】選択メモリセルのうち、データ“１”が書
き込まれているメモリセル、即ち、消去状態のメモリセ
ルについては、閾値電圧が負のディプレッション・モー
ドとなっているため、オン状態となり、ビット線の電位
が下がる。逆に、データ“０”が書き込まれているメモ
リセルについては、閾値電圧が正のエンハンスメント・
モードとなっているため、オフ状態となり、ビット線の
電位は、プリチャージ電位に維持される。
【０１１４】このように、データ“０”、“１”の判断
は、ビット線からソース線にセル電流が流れるか否かに
よって行う。ビット線の電位の変化は、センスアンプに
より増幅（検知）される。
【０１１５】本発明のバイト型ＥＥＰＲＯＭによれば、
メモリセルＭＣは、セレクトトランジスタに挟まれてい
るため、以下の長所を有する。
【０１１６】第一に、読み出し電位を０［Ｖ］とする場
合、図６に示すように、消去後又は書き込み後の閾値電
圧分布は、負（データ“１”）又は正（データ“０”）
になっていればよい。即ち、“１”と“０”を区別する
ベリファイ機能を設ければ、過消去や過書き込みを検知
するベリファイ機能を設けなくてもよい。よって、従来
のフラッシュＥＥＰＲＯＭで行われているような複雑な
ベリファイは必要なくなる。また、本発明では、過消去
により負の閾値電圧の絶対値が大きくなったり、過書き
込みにより正の閾値電圧の絶対値が大きくなる場合で
も、正常な読み出し動作が可能である。よって、ゲート
酸化膜（トンネル酸化膜）に加わる電界を高く設定し、
消去時間及び書き込み時間を短くすることができる。
【０１１７】第二に、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのように、消去及び書き込みは、共に、ＦＮトンネル
現象を利用したフローティングゲートとチャネルの間で
の電荷のやりとりにより行われる。よって、データ書き
換え時の消費電流を非常に小さく抑えることができ、１
回の書き換え動作で同時に書き換えるメモリセルの数を
増大させることができる。
【０１１８】第三に、本発明のバイト型ＥＥＰＲＯＭ
は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとは異なり、セ
レクトトランジスタの間のメモリセルは、１つのみであ
る。つまり、セレクトトランジスタの間に選択メモリセ
ルと非選択メモリセルが混在することはないため、読み
出し時に、非選択メモリセルを常にオン状態にしてパス
トランジスタとして機能させる必要もない。よって、過
書き込みを防止するための処置は不要である。
【０１１９】また、読み出し時に、非選択メモリセルを
常にオン状態にしておく必要がないため、選択メモリセ
ルのコントロールゲートを０［Ｖ］として読み出しを行
う場合に、非選択メモリセルのコントロールゲートも０
［Ｖ］とし、リードリテンション（Read Retention）を
考慮しなくてもよくなる。
【０１２０】即ち、従来のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭでは、セレクトトランジスタの間に複数のメモリ
セルが直列接続されているため、読み出し時、選択メモ
リセルのコントロールゲートを０［Ｖ］とし、非選択メ
モリセルのコントロールゲートをＶｒｅａｄ（＝４．５
Ｖ）としていた。これが、リードリテンションを縮める
原因になっていた。
【０１２１】本発明では、セレクトトランジスタの間に
は１つのメモリセルのみが接続されるため、読み出し
時、全てのメモリセルのコントロールゲートを０［Ｖ］
とし、メモリセルの両端のセレクトトランジスタのオン
／オフのみにより、メモリセルの選択／非選択を決定す
ることができる。
【０１２２】また、ビット線とメモリセルの間にセレク
トトランジスタを接続しているため、読み出し時に、非
選択メモリセルを常にオフ状態にしておく必要もない。
よって、過消去を防止するための処置も不要である。
【０１２３】また、“０”書き込み時において、非選択
ワード線（コントロールゲート）に中間電位（書き込み
電位の約１／２の電位）を与える必要がない。メモリセ
ルとビット線の間にセレクトトランジスタが存在すると
共に、セレクトトランジスタの間のメモリセルも１個の
みだからである。
【０１２４】また、非選択ワード線に中間電位を与えな
くても、誤書き込みを防止できるため、書き込みの信頼
性が高くなる。また、ページ単位（又はビット単位）の
書き換えが可能となる。読み出し時においても、パスト
ランジスタがないため、セル電流を大きくできる。よっ
て、高速な読み出しが可能となり、読み出し時のデータ
保持特性が向上する。
【０１２５】表３は、上述の消去、書き込み、読み出し
のそれぞれの動作におけるセレクトゲート線ＳＳＬ，Ｇ
ＳＬ、コントロールゲート線（ワード線）ＣＧＬ、ビッ
ト線ＢＬｉ、セルソース線ＳＬ、セルＰウェルの電位を
示している。
【０１２６】
【表３】
【０１２７】消去動作においては、選択ブロックのコン
トロールゲート線ＣＧＬは、０［Ｖ］に設定され、非選
択ブロックのコントロールゲート線ＣＧＬ及び全てのセ
レクトゲート線ＳＳＬ，ＧＳＬは、フローティング状態
に設定される。
【０１２８】この状態において、セルＰウェルに消去電
位Ｖｅｒａ、例えば、２１［Ｖ］が印加されると、フロ
ーティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳ
Ｌの電位と非選択ブロックのコントロールゲート線ＣＧ
Ｌの電位は、セルＰウェルとの容量カップリングによっ
て、Ｖｅｒａ×β（但し、βは、カップリング比）にな
る。
【０１２９】ここで、βを０．８とすると、フローティ
ング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電
位と非選択ブロックのコントロールゲート線ＣＧＬの電
位は、１６．８［Ｖ］に上昇することになる。
【０１３０】消去動作時、ビット線ＢＬｉ及びセルソー
ス線ＳＬに接続されるＮ＋ 拡散層とセルＰウェルとか
らなるｐｎ接合は、順方向にバイアスされる。このた
め、ビット線ＢＬｉ及びセルソース線ＳＬは、Ｖｅｒａ
−Ｖｂに充電される。なお、Ｖｂは、ｐｎ接合のビルト
イン・ポテンシャルである。
【０１３１】書き込み動作においては、“１”データを
書き込む選択メモリセルに接続されるビット線ＢＬｉ、
即ち、消去状態を維持する選択メモリセルに接続される
ビット線ＢＬｉは、電源電位（例えば、３．３［Ｖ］）
ＶＣＣに設定され、“０”データを書き込む選択メモリ
セルに接続されるビット線ＢＬｉは、０［Ｖ］に設定さ
れる。
【０１３２】選択ブロックのビット線側のセレクトゲー
ト線ＳＳＬは、電源電位ＶＣＣに設定され、セルソース
線側のセレクトゲート線ＧＳＬは、０［Ｖ］に設定さ
れ、コントロールゲート線ＣＧＬは、書き込み電位（例
えば、１８［Ｖ］）Ｖｐｒｏｇに設定される。
【０１３３】非選択ブロックのセレクトゲート線ＳＳ
Ｌ，ＧＳＬ、コントロールゲート線ＣＧＬ及びセルＰウ
ェルは、０［Ｖ］に設定される。
【０１３４】セルソース線は、０［Ｖ］に設定される。
但し、選択ブロック内の“１”データを書き込むメモリ
セルのチャネル電位が、コントロールゲート線ＣＧＬと
の容量カップリングにより昇圧され、パンチスルーによ
りセルソース線のリーク電流が問題となる場合には、セ
ルソース線の電位は、電源電位ＶＣＣに設定するのがよ
い。
【０１３５】読み出し動作においては、選択ブロックの
セレクトゲート線ＳＳＬ，ＧＳＬは、電源電位ＶＣＣに
設定され、コントロールゲート線ＣＧＬは、０［Ｖ］に
設定される。データ読み出し前にビット線をプリチャー
ジする方式の場合、ビット線ＢＬｉは、プリチャージ電
位（例えば、１．２［Ｖ］）ＶＢＬに設定される。
【０１３６】選択メモリセルのうち“１”データが記憶
されているものは、オン状態となり、セル電流が流れる
ため、ビット線ＢＬｉは、０［Ｖ］に放電される。一
方、選択メモリセルのうち“０”データが記憶されてい
るものは、オフ状態となり、セル電流が流れないため、
ビット線ＢＬｉは、プリチャージ電位ＶＢＬを保持する
ことになる。
【０１３７】読み出し動作において、選択ブロックのコ
ントロールゲート線ＣＧＬに電源電位（例えば、３．３
Ｖ）ＶＣＣを与えて読み出し動作を行いたい場合には、
メモリセルの閾値分布を図７に示すように設定すればよ
い。
【０１３８】表４は、図７の閾値分布を有する場合の消
去、書き込み、読み出しのそれぞれの動作におけるセレ
クトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線
（ワード線）ＣＧＬ、ビット線ＢＬｉ、セルソース線Ｓ
Ｌ、セルＰウェルの電位を示している。
【０１３９】
【表４】
【０１４０】本発明では、上述したように、メモリセル
の両端にセレクトトランジスタが設けられているため、
消去後（“１”データ）のメモリセルの閾値分布の裾野
が正から負に跨っていてもよい。
【０１４１】図８は、本発明のバイト型ＥＥＰＲＯＭの
回路ブロックの主要部を示している。
【０１４２】このＥＥＰＲＯＭは、上述のように、１つ
のメモリセルを２つのセレクトトランジスタで挟み込ん
だ３素子から成るメモリセルユニットをマトリックス状
に配置したメモリセルアレイ１１、メモリセルアレイ１
１上においてロウ方向に複数本配置されたコントロール
ゲート線１０ａ及びメモリセルアレイ１１上においてカ
ラム方向に複数本配置されたビット線１０ｂを有してい
る。
【０１４３】ロウデコーダ１２は、ロウ、即ち、コント
ロールゲート線１０ａの選択を行う。選択されたコント
ロールゲート線１０ａに接続されるメモリセルのデータ
は、カラムごとに設けられたデータラッチ機能を持つセ
ンスアンプから成るセンスアンプ回路１３に入力され
る。カラムデコーダ１４は、カラム、即ち、ビット線Ｂ
Ｌｉの選択を行う。
【０１４４】選択されたカラムのセンスアンプのデータ
は、データ入出力バッファ１８を経由してメモリチップ
の外部に出力される。メモリチップの内部に入力される
データは、データ入出力バッファ１８を経由して選択さ
れたカラムのラッチ機能を持つセンスアンプにラッチさ
れる。
【０１４５】昇圧回路１６は、書き込み動作や消去動作
に必要な高電圧を生成する。制御回路１７は、メモリチ
ップの内部の各回路の動作を制御すると共に、メモリチ
ップの内部と外部のインターフェースをとる役割を果た
す。制御回路１７は、メモリセルに対する消去、書き込
み、読み出しの各動作を制御するシーケンス制御手段
（例えば、プログラマブルロジックアレイ）を含んでい
る。
【０１４６】図９は、図８のセンスアンプ回路１３のう
ち１本のビット線ＢＬｉに接続されるラッチ機能を持つ
センスアンプを示している。
【０１４７】センスアンプは、一方の出力が他方の入力
となる２つのＣＭＯＳインバータＩ１，Ｉ２から成るラ
ッチ回路２１を主体とする。ラッチ回路２１のラッチノ
ードＱは、カラム選択用のＮＭＯＳトランジスタＭ８を
経由してＩ／Ｏ線に接続される。また、ラッチノードＱ
は、センスアンプ遮断用のＮＭＯＳトランジスタＭ４と
ビット線電位クランプ用のＮＭＯＳトランジスタＭ１を
経由してビット線ＢＬｉに接続される。
【０１４８】ＮＭＯＳトランジスタＭ１，Ｍ４の接続ノ
ードがセンスノードＮｓｅｎｓｅとなる。センスノード
Ｎｓｅｎｓｅには、プリチャージ用のＰＭＯＳトランジ
スタＭ２とディスチャージ用のＮＭＯＳトランジスタＭ
３が接続される。プリチャージ用のＰＭＯＳトランジス
タＭ２は、プリチャージ制御信号Ｌｏａｄに基づいて所
定期間にセンスノードＮｓｅｎｓｅの充電を行う。ディ
スチャージ用のＮＭＯＳトランジスタＭ３は、ディスチ
ャージ制御信号ＤＣＢに基づいてセンスノードＮｓｅｎ
ｓｅの電荷を放電する。
【０１４９】ラッチ回路２１のラッチノードＱｂには、
制御信号φＬ１に基づいてラッチノードＱｂを強制的に
接地するためのリセット用ＮＭＯＳトランジスタＭ５が
接続される。ラッチ回路２１のラッチノードＱには、制
御信号φＬ２に基づいてラッチノードＱを強制的に接地
するためのリセット用ＮＭＯＳトランジスタＭ６が接続
される。
【０１５０】リセット用ＮＭＯＳトランジスタＭ５，Ｍ
６の共通ソースは、センスノードＮｓｅｎｓｅの電位に
より制御されるセンス用ＮＭＯＳトランジスタＭ７を経
由して接地点に接続される。センス用ＮＭＯＳトランジ
スタＭ７は、ＮＭＯＳトランジスタＭ５，Ｍ６と共にラ
ッチ回路２１のリセット用としても用いられる。
【０１５１】図１０は、本発明のバイト型ＥＥＰＲＯＭ
のバイト単位の書き換え動作の概略的なフローチャート
を示している。
【０１５２】このフローチャートに示すシーケンス動作
は、図８の制御回路１７により制御される。以下、この
フローチャートに従って、バイト単位のデータ書き換え
動作について説明する。
【０１５３】バイト単位のデータ書き換えモードになる
と、まず、選択されたコントロールゲート線（ワード
線）に接続されるメモリセルの１ページ分のデータがセ
ンスアンプ回路に読み出される（ページ逆読み出し）。
そして、センスアンプ回路には、この１ページ分のデー
タがラッチされる（ステップＳＴ１）。
【０１５４】次に、アドレスで指定されたカラムに対応
するバイトデータがロードされる。このロードされたバ
イトデータは、センスアンプ回路にラッチされている１
ページ分のデータのうちデータ書き換えを行うバイトデ
ータに対して上書きされる（ステップＳＴ２）。
【０１５５】次に、選択されたコントロールゲート線に
接続されるメモリセルの１ページ分のデータが同時に消
去（ページ消去）される（ステップＳＴ３）。消去後に
は、選択されたコントロールゲート線に接続される各メ
モリセルに対して、消去が完全に行われたか、消去が行
われ過ぎていないかを検証する消去ベリファイが行われ
る（ステップＳＴ４，５）。
【０１５６】そして、１ページ分の全てのメモリセルの
閾値が所定範囲内となるまでページ消去及び消去ベリフ
ァイが繰り返し行われ、１ページ分の全てのメモリセル
の閾値が所定範囲内（消去完了）となったときは、次の
動作に移る（ステップＳＴ３〜５）。
【０１５７】なお、ラッチ機能を持つセンスアンプ回路
が１本のビット線に対して１つのみ存在する場合（１ペ
ージ分しかない場合）、消去ベリファイの結果によって
は、センスアンプ回路のデータが破壊される可能性があ
る。よって、このような場合には、消去ベリファイを行
わずに、消去を１回で終了させる。
【０１５８】この後、選択されたコントロールゲート線
に接続されるメモリセルに対して、センスアンプ回路に
ラッチされている１ページ分のデータが同時に書き込ま
れる（ステップＳＴ６）。書き込み後には、選択された
コントロールゲート線に接続される各メモリセルに対し
て、書き込みが完全に行われたか、書き込みが行われ過
ぎていないかを検証する書き込みベリファイが行われる
（ステップＳＴ７，８）。
【０１５９】そして、１ページ分の全てのメモリセルの
閾値が所定範囲内となるまでページ書き込み及び書き込
みベリファイが繰り返し行われ、１ページ分の全てのメ
モリセルの閾値が所定範囲内（書き込み完了）となった
ときは、バイト単位のデータ書き換え動作を終了させ
る。
【０１６０】なお、高い書き込み電位を用い、１回の書
き込みパルスで１回の書き込みを行う場合には、書き込
みベリファイを省略することもできる。
【０１６１】図１１乃至図１４は、図１０の主要ステッ
プにおける選択メモリセルのデータとセンスアンプ回路
のノードＱｂ（図９）の状態を示している。
【０１６２】図１１は、選択されたコントロールゲート
線（ワード線）に接続されるメモリセルの１ページ分の
データがセンスアンプ回路に読み出された状態を示して
いる（ステップＳＴ１に対応）。
【０１６３】メモリセルのデータが“０”（閾値電圧が
正）の場合、ビット線ＢＬｉの電荷は放電されず、プリ
チャージ電位を維持する。よって、図９のセンスノード
Ｎｓｅｎｓｅは電源電位ＶＣＣとなる。制御信号φＬ２
を電源電位ＶＣＣとすると、ノードＱは接地電位ＶＳ
Ｓ、即ち、“０”となる。
【０１６４】逆に、メモリセルのデータが“１”（閾値
電圧が負）の場合、ビット線ＢＬｉの電荷は放電され
る。よって、図９のセンスノードＮｓｅｎｓｅは接地電
位ＶＳＳとなる。制御信号φＬ２を電源電位ＶＣＣとす
ると、ノードＱは電源電位ＶＣＣ、即ち、“１”とな
る。
【０１６５】図１２は、センスアンプ回路にラッチされ
た１ページ分のデータのうちアドレスで指定されたバイ
トデータ（８ビットデータ）に対して、データの上書き
が行われた状態を示している（ステップＳＴ２に対
応）。
【０１６６】図１３は、選択されたコントロールゲート
線（ワード線）に接続されるメモリセルのデータを消去
（ページ消去）した状態を示している（ステップＳＴ３
に対応）。ページ消去により、選択されたコントロール
ゲート線に接続されるメモリセルのデータは、全て
“１”となる。
【０１６７】図１４は、選択されたコントロールゲート
線（ワード線）に接続されるメモリセルに対して、セン
スアンプ回路にラッチされた１ページ分のデータを書き
込み（ページ書き込み）した状態を示している（ステッ
プＳＴ６に対応）。
【０１６８】このように、メモリセルアレイ１１に対し
ては、動作上は、ページ単位のデータ書き換えとなって
いるが、実際は、バイト単位のデータの書き換えが行わ
れたことになる。
【０１６９】次に、図１５及び図１６のタイミングチャ
ートを参照しながら、ページ書き込み、書き込みベリフ
ァイのための読み出し動作を、図９のセンスアンプ回路
の動作を中心にして詳細に説明する。
【０１７０】なお、図１５及び図１６は、１つのタイミ
ングチャートを二つに分割したそれぞれの部分を示すも
のであり、図１５のｔ５と図１６のｔ５は、同じ時刻を
表している。即ち、図１５の後半部の波形と図１６の前
半部の波形が一部重複している。
【０１７１】チップ外部からチップ内部に書き込みを指
示するコマンドが入力されると、書き込み動作が開始さ
れる。
【０１７２】まず、センスノードＮｓｅｎｓｅをリセッ
トするために、制御信号ＤＣＢを電源電位ＶＣＣにす
る。この時、ＭＯＳトランジスタＭ３がオンして、セン
スノードＮｓｅｎｓｅが接地される（ｔ１）。
【０１７３】また、制御信号ＤＣＢと共に制御信号ＢＬ
ＳＨＦも電源電位ＶＣＣにすると、ＭＯＳトランジスタ
Ｍ１がオンして、ビット線ＢＬｉが接地される。
【０１７４】書き込みデータをセンスアンプ回路にロー
ドする前に、データラッチ制御信号φＬ１を電源電位Ｖ
ＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳ
にする。この時、ＭＯＳトランジスタＭ５，Ｍ７がオン
して、ラッチ回路２１のラッチノードＱｂが強制接地さ
れ、データがリセットされる。即ち、センスアンプ回路
２０の全てのセンスアンプにおいて、ラッチ回路２１の
ラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが
接地電位ＶＳＳになる（ｔ２）。
【０１７５】次に、Ｉ／Ｏ線から書き込みデータがロー
ドされ、センスアンプ回路２０の各ラッチ回路２１にデ
ータがラッチされ、ノードＱ，Ｑｂはロードデータに応
じて“Ｈ”、“Ｌ”に設定される（ｔ３）。
【０１７６】具体的には、“０”書き込みを行なうメモ
リセルに対応するセンスアンプのラッチ回路２１では、
ラッチノードＱに“Ｌ”（＝ＶＳＳ）が与えられ、
“１”書き込み（書き込み禁止）のメモリセルに対応す
るセンスアンプのラッチ回路２１では、ラッチノードＱ
に“Ｈ”（＝ＶＣＣ）が与えられる。
【０１７７】次に、制御信号ＢＬＳＨＦ，ＳＢＬが
“Ｈ”になって、センスアンプ回路２０の各ラッチ回路
２１にラッチされたデータに基づき、各ビット線の充電
が開始される（ｔ４）。
【０１７８】即ち、“０”書き込みを行なうメモリセル
に接続されるビット線ＢＬｉは接地電位ＶＳＳに設定さ
れ、“１”書き込み（書き込み禁止）のメモリセルに接
続されるビット線は電源電位ＶＣＣに充電される。選択
されたコントロールゲート線（ワード線）は、書き込み
電圧Ｖｐｒｏｇ（２０［Ｖ］程度）に設定される。
【０１７９】この動作によって、１ページ分のメモリセ
ルへの書き込みが行われる。
【０１８０】データ書き込みが終了した後、データ書き
込みがきちんと完了しているか否かを検証する書き込み
ベリファイが開始される。
【０１８１】まず、書き込みベリファイのための読み出
しが行われる。このベリファイ読み出し動作は通常の読
み出し動作と同じである。
【０１８２】制御信号ＤＣＢを電源電位ＶＣＣに設定す
ると、ＭＯＳトランジスタＭ３がオンして、センスノー
ドＮｓｅｎｓｅが強制的に接地される（ｔ５）。
【０１８３】続いて、選択されたコントロールゲート線
ＣＧＬには、参照電位Ｖｒｅｆ（０．５［Ｖ］程度）が
与えられ、セレクトゲート線ＳＳＬ，ＧＳＬには電源電
位ＶＣＣが与えられると、ベリファイ読み出しが行われ
る（ｔ６）。
【０１８４】読み出しに際しては、ビット線プリチャー
ジ型のセンス方式、電流検知型のセンス方式などを用い
ることができる。ビット線プリチャージ型のセンス方式
では、ビット線ＢＬｉをプリチャージし、フローティン
グ状態にした後、メモリセルのデータに応じてビット線
の電位を維持又は低下させる。電流検知型のセンス方式
については、以下に詳述する。
【０１８５】時刻ｔ６において、制御信号ＢＬＳＨＦを
昇圧電位ＶＣＣ＋αから電位ＶＣＣ−αにクランプし、
ＭＯＳトランジスタＭ１に流れるメモリセル電流とセン
スノードＮｓｅｎｓｅを充電するＭＯＳトランジスタＭ
２の電流とのバランスにより読み出しを行なう。そし
て、ビット線ＢＬｉの電位が、例えば、０．９［Ｖ］ま
で上昇すると、ＭＯＳトランジスタＭ１がカットオフ状
態となり、センスノードＮｓｅｎｓｅが電源電位ＶＣＣ
となる。
【０１８６】センスノードＮｓｅｎｓｅが“Ｈ”（＝Ｖ
ＣＣ）になった後、ラッチ制御信号φＬ１を電源電位Ｖ
ＣＣとし、ＭＯＳトランジスタＭ５をオンさせる（ｔ
７）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場
合（閾値がベリファイ電位Ｖｒｅｆよりも高いメモリセ
ルに接続されるセンスアンプの場合）、ＭＯＳトランジ
スタＭ７がオンして、ラッチノードＱｂは接地電位ＶＳ
Ｓ、ラッチノードＱは電源電位ＶＣＣになる。
【０１８７】ラッチノードＱに接地電位ＶＳＳがロード
され、正常に書き込みが行われると、ラッチ回路２１の
ラッチデータが反転する。メモリセルに対する書き込み
が不十分な場合、ベリファイ読み出しにおいて、センス
ノードＮｓｅｎｓｅは、“Ｌ”（＝ＶＳＳ）のままであ
るため、ラッチ回路２１のデータ反転は起こらず、ラッ
チノードＱはＶＳＳを保つ。書き込み禁止のメモリセル
に繋がるセンスアンプでは、ラッチノードＱは、電源電
位ＶＣＣであるのでデータの反転はない。
【０１８８】書き込み不十分なメモリセルが存在すると
き、即ち、ラッチ回路２１のデータ反転が生じないセン
スアンプがあるとき、書き込みとベリファイ読み出しが
繰り返し行われる。そして、１ページ分の全てのセンス
アンプのラッチノードＱの電位が電源電位ＶＣＣになる
と、書き込みが終了する。
【０１８９】次に、図１７のタイミングチャートを参照
しながら、バイト単位のデータ書き換え動作について、
図９のセンスアンプ回路の動作を中心に詳細に説明す
る。
【０１９０】チップ外部からチップ内部にバイト書き換
えを指示するコマンドが入力されると、バイト書き換え
動作が開始する。
【０１９１】まず、選択されたコントロールゲート線
（ワード線）に接続される１ページ分のメモリセルに対
して、既に書き込まれているデータの逆読み出し動作が
開始される。
【０１９２】逆読み出し動作は、読み出し動作と同様で
ある。
【０１９３】まず、データラッチ制御信号φＬ１を電源
電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位
ＶＳＳに設定する。この時、ＭＯＳトランジスタＭ５，
Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが
強制接地され、データがリセットされる。即ち、センス
アンプ回路の全てのラッチ回路２１のラッチノードＱが
電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳに
なる（ｔ１）。
【０１９４】次に、制御信号ＤＣＢを電源電位ＶＣＣに
設定する。この時、ＭＯＳトランジスタＭ３がオンにな
り、センスノードＮｓｅｎｓｅが強制的に接地される
（ｔ２）。続いて、選択されたコントロールゲート線Ｃ
ＧＬにＶＳＳ（＝０Ｖ）を与え、セレクトゲート線ＳＳ
Ｌ，ＧＳＬに電源電位ＶＣＣを与えると、読み出しが行
われる（ｔ３）。
【０１９５】センスノードＮｓｅｎｓｅが“Ｈ”（＝Ｖ
ＣＣ）になった後、ラッチ制御信号φＬ２が電源電位Ｖ
ＣＣとなり、ＭＯＳトランジスタＭ６がオンする（ｔ
４）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場
合（即ち、データ“０”が書き込まれ、閾値電圧がＶＳ
Ｓよりも高いメモリセルに接続されるセンスアンプの場
合）、ＭＯＳトランジスタＭ７がオンして、ラッチノー
ドＱは接地電位ＶＳＳ、ラッチノードＱｂは電源電位Ｖ
ＣＣになる。
【０１９６】次に、制御信号ＤＣＢを電源電位ＶＣＣに
設定し、制御信号ＢＬＳＨＦを電源電位ＶＣＣ又は電位
ＶＣＣ＋αに設定して、ビット線ＢＬｉ及びセンスノー
ドＮｓｅｎｓｅをリセットする（ｔ５）。
【０１９７】この後、カラムアドレスで指定されたセン
スアンプ回路２０のラッチ回路２１にバイトデータがロ
ードされ、ノードＱ，Ｑｂはバイトデータに応じて
“Ｈ”，“Ｌ”に設定される（ｔ６）。
【０１９８】ラッチ回路２１に書き込まれたページデー
タのうち所定のデータに対して、チップ外部から入力さ
れたバイトデータが上書きされる。
【０１９９】この後、選択されたコントロールゲート線
に接続されるメモリセルに対してページ消去動作を行な
う。
【０２００】選択ブロックのコントロールゲート線は接
地電位ＶＳＳに設定し、非選択ブロックのコントロール
ゲート線及び全てのセレクトゲート線はフローティング
状態に設定する。セルＰウェルに消去電圧Ｖｅｒａが印
加されると、フローティング状態のセレクトゲート線と
非選択ブロックのコントロールゲート線は、セルＰウェ
ルとの容量カップリングにより、Ｖｅｒａ×β（βはカ
ップリング比）に昇圧される。
【０２０１】また、ビット線ＢＬｉ及びセルソース線Ｓ
Ｌは、セルＰウェル内のＮ＋ 層に接続される。このＮ
＋ 層とセルＰウェルとのｐｎ接合が順バイアスされる
と、ビット線ＢＬｉ及びセルソース線ＳＬは、それぞれ
Ｖｅｒａ−Ｖｂに充電される（ｔ７）。但し、Ｖｂは、
ｐｎ接合のビルトイン・ポテンシャルである。
【０２０２】この後、消去ベリファイを行ない、選択さ
れたページのメモリセルが全て消去状態、即ち、メモリ
セルの閾値電圧が負になったことを確認する。ラッチ回
路２１に蓄えられたデータに基づき、選択されたページ
のメモリセルに対して、書き込み動作及び書き込みベリ
ファイ動作を行なう。
【０２０３】なお、図１７では、消去ベリファイ以降の
動作は、省略している。
【０２０４】図１８は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部を本発明のバイト型ＥＥ
ＰＲＯＭのメモリセルアレイにした例である。
【０２０５】本発明のバイト型ＥＥＰＲＯＭのメモリセ
ルアレイは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルアレイにおいて２つのセレクトトランジスタの間
のメモリセルを１つにしたものと考えることができる。
よって、本例のようなＥＥＰＲＯＭが容易に実現できる
ことになる。
【０２０６】本例のＥＥＰＲＯＭは、１本のビット線Ｂ
Ｌｉに異なる構成の２種類のメモリセルユニットが接続
される。即ち、第一のメモリセルユニットは、２つのセ
レクトトランジスタの間に複数個（例えば、４，８，１
６，３２個など）のメモリセルが接続され、第二のメモ
リセルユニットは、２つのセレクトトランジスタの間に
１個のメモリセルが接続される。
【０２０７】コントロールゲート線（ワード線）の選択
に当たっては、第一のメモリセルユニットの領域と第二
のメモリセルユニットの領域で、別々に駆動回路を設け
るようにしてもよいし、共通化できるならば、両領域の
駆動回路を一つにまとめるようにしてもよい。
【０２０８】図１８のＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのメモリセルアレイに代えて、以下のようなメモリセ
ルアレイを採用することも可能である。
【０２０９】図１９に示すメモリセルアレイは、ＡＮＤ
型フラッシュＥＥＰＲＯＭのメモリセルアレイである。
図２２に示すメモリセルアレイは、ＤＩＮＯＲ型フラッ
シュＥＥＰＲＯＭのメモリセルアレイである。
【０２１０】図１９のＡＮＤ型フラッシュＥＥＰＲＯＭ
のＡＮＤユニットは、サブビット線とサブソース線の間
に並列に接続された複数のメモリセルを有する。サブビ
ット線は、ドレイン側セレクトトランジスタを経由して
メインビット線に接続される。サブソース線は、ソース
側セレクトトランジスタを経由してメインソース線に接
続される。
【０２１１】例えば、６４メガビットＡＮＤ型フラッシ
ュＥＥＰＲＯＭの場合、１つのＡＮＤユニットは、１２
８個のメモリセル（ｍ＝１２８）と２個のセレクトトラ
ンジスタから構成される。
【０２１２】このメモリセルアレイの特徴は、ビット線
（データ線）、ソース線がそれぞれ階層化されている点
にある。ビット線及びソース線は、それぞれメイン配線
とサブ配線からなり、サブ配線は、拡散層で形成された
擬似コンタクトレス構造を有している。
【０２１３】メモリセルに対するデータの書き込み／消
去は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネ
ル電流により行なう。
【０２１４】図２０に示すように、データの書き込み
は、フローティングゲートの電子をドレインへＦＮトン
ネル電流を用いて引き抜くことにより行う。図２１に示
すように、データの消去は、基板（チャネル全面）から
フローティングゲートへＦＮトンネル電流を用いて電子
を注入することにより行う。
【０２１５】図２２のＤＩＮＯＲ（Ｄｉｖｉｄｅｄ Ｂ
ｉｔ Ｌｉｎｅ ＮＯＲ）型フラッシュＥＥＰＲＯＭ
は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのように単一電
源動作が可能で、かつ、書き換えスピードが高速で、メ
モリセルサイズが小さいという特長と、ＮＯＲ型フラッ
シュＥＥＰＲＯＭのように高速なランダムアクセスが可
能であるという特長を合せ持つ。
【０２１６】ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメ
モリセルユニットは、メモリセルアレイ内のメインビッ
ト線とサブビット線を階層構造にしているため、サイズ
的には、ＡＮＤ型のＡＮＤユニットとほぼ等しい。メモ
リセルの構造は、ＮＯＲ型フラッシュＥＥＰＲＯＭやＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルの構造と
同じく、スタックトゲート型であり、メモリセルのドレ
インは、ポリシリコンで形成されたサブビット線に接続
される。
【０２１７】例えば、１６メガビットＤＩＮＯＲ型フラ
ッシュＥＥＰＲＯＭの場合、サブビット線には６４個の
メモリセルが接続される。メモリセルに対するコンタク
トをポリシリコンと拡散層のいわゆる埋め込みコンタク
トで達成すれば、メモリセルサイズの縮小化を図ること
ができる。
【０２１８】メモリセルに対するデータの書き込み／消
去のメカニズムは、ＡＮＤ型フラッシュＥＥＰＲＯＭと
同じであり、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）
トンネル電流で行なう。
【０２１９】即ち、メモリセルに対するデータの書き込
みは、フローティングゲートの電子をドレインへＦＮト
ンネル電流を用いて引き抜くことにより行う。データの
消去は、基板（チャネル全面）からフローティングゲー
トへＦＮトンネル電流を用いて電子を注入することによ
り行う。
【０２２０】図１９及び図２２のメインビット線に図９
のセンスアンプ回路が接続され、図１０のフローチャー
トに基づき、バイト単位のデータ書き換えが実行され
る。
【０２２１】このように、図１８、図１９及び図２２に
示すようなメモリセルアレイを有するＥＥＰＲＯＭにお
いても、図１０のフローチャートに示すような書き換え
方法を採用することにより、メモリセルアレイの各メモ
リセルユニットに対してバイト単位のデータ書き換えが
可能である。
【０２２２】また、本発明のバイト型ＥＥＰＲＯＭのメ
モリセルにおいて、ビット線側のセレクトトランジスタ
を省略し、１個のメモリセルトランジスタと１個のソー
ス側セレクトトランジスタによりメモリセルユニットを
構成することもできる。この場合、データ書き込み時
に、センスアンプ回路のデータに基づき、書き込み禁止
のビット線には、書き込み電圧Ｖｐｒｏｇの約１／２の
書き込み禁止用の中間電圧Ｖｍを印加する。
【０２２３】ところで、従来、ＳＯＮＯＳ（silicon-ox
ide-nitride-oxide-silicon）セルと呼ばれるメモリセ
ルが知られている。このメモリセルの特徴は、ゲート電
極（ワード線）直下のシリコン窒化膜にトラップされる
電子の量により、データ（“０”又は“１”）が特定さ
れる点にある。
【０２２４】ＳＯＮＯＳセルについては、例えば、文献
４（Ａ．Ｌａｎｃａｓｔｅｒ ｅｔａｌ．，“Ａ ５Ｖ
−Ｏｎｌｙ ＥＥＰＲＯＭ ｗｉｔｈ Ｉｎｔｅｒｎａ
ｌＰｒｏｇｒａｍ／Ｅｒａｓｅ Ｃｏｎｔｒｏｌ”，Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，
ｐｐ．１６４−１６５，Ｆｅｂ．１９８３．）に開示さ
れている。
【０２２５】文献４のメモリセルユニットは、１つのメ
モリセルとこれを挟み込む２つのセレクトトランジスタ
から構成される。また、この文献４は、ＳＯＮＯＳセル
においてバイト単位のデータ書き換えが可能であること
を指摘する（“LOAD-LATCHES-ROW-ERASE operation”
ｐ．１６４左欄第３１〜第４０行参照）。
【０２２６】しかし、文献４は、バイト単位のデータ書
き換え動作について具体的に開示していない。つまり、
実際に、どのようにしてバイト単位のデータ書き換えを
行うのかは不明である。また、文献４に開示されるメモ
リセルは、メモリセルのゲートとセレクトトランジスタ
のゲートがオーバーラップした構造を有し、フラッシュ
ＥＥＰＲＯＭのようなスタックゲート構造を有していな
い。
【０２２７】また、本発明では、従来のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの効果及び文献４のメモリセルの効
果とは異なる顕著な効果を奏することができる。
【０２２８】即ち、書き込み後又は消去後のメモリセル
の閾値分布は、例えば、上述したように、図６又は図７
に示すようになる。ここで、従来のＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭでは、データ“１”，“０”の閾値分布
の上限及び下限が決められており、ベリファイにより各
データの閾値分布を所定範囲内に収めなければならな
い。また、文献４のメモリセルは、ＳＯＮＯＳ構造であ
り、シリコン窒化膜の電子のトラップ量はある程度決ま
っているため、メモリセルの閾値分布を自由にシフトさ
せることは困難である（これについては、例えば、Ｗ．
Ｄ．Ｂｒｏｗｎｅｔ ａｌ．，“Ｎｏｎｖｏｌａｔｉｌ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ ｔｅ
ｃｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｐｒｅｓｓ Ｓｅｒｉ
ｅｓ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｓｙｓ
ｔｅｍｓ Ｓｔｕ Ｔｅｗｋｓｂｕｒｙ，Ｓｅｒｉｅｓ
Ｅｄｉｔｏｒ，ｐ．７０，ｐ．２１２，ｐ．３１６，
ｐ．３２６，ｐ．３２７，ｐ．３４４ 参照）。
【０２２９】これに対し、本発明によれば、例えば、書
き込み又は消去の時間や電圧を調整することにより、図
６又は図７において、データ“１”の閾値分布とデータ
“０”の閾値分布が互いに十分に離れるようにすること
ができる。つまり、データ“１”の閾値分布とデータ
“０”の閾値分布のマージン（ギャップ）を大きくする
ことで、書き込み及び消去を十分にし、誤読み出しを防
止できる。しかも、各データの閾値分布の上限及び下限
はないため、ベリファイが不要で、いわゆる一発書き込
み及び消去が可能である。
【０２３０】図２３は、本発明のバイト型ＥＥＰＲＯＭ
の回路ブロックの一例を示している。図２４は、図２３
のメモリセルアレイ１１の一部を示している。
【０２３１】本例の回路ブロックは、図３のメモリセル
アレイを有するＥＥＰＲＯＭに適用されるもので、ＮＡ
ＮＤ型ＥＥＰＲＯＭの回路ブロックに近似している。
【０２３２】本発明では、メモリセルユニットを１つの
メモリセルとこれを挟み込む２つのセレクトトランジス
タの３素子から構成しているため、１つのブロックＢＬ
Ｋｉ（ｉ＝０，１，…ｎ）内には、１本のコントロール
ゲート線ＣＧＬに繋がるメモリセル、即ち、１ページ分
のメモリセルが配置される。
【０２３３】コントロールゲート・セレクトゲートドラ
イバ１２ｃは、１つのブロックＢＬＫｉ（ｉ＝０，１，
…ｎ）、即ち、１本のコントロールゲート線ＣＧＬ（１
ページ）に対応して設けられる。各ドライバ１２ｃは、
昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデ
コーダ１２ｂも、１つのブロックＢＬＫｉ、即ち、１本
のコントロールゲート線ＣＧＬ（１ページ）に対応して
設けられる。
【０２３４】ロウアドレス信号は、アドレスレジスタ１
９を経由してプリデコーダ１２ａに入力される。そし
て、プリデコーダ１２ａ及びロウデコーダ１２ｂにより
１つのロウ（又は１つのブロック）が選択される。選択
ブロックがＢＬＫｉのとき、例えば、ドライバ１２ｃ
は、選択ブロックＢＬＫｉ内のコントロールゲート線Ｃ
ＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに、動作モー
ドに応じた所定の電位を与える（表３及び４参照）。
【０２３５】ラッチ機能を持つセンスアンプ回路１３
は、読出しデータや書込みデータをラッチする。読出し
データ（出力データ）は、カラム選択回路１５及び入出
力バッファ１８を経由してメモリチップの外部に出力さ
れる。書込みデータ（入力データ）は、入出力バッファ
１８及びカラム選択回路１５を経由してラッチ機能を持
つセンスアンプ回路１３にラッチされる。
【０２３６】コマンド信号は、データ入出力バッファ１
８及びコマンドレジスタ２５を経由してコマンドデコー
ダ２６に入力される。制御回路１７には、コマンドデコ
ーダ２６の出力信号、コマンドラッチイネーブル信号Ｃ
ＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル
信号／ＷＥなどの信号が入力される。
【０２３７】信号生成回路（昇圧回路）２７は、制御回
路１７の制御の下、コントロールゲート線ＣＧＬ及びセ
レクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、
この電位をコントロールゲート・セレクトゲートドライ
バ１２ｃに供給する。
【０２３８】図２５は、本発明のバイト型ＥＥＰＲＯＭ
の回路ブロックの他の例を示している。図２６は、図２
５のメモリセルアレイ１１の一部を示している。
【０２３９】本例の回路ブロックは、図１８のメモリセ
ルアレイを有するＥＥＰＲＯＭに適用されるものであ
る。
【０２４０】メモリセルアレイは、本発明に関わるメモ
リセルユニットが配置される３トラセル部１１−０とＮ
ＡＮＤセルユニットが配置されるＮＡＮＤセル部１１−
１から構成される。
【０２４１】３トラセル部１１−０は、１つのメモリセ
ルとこれを挟み込む２つのセレクトトランジスタの３素
子からなるメモリセルユニットを有し、ｎ個のブロック
ＢＬＫ０，ＢＬＫ１，…ＢＬＫｎに分けられている。Ｎ
ＡＮＤセル部１１−１は、直列接続された複数個（４、
８、１６個など）のメモリセルとこれを挟み込む２つの
セレクトトランジスタからなるＮＡＮＤセルユニットを
有し、ｍ個のブロックＢＬＫ０，ＢＬＫ１，…ＢＬＫｍ
に分けられている。
【０２４２】３トラセル部１１−０の各ブロックＢＬＫ
ｉ（ｉ＝０，１，…ｎ）内には、１本のコントロールゲ
ート線ＣＧＬに繋がるメモリセル、即ち、１ページ分の
メモリセルが配置される。これに対し、ＮＡＮＤセル部
１１−１の各ブロックＢＬＫｉ（ｉ＝０，１，…ｍ）内
には、複数本のコントロールゲート線ＣＧＬに繋がるメ
モリセル、即ち、複数ページ分のメモリセルが配置され
る。
【０２４３】３トラセル部１１−０では、コントロール
ゲート・セレクトゲートドライバ１２ｃは、１つのブロ
ックＢＬＫｉ、即ち、１本のコントロールゲート線ＣＧ
Ｌ（１ページ）に対応して設けられる。各ドライバ１２
ｃは、昇圧回路を含んでいる。プリデコーダ１２ａ及び
ロウデコーダ１２ｂも、１つのブロックＢＬＫｉ、即
ち、１本のコントロールゲート線ＣＧＬ（１ページ）に
対応して設けられる。
【０２４４】ＮＡＮＤセル部１１−１では、コントロー
ルゲート・セレクトゲートドライバ１２ｃは、複数のコ
ントロールゲート線ＣＧＬ０，…ＣＧＬ７（複数ペー
ジ）を含む１つのブロックＢＬＫｉに対応して設けられ
る。各ドライバ１２ｃは、昇圧回路を含んでいる。プリ
デコーダ１２ａ及びロウデコーダ１２ｂも、複数のコン
トロールゲート線ＣＧＬ０，…ＣＧＬ７（複数ページ）
を含む１つのブロックＢＬＫｉに対応して設けられる。
【０２４５】ロウアドレス信号は、アドレスレジスタ１
９を経由してプリデコーダ１２ａに入力される。そし
て、プリデコーダ１２ａ及びロウデコーダ１２ｂによ
り、３トラセル部１１−０又はＮＡＮＤセル部１１−１
の１つのロウ（又は１つのブロック）が選択される。
【０２４６】ラッチ機能を持つセンスアンプ回路１３
は、読出しデータや書込みデータをラッチする。読出し
データ（出力データ）は、カラム選択回路１５及び入出
力バッファ１８を経由してメモリチップの外部に出力さ
れる。書込みデータ（入力データ）は、入出力バッファ
１８及びカラム選択回路１５を経由してラッチ機能を持
つセンスアンプ回路１３にラッチされる。
【０２４７】コマンド信号は、データ入出力バッファ１
８及びコマンドレジスタ２５を経由してコマンドデコー
ダ２６に入力される。制御回路１７には、コマンドデコ
ーダ２６の出力信号、コマンドラッチイネーブル信号Ｃ
ＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル
信号／ＷＥなどの信号が入力される。
【０２４８】信号生成回路（昇圧回路）２７は、制御回
路１７の制御の下、コントロールゲート線ＣＧＬ及びセ
レクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、
この電位をコントロールゲート・セレクトゲートドライ
バ１２ｃに供給する。
【０２４９】図２７は、図２３乃至図２６のＥＥＰＲＯ
Ｍに適用されるバイト単位のデータ書き換え動作を示し
ている。
【０２５０】この書き換え動作は、図１１乃至図１４に
示す書き換え動作をまとめて分かり易くしたものであ
る。
【０２５１】本発明のバイト単位のデータ書き換え動作
は、以下の４つの主要な工程から構成される。 選択ブロック内の１ページ分のメモリセルに対して
データの逆読み出しを行い、これをラッチ機能を持つセ
ンスアンプ回路に保持する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータに対してバイトデータの上書きを行う。 選択ブロック内の１ページ分のメモリセルのデータ
を消去する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータを選択ブロック内の１ページ分のメモリセルに書き
込む。
【０２５２】以上の工程により、フラッシュＥＥＰＲＯ
Ｍと同一のプロセスで製造でき、かつ、同一の書き換え
方法が適用されるにもかかわらず、バイト単位でデータ
の書き換えが行える不揮発性半導体メモリを提供できる
（フラッシュＥＥＰＲＯＭは、通常、上記の工程なし
に、ブロック単位でメモリセルのデータを一括消去して
しまうため、バイト単位でのデータ書き換えはできな
い。但し、消去後、バイト単位で書き込むことは可能で
ある。）。
【０２５３】ここで、図２７に示すバイト単位のデータ
書き換え方法が適用されるＥＥＰＲＯＭのメモリセルの
データ書き換え回数について検討する。
【０２５４】図２７の書き換え方法により１バイト分の
データ書き換えを行う場合、選択ブロック内の１ページ
分のデータに対して１回の逆読み出し動作、消去動作及
び書き込み動作が行われる。つまり、選択ブロック内で
は、データ書き換えを行わないメモリセルについても１
回の逆読み出し動作、消去動作及び書き込み動作が行わ
れる。
【０２５５】従って、例えば、１ページ内の全てのデー
タを書き換える場合、図２７の書き換え方法により１ペ
ージ分のデータを１バイトごとに書き換えるときのペー
ジ読み出し、消去、書き込み回数は、１ページ分のデー
タを一度に書き換える場合のページ読み出し、消去、書
き込み回数よりも、１ページ内に含まれるバイト数倍だ
け実質的に多くなる。
【０２５６】例えば、１ページが６４バイトからなる場
合、１ページ分のデータを一度に書き換えるときは１回
のページ読み出し、消去、書き込み動作で足りるが、１
ページ分のデータを１バイトごとに書き換えるときは６
４回のページ読み出し、消去、書き込み動作が必要にな
る。
【０２５７】このように、図２７に示すバイト単位のデ
ータ書き換え方法では、１バイト分のデータ書き換えを
行う場合に、選択ブロック内の１ページ分のデータに対
して１回の逆読出し動作、消去動作及び書込み動作が行
われる。よって、本発明の手法により１ページ分のデー
タを書き換える場合のページ読み出し、消去、書き込み
回数は、１ページ分のデータを一度に書き換える場合の
ページ読み出し、消去、書き込み回数よりも、最大で、
１ページ内に含まれるバイト数倍だけ多くなる。
【０２５８】なお、このようなページ読み出し、消去、
書き込み回数の増加を防止するため、図２７の書き換え
方法における１回のページ読み出し後に、複数バイトの
データを上書きし、ページ読み出し、消去、書き込み回
数を減らすこともできる。
【０２５９】但し、以下では、複数バイトのデータの上
書きとは別の手段により、バイト単位の書き換えを維持
しつつ、ページ読み出し、消去、書き込み回数を減らす
ことができる不揮発性半導体メモリにいて説明する。
【０２６０】図２８は、図２３のバイト型ＥＥＰＲＯＭ
の改良例を示している。
【０２６１】本発明では、メモリセルアレイ１１を、ロ
ウ方向及びカラム方向に行列状に配置される複数のブロ
ックＢＬＫｉ−ｊ（ｉ＝０，１，…ｎ；ｊ＝０，１，
２，３）から構成している。
【０２６２】いままで説明してきた例では、図２３及び
図２５に示すように、ブロックＢＬＫｉは、カラム方向
にのみ配置され、１本のコントロールゲート線ＣＧＬに
接続される１ページ分のメモリセルは、必ず、同一のブ
ロックＢＬＫｉ内に存在していた。本発明では、１ペー
ジ分のメモリセルを、１バイト（８ビット）の正数倍単
位で複数に分け、ロウ方向にも複数のブロックを配置す
るようにしている。
【０２６３】具体的には、１ページがｋ（ｋは、正数）
バイトのメモリセルから構成される場合、１つのブロッ
クをｒ（ｒは、正数、ｒ≦ｋ）バイトのメモリセルから
構成すると、ロウ方向のブロックの数は、ｋ／ｒ個とな
る。本例では、ロウ方向のブロック数を４個としてい
る。この場合、例えば、１つのブロックは、１６バイト
のメモリセルから構成され、１ページは、６４バイトの
メモリセルから構成される。
【０２６４】メインコントロールゲート・セレクトゲー
トドライバ１２ｃは、ロウ方向の４つのブロックＢＬＫ
ｉ−ｊ、即ち、１本のコントロールゲート線ＣＧＬ（１
ページ）に対応して設けられる。各ドライバ１２ｃは、
昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデ
コーダ１２ｂも、４つのブロックＢＬＫｉ−ｊ、即ち、
１本のコントロールゲート線ＣＧＬ（１ページ）に対応
して設けられる。
【０２６５】サブ・コントロールゲートドライバ２８
は、各ブロックＢＬＫｉ−ｊに対応して設けられる。
【０２６６】ロウアドレス信号は、アドレスレジスタ１
９を経由してプリデコーダ１２ａ及びサブデコーダ２９
に入力される。そして、プリデコーダ１２ａ及びロウデ
コーダ１２ｂにより、１つのロウ内の４つのブロックＢ
ＬＫｉ−ｊが選択される。また、サブデコーダ２９によ
り、選択された４つのブロックＢＬＫｉ−ｊのうちの１
つを選択する。
【０２６７】なお、サブデコーダ２９は、選択された１
つのロウ内の複数のブロック又は選択された１つのロウ
内の全てのブロック（本例では、４つのブロック）を選
択するような機能を有していてもよい。
【０２６８】そして、本発明では、ブロック単位で、デ
ータの読み出し、消去及び書き込みができるようになっ
ている。つまり、バイト単位のデータ書き換え動作にお
いて、１ページ分のデータをラッチ機能を持つセンスア
ンプ回路に読み出す必要がない。よって、本発明では、
バイト単位のデータ書き換え動作において、図２３及び
図２５の例よりも、ページ読み出し、消去、書き込み回
数を減らすことができ、実質的なページ書き換え特性を
向上させることができる。
【０２６９】例えば、１ページがｋ（ｋは、正数）バイ
トのメモリセルから構成されるＥＥＰＲＯＭのページ書
き換え特性（書き換え回数）が１×１０６回である場合
について考える。
【０２７０】図２３及び図２５の例では、１ページ分の
データを書き換えるのにｋ回のページ読み出し、消去、
書き込み動作が必要であるため、実質的には、ページ書
き換え特性が（１／ｋ）×１０６回に減少する。
【０２７１】本発明では、１ページをｋ／ｒ（ｒは、正
数、ｒ≦ｋ）のブロックに分け、各ブロックをｒバイト
のメモリセルから構成し、ブロック単位で、データの読
み出し、消去及び書き込みができるようにしているた
め、１ページ分のデータを書き換えるためのページ読み
出し、消去、書き込み動作は、実質的には、（１／ｒ）
×１０６回で済む。
【０２７２】具体的な数値で示せば、例えば、１ページ
が６４バイトから構成される場合、図２３及び図２５の
例のページ書き換え特性は、１．７×１０４回となる。
一方、１ページが８個のブロックから構成され、１ブロ
ックが８バイトから構成される場合、本発明のページ書
き換え特性は、１．３×１０５回となり、図２３及び図
２４の例よりも１桁だけ実質的な書き換え特性が向上す
る。
【０２７３】なお、本発明の場合、１ブロックを１バイ
トから構成することにより、実質的な書き換え特性を、
最大で、１×１０６回にすることができる。
【０２７４】選択ブロックがＢＬＫｉ−ｊのとき、メイ
ンコントロールゲート・セレクトゲートドライバｉは、
選択ブロックＢＬＫｉ−ｊ内のコントロールゲート線Ｃ
ＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに動作モード
に応じた所定の電位を与える（表３及び４参照）。
【０２７５】ラッチ機能を持つセンスアンプ回路１３
は、読出しデータや書込みデータをラッチする。読出し
データ（出力データ）は、カラム選択回路１５及び入出
力バッファ１８を経由してメモリチップの外部に出力さ
れる。書込みデータ（入力データ）は、入出力バッファ
１８及びカラム選択回路１５を経由してラッチ機能を持
つセンスアンプ回路１３にラッチされる。
【０２７６】コマンド信号は、データ入出力バッファ１
８及びコマンドレジスタ２５を経由してコマンドデコー
ダ２６に入力される。制御回路１７には、コマンドデコ
ーダ２６の出力信号、コマンドラッチイネーブル信号Ｃ
ＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル
信号／ＷＥなどの信号が入力される。
【０２７７】信号生成回路（昇圧回路）２７は、制御回
路１７の制御の下、コントロールゲート線ＣＧＬ及びセ
レクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、
この電位をコントロールゲート・セレクトゲートドライ
バ１２ｃに供給する。
【０２７８】図２９は、プリデコーダＰＤｉの構成の一
例を示している。
【０２７９】本例では、ロウ数、即ち、コントロールゲ
ート線ＣＧＬの数（ブロック数）を１０２４（２１０）
本と仮定する。この場合、１０ビットのロウアドレス信
号ａ１，ａ２，…ａ１０により、１本のコントロールゲ
ート線ＣＧＬを選択することができる。
【０２８０】ロウアドレス信号ａ１，ａ２，ａ３は、Ｎ
ＡＮＤ回路３０−１に入力され、ロウアドレス信号ａ
４，ａ５，ａ６は、ＮＡＮＤ回路３０−２に入力され、
ロウアドレス信号ａ７，ａ８，ａ９，ａ１０は、ＮＡＮ
Ｄ回路３０−３に入力される。ＮＡＮＤ回路３０−１の
出力信号は、インバータ３１−１を経由して信号Ｄとな
り、ＮＡＮＤ回路３０−２の出力信号は、インバータ３
１−２を経由して信号Ｅとなり、ＮＡＮＤ回路３０−３
の出力信号は、インバータ３１−３を経由して信号Ｆと
なる。
【０２８１】各プリデコーダＰＤｉには、それぞれ異な
るロウアドレス信号ａ１，ａ２，…ａ１０が入力され
る。そして、選択された１つのロウに属するプリデコー
ダＰＤｉの出力信号Ｄ，Ｅ，Ｆのみが全て“１”とな
る。
【０２８２】図３０は、ロウデコーダＲＤｉ及びメイン
コントロールゲート・セレクトゲートドライバｉの構成
の一例を示している。
【０２８３】ロウデコーダＲＤｉは、ＮＡＮＤ回路３２
及びインバータ３３から構成される。プリデコーダＰＤ
ｉの出力信号Ｄ，Ｅ，Ｆは、ＮＡＮＤ回路に入力され
る。
【０２８４】メインコントロールゲート・セレクトゲー
トドライバｉは、昇圧回路３４及びドライブ回路として
のＮチャネルＭＯＳトランジスタ３５−１，３５−２，
３５−３から構成される。
【０２８５】選択ロウに属するメインコントロールゲー
ト・セレクトゲートドライバｉでは、ＮチャネルＭＯＳ
トランジスタ３５−１，３５−２，３５−３のゲートに
電源電位ＶＣＣ又は昇圧電位が印加される。
【０２８６】例えば、データ書き込み時、選択ロウに属
するドライバｉでは、昇圧回路３４の出力電位ＶＢが昇
圧電位Ｖｐｒｏｇとなり、ＮチャネルＭＯＳトランジス
タ３５−１，３５−２，３５−３がオン状態になる。一
方、信号生成回路２７において、ＳＳ（＝ＶＣＣ）、Ｃ
Ｇ（＝Ｖｐｒｏｇ）、ＧＳ（＝０Ｖ）が生成される。こ
れらの電位ＳＳ，ＣＧ，ＧＳは、ＮチャネルＭＯＳトラ
ンジスタ３５−１，３５−２，３５−３を経由して、選
択ロウ内のメインコントロールゲート線ＣＧＬｉ及びセ
レクトゲート線ＳＳＬｉ，ＧＳＬｉに伝達される。
【０２８７】また、データ消去時、選択ロウに属するド
ライバｉでは、昇圧回路３４の出力電位ＶＢが電源電位
ＶＣＣとなり、ＮチャネルＭＯＳトランジスタ３５−
１，３５−２，３５−３がオン状態になる。一方、信号
生成回路２７において、ＳＳ（＝ＶＣＣ）、ＣＧ（＝０
Ｖ）、ＧＳ（＝ＶＣＣ）が生成される。これらの電位Ｓ
Ｓ，ＣＧ，ＧＳは、ＮチャネルＭＯＳトランジスタ３５
−１，３５−２，３５−３を経由して、選択ロウ内のメ
インコントロールゲート線ＣＧＬｉ及びセレクトゲート
線ＳＳＬｉ，ＧＳＬｉに伝達される。
【０２８８】なお、セレクトゲート線ＳＳＬｉ，ＧＳＬ
ｉについては、この後、フローティングとなるため、Ｐ
ウェルに消去電位Ｖｅｒａが与えられたとき、セレクト
ゲート線ＳＳＬｉ，ＧＳＬｉの電位は、Ｐウェルとセレ
クトゲート線ＳＳＬｉ，ＧＳＬｉの容量カップリングに
より、Ｖｅｒａ＋αに上昇する。
【０２８９】また、データ読み出し時、選択ロウに属す
るドライバｉでは、昇圧回路３４の出力電位ＶＢが電源
電位ＶＣＣ又はＶＣＣ＋α（αは、Ｎチャネルトランジ
スタの閾値電圧以上の値）となり、ＮチャネルＭＯＳト
ランジスタ３５−１，３５−２，３５−３がオン状態に
なる。一方、信号生成回路２７において、ＳＳ（＝ＶＣ
Ｃ）、ＣＧ（＝０Ｖ又はＶＣＣ）、ＧＳ（＝ＶＣＣ）が
生成される。これらの電位ＳＳ，ＣＧ，ＧＳは、Ｎチャ
ネルＭＯＳトランジスタ３５−１，３５−２，３５−３
を経由して、選択ロウ内のメインコントロールゲート線
ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉに伝
達される。
【０２９０】非選択ロウに属するメインコントロールゲ
ート・セレクトゲートドライバｉでは、ＮチャネルＭＯ
Ｓトランジスタ３５−１，３５−２，３５−３のゲート
に接地電位が印加されるため、ＮチャネルＭＯＳトラン
ジスタ３５−１，３５−２，３５−３は、オフ状態とな
る。よって、非選択ロウ内のメインコントロールゲート
線ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉ
は、全てフローティング状態になっている。
【０２９１】なお、非選択ロウ内のセレクトゲート線Ｓ
ＳＬｉ，ＧＳＬｉについては、データ読み出し時にＶＳ
Ｓ（０Ｖ）を印加するようにしてもよい。この場合、例
えば、全てのセレクトゲート線ＳＳＬｉ，ＧＳＬｉにそ
れぞれ接地用ＭＯＳトランジスタを接続し、ロウ（又は
ブロック）選択の有無により、この接地用ＭＯＳトラン
ジスタのオン／オフを制御する。
【０２９２】図３１は、１ロウ内に配置される複数のブ
ロックとサブコントロールゲートドライバの構成の一例
を示している。
【０２９３】本例では、図２８の回路ブロックに対応さ
せ、１ロウ内に４つのブロックＢＬＫｉ−０，ＢＬＫｉ
−１，ＢＬＫｉ−２，ＢＬＫｉ−３が配置される場合に
ついて説明する。
【０２９４】各ブロックＢＬＫｉ−ｊ（ｊ＝０，１，
２，３）内には、それぞれサブコントロールゲート線Ｃ
ＧＬｉ−０，ＣＧＬｉ−１，ＣＧＬｉ−２，ＣＧＬｉ−
３が配置される。サブコントロールゲート線ＣＧＬｉ−
ｊ（ｊ＝０，１，２，３）は、それぞれブロックＢＬＫ
ｉ−ｊ内に配置される１バイトの正数倍（例えば、１６
バイト）のメモリセルに接続される。
【０２９５】サブコントロールゲート線ＣＧＬｉ−ｊ
は、それぞれサブコントロールゲートドライバ２８を構
成するドライブ回路としてのＮチャネルＭＯＳトランジ
スタ３６−ｊを経由して、メインコントロールゲート線
ＣＧＬｉに接続される。
【０２９６】ＮチャネルＭＯＳトランジスタ３６−ｊの
オン／オフは、サブデコーダ２９により制御される。サ
ブデコーダ２９は、１つのＮチャネルＭＯＳトランジス
タ３６−ｊ（１つのブロック）を選択する機能を有して
いる。
【０２９７】なお、サブデコーダ２９に、複数又は全て
のＮチャネルＭＯＳトランジスタ３６−ｊ（複数又は全
てのブロック）を選択する機能を持たせてもよい。
【０２９８】データ書き込み時、選択ロウ内の選択ブロ
ックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ
３６−ｊのゲートにＶｐｒｏｇが印加されるため、この
ＮチャネルＭＯＳトランジスタ３６−ｊは、オン状態と
なる。よって、書き込み用の高電位Ｖｐｒｏｇが、メイ
ンコントロールゲート線ＣＧＬｉから選択ブロックＢＬ
Ｋｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊに
伝達される。
【０２９９】また、データ消去時、選択ロウ内の選択ブ
ロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジス
タ３６−ｊのゲートにＶＣＣが印加されるため、このＮ
チャネルＭＯＳトランジスタ３６−ｊは、オン状態とな
る。よって、接地電位がメインコントロールゲート線Ｃ
ＧＬｉから選択ブロックＢＬＫｉ−ｊ内のサブコントロ
ールゲート線ＣＧＬｉ−ｊに伝達される。
【０３００】また、データ読み出し時、選択ロウ内の選
択ブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトラン
ジスタ３６−ｊのゲートにＶＣＣが印加されるため、こ
のＮチャネルＭＯＳトランジスタ３６−ｊは、オン状態
となる。よって、接地電位又は電源電位ＶＣＣがメイン
コントロールゲート線ＣＧＬｉから選択ブロックＢＬＫ
ｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊに伝
達される（表３及び表４参照）。
【０３０１】一方、選択ロウ内の非選択ブロックＢＬＫ
ｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊの
ゲートに接地電位が印加されるため、このＮチャネルＭ
ＯＳトランジスタ３６−ｊは、オフ状態となる。つま
り、非選択ブロックＢＬＫｉ−ｊ内のサブコントロール
ゲート線ＣＧＬｉ−ｊは、フローティング状態となる。
【０３０２】ここで、選択ロウにおいては、メインコン
トロールゲート線ＣＧＬｉの直下に複数のサブコントロ
ールゲート線ＣＧＬｉ−ｊが配置される。よって、書き
込み、消去、読み出し時に、メインコントロールゲート
線ＣＧＬｉに所定電位が印加された場合、容量カップリ
ングにより、非選択ブロックＢＬＫｉ−ｊ内のサブコン
トロールゲート線ＣＧＬｉ−ｊの電位が変化する可能性
がある。
【０３０３】しかし、非選択ブロックＢＬＫｉ−ｊ内の
サブコントロールゲート線ＣＧＬｉ−ｊの電位が変化
は、書き込み、消去、読み出し動作に何ら不都合を与え
ることはない。
【０３０４】なお、選択ロウ内のセレクトゲート線ＳＳ
Ｌｉ，ＧＳＬｉは、選択ロウ内の全てのブロックＢＬＫ
ｉ−ｊに共通になっている。
【０３０５】よって、データ書き込み時には、選択ロウ
内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線Ｓ
ＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ
３５−１，３５−３を経由して接地電位又は電源電位Ｖ
ＣＣが印加される。データ消去時には、選択ロウ内の全
てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬ
ｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５
−１，３５−３を経由してＶＣＣが印加される。データ
読み出し時には、選択ロウ内の全てのブロックＢＬＫｉ
−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、Ｎチ
ャネルＭＯＳトランジスタ３５−１，３５−３を経由し
て電源電位ＶＣＣが印加される（表３及び表４参照）。
【０３０６】図３２は、図２８乃至図３１のＥＥＰＲＯ
Ｍに適用されるバイト単位のデータ書き換え動作の第１
例を示している。
【０３０７】本発明のバイト単位のデータ書き換え動作
は、以下の４つの主要な工程から構成される。 選択ブロック内のメモリセルに対してデータの逆読
み出しを行い、これをラッチ機能を持つセンスアンプ回
路に保持する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータに対してバイトデータの上書きを行う。 選択ブロック内のメモリセルのデータを消去する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータを選択ブロック内のメモリセルに書き込む。
【０３０８】本発明のバイト単位のデータ書き換え動作
の特徴は、図２７の書き換え動作と比較すれば明らかな
ように、バイト単位のデータ書き換えを行うに当たっ
て、選択ロウ内の１ページ分のデータを逆読み出しする
ことなく、選択ロウ内の選択ブロックＢＬＫｉ−ｊのデ
ータ（１バイトの正数倍のデータ）のみに対して逆読み
出しを行っている。つまり、選択ロウ内の非選択ブロッ
クのメモリセルのデータに対しては逆読み出しを行わな
くてよいため、データ書き換えを行わないメモリセルに
対する不要な読み出し、消去、書き込み動作をなくすこ
とができる。
【０３０９】よって、同じデータを書き換えるとする
と、本発明の書き換え動作は、図２７の書き換え動作に
比べて、ページ読み出し、消去、書き込みの回数を減ら
すことができ、実質的なページ書き換え特性（書き換え
回数）を向上させることができる。
【０３１０】このように、本発明によれば、フラッシュ
ＥＥＰＲＯＭと同一のプロセスで製造でき、かつ、同一
の書き換え方法が適用されるにもかかわらず、書き換え
特性を悪くすることなしにバイト単位でのデータの書き
換えが可能である。
【０３１１】図３３は、図２８乃至図３１のＥＥＰＲＯ
Ｍに適用されるバイト単位のデータ書き換え動作の第２
例を示している。
【０３１２】本発明のバイト単位のデータ書き換え動作
は、以下の４つの主要な工程から構成される。 選択ロウ内の１ページ分のメモリセルに対してデー
タの逆読み出しを行い、これをラッチ機能を持つセンス
アンプ回路に保持する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータに対してバイトデータの上書きを行う。 選択ブロック内のメモリセルのデータを消去する。 ラッチ機能を持つセンスアンプ回路に保持されたデ
ータを選択ブロック内のメモリセルに書き込む。
【０３１３】本発明のバイト単位のデータ書き換え動作
は、図３２の書き換え動作と比較すると、１ページ分の
メモリセルに対して逆読み出しを行っている点に特徴を
有している。即ち、本発明では、１ページ分のメモリセ
ルのデータを逆読み出しするが、消去及び書き込みは、
選択ロウ内の選択ブロックに対してのみ行う。このた
め、選択ロウ内の非選択ブロックのメモリセルのデータ
に対する不要な消去、書き込み動作をなくすことができ
る。
【０３１４】この場合、逆読み出し動作においては、選
択ロウ内の全てのブロックＢＬＫｉ−ｊが選択されるよ
うに、サブデコーダにより、選択ロウ内の全てのブロッ
クＢＬＫｉ−ｊを多重選択する。
【０３１５】本発明の書き換え動作は、図２７の書き換
え動作に比べて、ページ消去、書き込みの回数を減らす
ことができ、実質的なページ書き換え特性（書き換え回
数）を向上させることができる。
【０３１６】このように、本発明によれば、フラッシュ
ＥＥＰＲＯＭと同一のプロセスで製造でき、かつ、同一
の書き換え方法が適用されるにもかかわらず、書き換え
特性を悪くすることなしにバイト単位でのデータの書き
換えが可能である。
【０３１７】図３４は、メモリセルアレイ領域における
ウェルのレイアウトの一例を示している。
【０３１８】フラッシュＥＥＰＲＯＭでは、通常、全て
のメモリセルユニット（メモリセル及びセレクトトラン
ジスタ）が１つのウェル（例えば、ツインウェル、即
ち、ｐ型基板に形成されたｎ型ウェル中のｐ型ウェル）
内に形成される。しかし、本発明では、メモリセルユニ
ットの間にサブコントロールゲートドライバを配置して
いる。サブコントロールゲートドライバは、高電位をサ
ブコントロールゲートに伝達する役割を有しており、こ
れをメモリセルと同一のウェルに形成すると、バックゲ
ートバイアス効果により閾値が上昇したり、ウェルの電
位により動作が不安定になったりする。
【０３１９】そこで、本例では、カラム方向のブロック
ＢＬＫｉ−ｊに共通のウェルを設け、ロウ方向のブロッ
クＢＬＫｉ−ｊは、それぞれ異なるウェル内に配置され
るようにした。この場合、サブコントロールゲートドラ
イバは、ウェルの外部、即ち、ｐ型基板に形成されるこ
とになり、上述の問題を回避することができる。
【０３２０】なお、書き込み時及び消去時にウェルに与
える電位を工夫することにより、全てのメモリセルユニ
ットとサブコントロールゲートドライバを１つのウェル
内に配置することもできる。
【０３２１】但し、この場合、バックゲートバイアス効
果による閾値の上昇を回避することはできない。
【０３２２】図３５は、１ロウ内に配置される複数のブ
ロックとサブコントロールゲートドライバの構成の他の
例を示している。
【０３２３】本例は、図３１の回路の変形例であり、Ｎ
チャネルＭＯＳトランジスタ３６−０，３６−１，３６
−２，３６−３の接続関係に特徴を有する。
【０３２４】各ブロックＢＬＫｉ−ｊ（ｊ＝０，１，
２，３）内には、それぞれサブコントロールゲート線Ｃ
ＧＬｉ−０，ＣＧＬｉ−１，ＣＧＬｉ−２，ＣＧＬｉ−
３が配置される。サブコントロールゲート線ＣＧＬｉ−
ｊ（ｊ＝０，１，２，３）は、それぞれブロックＢＬＫ
ｉ−ｊ内に配置される１バイトの正数倍（例えば、１６
バイト）のメモリセルに接続される。
【０３２５】サブコントロールゲート線ＣＧＬｉ−ｊ
は、それぞれサブコントロールゲートドライバ２８を構
成するドライブ回路としてのＮチャネルＭＯＳトランジ
スタ３６−ｊを経由して、サブデコーダ２９に接続され
る。
【０３２６】ＮチャネルＭＯＳトランジスタ３６−ｊの
オン／オフは、メインコントロールゲート線ＣＧＬｉの
電位により決定される。選択ロウでは、メインコントロ
ールゲート線ＣＧＬｉに昇圧電位Ｖｐｒｏｇ又は電源電
位ＶＣＣが印加されるため、選択ロウの全てのＮチャネ
ルＭＯＳトランジスタ３６−０，３６−１，３６−２，
３６−３は、オン状態となる。
【０３２７】データ書き込み時、選択ブロックＢＬＫｉ
−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サ
ブデコーダ２９から書き込み用の高電位Ｖｐｒｏｇが供
給される。非選択ブロックＢＬＫｉ−ｊのサブコントロ
ールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から
接地電位が供給される。
【０３２８】また、データ消去時、選択ブロックＢＬＫ
ｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、
サブデコーダ２９から接地電位が供給される。非選択ブ
ロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬ
ｉ−ｊには、サブデコーダ２９からＶＣＣが供給され
る。
【０３２９】また、データ読み出し時、選択ブロックＢ
ＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊに
は、サブデコーダ２９から読み出し電位（接地電位又は
電源電位ＶＣＣ）が供給される。非選択ブロックＢＬＫ
ｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、
サブデコーダ２９から接地電位が供給される（表３及び
表４参照）。
【０３３０】一方、非選択ロウ内のブロックＢＬＫｉ−
ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲー
トに接地電位が印加されるため、このＮチャネルＭＯＳ
トランジスタ３６−ｊは、オフ状態となる。
【０３３１】また、データ書き込み時、選択ロウ内の全
てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬ
ｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５
−１，３５−３を経由して接地電位又は電源電位ＶＣＣ
が印加される。データ消去時、選択ロウ内の全てのブロ
ックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬ
ｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５
−３を経由してＶＣＣが印加される。データ読み出し
時、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレク
トゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳ
トランジスタ３５−１，３５−３を経由して電源電位Ｖ
ＣＣが印加される（表３及び表４参照）。
【０３３２】このような構成においても、ブロック単位
で、読み出し、消去又は書き込み動作を行うことがで
き、よって、当然に、図３２及び図３３のバイト単位の
データ書き換え手法を適用することができる。
【０３３３】従って、データ書き換えを行わないメモリ
セルに対する不要な読み出し、消去、書き込み動作をな
くすことができ、実質的なページ書き換え特性（書き換
え回数）を向上させることができる。
【０３３４】図３６は、図２８のバイト型ＥＥＰＲＯＭ
の改良例を示している。図３７は、図３６のメモリセル
アレイ１１内の互いに隣接する２つのロウのみを取り出
して示すものである。
【０３３５】図２８の例では、プリデコーダ１２ａ、ロ
ウデコーダ１２ｂ及びメインコントロールゲート・セレ
クトゲートドライバ１２ｃを、メモリセルアレイ１１の
ロウ方向の一端にまとめて配置している。
【０３３６】これに対し、本発明では、プリデコーダ１
２ａ、ロウデコーダ１２ｂ及びメインコントロールゲー
ト・セレクトゲートドライバ１２ｃを、メモリセルアレ
イ１１のロウ方向の一端及び他端に配置している。
【０３３７】例えば、偶数番目のロウを選択するプリデ
コーダＰＤ０，ＰＤ２，…及びロウデコーダＲＤ０，Ｒ
Ｄ２，…をメモリセルアレイ１１のロウ方向の一端に配
置し、奇数番目のロウを選択するプリデコーダＰＤ１，
ＰＤ３，…及びロウデコーダＲＤ１，ＲＤ３，…をメモ
リセルアレイ１１のロウ方向の他端に配置する。また、
偶数番目のロウに所定の電位を与えるメインコントロー
ルゲート・セレクトゲートドライバ０，２，…をメモリ
セルアレイ１１のロウ方向の一端に配置し、奇数番目の
ロウに所定の電位を与えるメインコントロールゲート・
セレクトゲートドライバ１，３，…をメモリセルアレイ
１１のロウ方向の他端に配置する。
【０３３８】これにより、回路設計時に、プリデコーダ
１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲ
ート・セレクトゲートドライバ１２ｃのレイアウトを容
易に決めることができる。
【０３３９】即ち、メインコントロールゲート・セレク
トゲートドライバ１２ｃは、例えば、書き込み用の高電
位を生成し、これをメインコントロールゲート線ＣＧＬ
ｉに伝達するため、回路サイズが大きくなりがちであ
る。よって、プリデコーダ１２ａ、ロウデコーダ１２ｂ
及びメインコントロールゲート・セレクトゲートドライ
バ１２ｃを、メモリセルアレイ１１のロウ方向の一端の
みにまとめて配置すると、これら回路のチップ上のレイ
アウトを決めるのが非常に困難となる。
【０３４０】上述のように、プリデコーダ１２ａ、ロウ
デコーダ１２ｂ及びメインコントロールゲート・セレク
トゲートドライバ１２ｃを、メモリセルアレイ１１のロ
ウ方向の一端及び他端に配置すれば、チップ上のスペー
スを有効に活用でき、各回路ブロックをチップ上にコン
パクトに収めることができる。
【０３４１】なお、同図に示すように、同一ブロックＢ
ＬＫｉ−ｊ内のコントロールゲート線ＣＧＬｉを駆動す
るドライブ回路とセレクトゲート線ＳＳＬｉ，ＧＳＬｉ
を駆動するドライブ回路は、共に、ドライバｉとして、
まとめてメモリセルアレイ１１の一端又は他端に配置す
る。
【０３４２】これにより、選択ブロックＢＬＫｉ−ｊ内
のメモリセルに与えられる信号とセレクトトランジスタ
に与えられる信号のタイミングのずれがなくなり、書き
込み時、読み出し時の誤動作を防止できるため、信頼性
が向上する。
【０３４３】さらに、本例では、２本のセレクトゲート
線ＳＳＬｉ，ＧＳＬｉ及び１本のコントロールゲート線
ＣＧＬを１組として同時に駆動することが望ましい。ま
た、高耐圧トランジスタ（ドライバ）の面積は大きくな
ることから、セレクトゲート線ＳＳＬｉ，ＧＳＬｉとコ
ントロールゲート線ＣＧＬを１組として配置すれば、チ
ップ上のパターンが均一となる。よって、パターンが不
均一の場合に生じるエレクトロローディング効果による
ワード線の細りを防止できる。
【０３４４】図３８及び図３９は、センスアンプ回路の
改良例を示している。
【０３４５】図３８の例は、差動式センスアンプを用い
た場合の構成例である。この場合、１ビットデータを相
補データとして２つのメモリセルユニットに記憶しても
よい。また、データ読み出しは、２つのメモリセルユニ
ットから出力される信号量（電位）の僅かな差を検出
し、この差を増大することにより行うため、高速読み出
しが可能になる。
【０３４６】また、２つのメモリセルユニットを対に
し、一対のメモリセルユニットに１ビットデータを記憶
するため、仮に、データ書き換え動作の繰り返しにより
一方のメモリセルユニットの書き換え特性が劣化して
も、他方のメモリセルユニットの書き換え特性が良好で
あれば、信頼性が低下することはない。
【０３４７】図３９の例は、複数本（例えば、２本）の
ビット線に共通に１つのセンスアンプ回路を接続した場
合の例である。この場合、例えば、ブロックＢＬＫｉ−
ｊにおけるバイト単位のデータ書き換えは、２回に分け
て行う。つまり、１回目の書き換えは、偶数本目のビッ
ト線に接続されるメモリセルユニットに対して行い、２
回目の書き換えは、奇数本目のビット線に接続されるメ
モリセルユニットに対して行う。
【０３４８】本例のセンスアンプ回路を用いた場合、一
方のビット線にデータを読み出す際には、他方のビット
線を固定電位（例えば、接地電位）に設定しておく（シ
ールドビット線読み出し手法）。これにより、読み出し
時における非選択セルでの誤書き込みなどの問題を回避
できる。また、本例のＥＥＰＲＯＭは、１つのメモリセ
ルユニットに多値データを記憶させる場合に応用でき
る。
【０３４９】図４０は、図２８のバイト型ＥＥＰＲＯＭ
の改良例を示している。
【０３５０】図２８の例では、メモリセルアレイ１１
を、ロウ方向及びカラム方向に行列状に配置される複数
のブロックＢＬＫｉ−ｊ（ｉ＝０，１，…ｎ；ｊ＝０，
１，２，３）から構成した。本発明では、これを前提と
し、さらに、チップ上で大面積を占めるメインコントロ
ールゲートドライバ（昇圧回路を含む）の数を減らし
て、チップ上における回路ブロックのレイアウトを容易
にする。
【０３５１】本例では、カラム方向のブロック数をｎ
（例えば、１０２４）個、ロウ方向のブロック数を４個
としている。この場合、例えば、１つのブロックは、１
６バイトのメモリセルから構成され、１ページは、６４
バイトのメモリセルから構成される。
【０３５２】メインコントロールゲートドライバ３７
は、複数のロウ、本例では、２つのロウ、即ち、互いに
隣接する２本のメインコントロールゲート線ＣＧＬ（２
ページ）に対応して設けられる。つまり、本発明では、
１つのメインコントロールゲートドライバ３７により、
２本のメインコントロールゲート線ＣＧＬを駆動する。
各メインコントロールゲートドライバは、昇圧回路を含
んでいる。
【０３５３】サブ・コントロールゲートドライバ２８
は、各ブロックＢＬＫｉ−ｊに対応して設けられる。
【０３５４】セレクトゲートドライバ３８は、１つのロ
ウ、即ち、１本のコントロールゲート線ＣＧＬ（１ペー
ジ）に対応して設けられる。プリデコーダ１２ａ及びロ
ウデコーダ１２ｂも、１つのロウ、即ち、１本のコント
ロールゲート線ＣＧＬに対応して設けられる。
【０３５５】ロウアドレス信号は、アドレスレジスタ１
９を経由してプリデコーダ１２ａ及びサブデコーダ２９
に入力される。そして、プリデコーダ１２ａ及びロウデ
コーダ１２ｂにより、１つのロウ内の４つのブロックＢ
ＬＫｉ−ｊが選択される。また、サブデコーダ２９によ
り、選択された４つのブロックＢＬＫｉ−ｊのうちの１
つを選択する。
【０３５６】なお、サブデコーダ２９は、選択された１
つのロウ内の複数のブロック又は選択された１つのロウ
内の全てのブロック（本例では、４つのブロック）を選
択するような機能を有していてもよい。
【０３５７】本発明では、図２８の例と同様に、ブロッ
ク単位で、データの読み出し、消去及び書き込みが可能
である。よって、バイト単位のデータ書き換え動作にお
いて、１ページ分のデータをラッチ機能を持つセンスア
ンプ回路に読み出す必要がなく、実質的なページ書き換
え特性を向上させることができる。
【０３５８】また、本発明では、例えば、選択ブロック
がＢＬＫｉ−ｊのとき、メインコントロールゲートドラ
イバ３７は、選択ブロックＢＬＫｉ−ｊが属するロウと
これに隣接するロウの２本メインコントロールゲート線
ＣＧＬｉ，ＣＧＬｉ＋１に、動作モードに応じた所定の
電位を与える。つまり、２本メインコントロールゲート
線ＣＧＬｉ，ＣＧＬｉ＋１に共通に１つのメインコント
ロールゲートドライバ３７を設けているため、メインコ
ントロールゲートドライバ３７の数を減らすことがで
き、レイアウトの容易化、回路設計時の負担軽減を図る
ことができる。
【０３５９】セレクトゲートドライバ３８は、選択ブロ
ックＢＬＫｉ−ｊが属するロウのセレクトゲート線ＳＳ
Ｌ，ＧＳＬに、動作モードに応じた所定の電位を与え
る。
【０３６０】ラッチ機能を持つセンスアンプ回路１３
は、読出しデータや書込みデータをラッチする。読出し
データ（出力データ）は、カラム選択回路１５及び入出
力バッファ１８を経由してメモリチップの外部に出力さ
れる。書込みデータ（入力データ）は、入出力バッファ
１８及びカラム選択回路１５を経由してラッチ機能を持
つセンスアンプ回路１３にラッチされる。
【０３６１】コマンド信号は、データ入出力バッファ１
８及びコマンドレジスタ２５を経由してコマンドデコー
ダ２６に入力される。制御回路１７には、コマンドデコ
ーダ２６の出力信号、コマンドラッチイネーブル信号Ｃ
ＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル
信号／ＷＥなどの信号が入力される。
【０３６２】信号生成回路（昇圧回路）２７は、制御回
路１７の制御の下、コントロールゲート線ＣＧＬ及びセ
レクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、
この電位をメインコントロールゲートドライバ３７及び
セレクトゲートドライバ３８に供給する。
【０３６３】図４１は、プリデコーダＰＤｉの構成の一
例を示している。
【０３６４】本例では、ロウ数、即ち、コントロールゲ
ート線ＣＧＬの数（ブロック数）を１０２４（２１０）
本と仮定する。この場合、１０ビットのロウアドレス信
号ａ１，ａ２，…ａ１０により、１つのロウを選択する
ことができる。
【０３６５】ロウアドレス信号ａ２，ａ３，ａ４は、Ｎ
ＡＮＤ回路３０−１に入力され、ロウアドレス信号ａ
５，ａ６，ａ７は、ＮＡＮＤ回路３０−２に入力され、
ロウアドレス信号ａ８，ａ９，ａ１０は、ＮＡＮＤ回路
３０−３に入力される。ＮＡＮＤ回路３０−１の出力信
号は、インバータ３１−１を経由して信号Ｄとなり、Ｎ
ＡＮＤ回路３０−２の出力信号は、インバータ３１−２
を経由して信号Ｅとなり、ＮＡＮＤ回路３０−３の出力
信号は、インバータ３１−３を経由して信号Ｆとなる。
【０３６６】各プリデコーダＰＤｉには、それぞれ異な
るロウアドレス信号ａ１，ａ２，…ａ１０が入力され
る。そして、選択された１つのロウに属するプリデコー
ダＰＤｉの出力信号ａ１，Ｄ，Ｅ，Ｆのみが全て“１”
となる。
【０３６７】図４２は、ロウデコーダＲＤｉ、メインコ
ントロールゲートドライバ３７及びセレクトゲートドラ
イバ３８の構成の一例を示している。
【０３６８】ロウデコーダＲＤｉは、ＮＡＮＤ回路３２
及びインバータ３３から構成される。プリデコーダＰＤ
ｉの出力信号Ｄ，Ｅ，Ｆは、ＮＡＮＤ回路に入力され
る。
【０３６９】セレクトゲートドライバ３８は、ドライブ
回路としてのＮチャネルＭＯＳトランジスタ３５−１，
３５−３から構成される。選択されたロウでは、ロウデ
コーダＲＤｉの出力信号がＶＣＣになるため、Ｎチャネ
ルＭＯＳトランジスタ３５−１，３５−３がオン状態と
なる。よって、信号生成回路２７で生成された信号Ｓ
Ｓ，ＧＳがセレクトゲート線ＳＳＬｉ，ＧＳＬｉに供給
される。
【０３７０】メインコントロールゲートドライバ３７
は、デコード回路３９、昇圧回路３４及びドライブ回路
としてのＮチャネルＭＯＳトランジスタ３５−２から構
成される。
【０３７１】選択されたロウとこれに隣接するロウに共
通に設けられたメインコントロールゲートドライバ３７
では、デコード回路３９の出力信号がＶＣＣになる。ま
た、動作モードに応じて、昇圧回路が動作状態又は非動
作状態となり、ＮチャネルＭＯＳトランジスタ３５−２
のゲートに電源電位ＶＣＣ又は昇圧電位が印加される。
【０３７２】例えば、データ書き込み時、選択されたロ
ウとこれに隣接するロウに共通に設けられたメインコン
トロールゲートドライバ３７では、昇圧回路３４の出力
電位ＶＢが昇圧電位Ｖｐｒｏｇとなり、ＮチャネルＭＯ
Ｓトランジスタ３５−２がオン状態になる。一方、信号
生成回路２７で生成されたＣＧ（＝Ｖｐｒｏｇ）がＮチ
ャネルＭＯＳトランジスタ３５−２を経由して、選択ロ
ウとこれに隣接するロウのメインコントロールゲート線
ＣＧＬｉ，ＣＧＬｉ＋１に伝達される。
【０３７３】また、データ消去時、選択されたロウとこ
れに隣接するロウに共通に設けられたメインコントロー
ルゲートドライバ３７では、昇圧回路３４の出力電位Ｖ
Ｂが電源電位ＶＣＣとなり、ＮチャネルＭＯＳトランジ
スタ３５−２がオン状態になる。一方、信号生成回路２
７で生成されたＣＧ（＝０Ｖ）がＮチャネルＭＯＳトラ
ンジスタ３５−２を経由して、選択ロウとこれに隣接す
るロウのメインコントロールゲート線ＣＧＬｉ，ＣＧＬ
ｉ＋１に伝達される。
【０３７４】また、データ書き込み時、選択されたロウ
とこれに隣接するロウに共通に設けられたメインコント
ロールゲートドライバ３７では、昇圧回路３４の出力電
位ＶＢが電源電位ＶＣＣとなり、ＮチャネルＭＯＳトラ
ンジスタ３５−２がオン状態になる。一方、信号生成回
路２７で生成されたＣＧ（＝０Ｖ又はＶＣＣ）がＮチャ
ネルＭＯＳトランジスタ３５−２を経由して、選択ロウ
とこれに隣接するロウのメインコントロールゲート線Ｃ
ＧＬｉ，ＣＧＬｉ＋１に伝達される。
【０３７５】なお、互いに隣接する２つの非選択ロウに
共通に設けられたメインコントロールゲートドライバ３
７では、昇圧回路３４の出力信号ＶＢが接地電位とな
り、この接地電位がＮチャネルＭＯＳトランジスタ３５
−２のゲートに印加される。よって、ＮチャネルＭＯＳ
トランジスタ３５−２は、オフ状態となる。
【０３７６】図４３は、互いに隣接する２つのロウ内に
配置される複数のブロックとサブコントロールゲートド
ライバの構成の一例を示している。
【０３７７】本例では、図４０の回路ブロックに対応さ
せ、１ロウ内に４つのブロックが配置される場合につい
て説明する。
【０３７８】各ブロックＢＬＫｉ−ｊ，ＢＬＫ（ｉ＋
１）−ｊ内には、それぞれサブコントロールゲート線Ｃ
ＧＬｉ−ｊ，ＣＧＬ（ｉ＋１）−ｊが配置される（ｊ＝
０，１，２，３）。サブコントロールゲート線ＣＧＬｉ
−ｊは、それぞれブロックＢＬＫｉ−ｊ内に配置される
１バイトの正数倍（例えば、１６バイト）のメモリセル
に接続され、サブコントロールゲート線ＣＧＬ（ｉ＋
１）−ｊは、それぞれブロックＢＬＫ（ｉ＋１）−ｊ内
に配置される１バイトの正数倍（例えば、１６バイト）
のメモリセルに接続される。
【０３７９】サブコントロールゲート線ＣＧＬｉ−ｊ
は、それぞれサブコントロールゲートドライバ２８を構
成するドライブ回路としてのＮチャネルＭＯＳトランジ
スタ３６−ｊを経由して、メインコントロールゲート線
ＣＧＬｉに接続される。サブコントロールゲート線ＣＧ
Ｌ（ｉ＋１）−ｊは、それぞれサブコントロールゲート
ドライバ２８を構成するドライブ回路としてのＮチャネ
ルＭＯＳトランジスタ４０−ｊを経由して、メインコン
トロールゲート線ＣＧＬｉ＋１に接続される。
【０３８０】ＮチャネルＭＯＳトランジスタ３６−ｊ，
４０−ｊのオン／オフは、サブデコーダ２９により制御
される。サブデコーダ２９は、１つのＮチャネルＭＯＳ
トランジスタ３６−ｊ（１つのブロック）を選択する機
能を有している。例えば、ブロックＢＬＫｉ−１を選択
する場合には、ＮチャネルＭＯＳトランジスタ３６−１
をオン状態にする。この時、メインコントロールゲート
線ＣＧＬｉとサブコントロールゲート線ＣＧＬｉ−１が
電気的に接続される。
【０３８１】なお、サブデコーダ２９に、１ロウ内の複
数又は全てのＮチャネルＭＯＳトランジスタを選択する
機能を持たせてもよい。
【０３８２】本発明のＥＥＰＲＯＭにおいても、メモリ
セルアレイをロウ方向及びカラム方向に行列状に配置さ
れた複数のブロックから構成し、ブロック単位でデータ
の読み出し、消去、書き込みができるようになってい
る。このため、本発明においても、図３２及び図３３の
バイト単位のデータ書き換え動作が適用できる。つま
り、バイト単位のデータ書き換えを行うに当たって、選
択ロウ内の１ページ分のデータを読み出すことなく、選
択ロウ内の選択ブロックのデータ（１バイトの正数倍の
データ）のみを読み出すことができる。
【０３８３】よって、データ書き換えを行わないメモリ
セルに対する不要な読み出し、消去、書き込み動作をな
くすことができ、実質的なページ書き換え特性（書き換
え回数）を向上させることができる。
【０３８４】また、本発明では、１つのメインコントロ
ールゲートドライバ（昇圧回路を含む）を互いに隣接す
る複数（例えば、２つ）のロウに共通に使用するように
している。従って、大きなサイズを有するメインコント
ロールゲートドライバのカラム方向の幅を１ロウの幅よ
りも大きくすることができ、回路設計時に、メインコン
トロールゲートドライバのレイアウトを容易に行うこと
ができる。
【０３８５】また、書き込み時、選択ロウのメインコン
トロールゲート線に高電位Ｖｐｒｏｇが印加され、セレ
クトゲート線には電源電位ＶＣＣが印加されるため、高
電位Ｖｐｒｏｇを出力しなければならないメインコント
ロールゲートドライバのみを複数のロウに共通に配置
し、セレクトゲートドライバについては、１ロウごとに
配置する。
【０３８６】この場合、例えば、書き込み時に、２本の
メインコントロールゲート線に高電位Ｖｐｒｏｇが印加
されるが、この高電位Ｖｐｒｏｇは、サブデコーダによ
り選択された選択ブロック内のサブコントロールゲート
線のみに伝達されるため、動作上の問題は全くない。
【０３８７】図４４は、サブデコーダの配置例を示して
いる。
【０３８８】本発明では、メモリセルアレイ１１の１ペ
ージ分のメモリセルを複数に分け、ロウ方向に複数のブ
ロックＢＬＫｉ−ｊを設けるようにしている。また、ロ
ウ方向のブロックＢＬＫｉ−ｊの間には、サブコントロ
ールゲートドライバ２８が配置される。また、センスア
ンプ回路１３は、ロウ方向に配置されるブロックＢＬＫ
ｉ−ｊに対応して設けられる。
【０３８９】よって、センスアンプ回路１３の間であっ
てサブコントロールゲートドライバ２８に対応する箇所
には、スペースが形成される。本例では、このスペース
にサブデコーダ２９を配置する。
【０３９０】本例のように、サブデコーダ２９をサブコ
ントロールゲートドライバ２８に対応させて複数箇所に
配置する場合は、サブデコーダ２９を１箇所にまとめて
配置する場合に比べてチップ上のスペースを有効に使う
ことができ、チップサイズの縮小などに貢献できる。
【０３９１】図４５乃至図４７は、本発明が適用可能な
ＥＥＰＲＯＭの例を示している。
【０３９２】図４５の例では、メモリセルアレイのカラ
ム方向の両端に、ラッチ機能を持つセンスアンプ回路１
３Ａ，１３Ｂ、カラム選択回路１５Ａ，１５Ｂ及びデー
タ入出力バッファ１８Ａ，１８Ｂをそれぞれ配置してい
る。本例では、メモリセルアレイを、３トラセル部（図
２６参照）１１−０とＮＡＮＤセル部１１−１から構成
する。勿論、メモリセルアレイは、３トラセル部のみか
ら構成してもよい。
【０３９３】本例によれば、メモリセルアレイのカラム
方向の両端に、センスアンプ回路などの読み出しや書き
込み動作のための回路を配置するため、これら回路のレ
イアウトが容易になり、回路設計時の負担を軽減でき
る。
【０３９４】図４６の例では、メモリセルアレイを３ト
ラセル部１１−０とＮＡＮＤセル部１１−１から構成
し、３トラセル部１１−０をセンスアンプ回路１３側に
配置し、３トラセル部１１−０のメモリセルをキャッシ
ュメモリとして使用している。
【０３９５】本例によれば、ＮＡＮＤセル部１１−１の
データを一時的に３トラセル部（キャッシュメモリ）に
ブロック単位で保存しておけるため、データの高速読み
出しが可能となる。
【０３９６】図４７の例では、１チップ４１内に複数の
メモリ回路４２ａ，４２ｂを配置している。各メモリ回
路４２ａ，４２ｂは、互いに独立して、読み出し動作、
書き込み動作及び消去動作を行うことができる。よっ
て、例えば、メモリ回路４２ａが読み出し動作を行って
いる最中に、メモリ回路４２ｂでは、書き込み動作を行
うこともできる。メモリ回路４２ａ，４２ｂの少なくと
も一方には、本発明のＥＥＰＲＯＭが使用される。
【０３９７】本例によれば、２つの異なる動作を同時に
行うことができるため、データ処理が効率よく行える。
【０３９８】ところで、いままで説明してきた発明で
は、スタックゲート構造を有する一つのメモリセルとそ
の両端に一つずつ接続された二つのセレクトトランジス
タとからなるセルユニットを主要な構成要素としてき
た。
【０３９９】このようなセルユニットによれば、バイト
（又はページ）単位のデータ書き換えを始めとする数々
の特徴が得られることは、上述した通りである。
【０４００】しかし、セルユニットを３つのトランジス
タ（メモリセルは一つのみ）から構成する場合、メモリ
セル一つ当たりのセルサイズが通常のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭよりも大きくなるため、メモリセルの
高集積化によるメモリ容量の増大には必ずしも有利とい
えない。
【０４０１】そこで、以下の発明では、バイト（又はペ
ージ）単位のデータ書き換えを維持しつつ、メモリセル
一つ当たりのセルサイズを小さくすることができる新規
なセルユニット構造又はデータ書き込み手法について説
明する。
【０４０２】まず、従来のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭについて検討する。
【０４０３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ
は、例えば、一つのメモリセルユニット内に１６個の直
列接続されたメモリセルを配置するため、メモリセル一
つ当たりのセルサイズを縮小するには最も適した構造を
有している。
【０４０４】しかし、このような構造にすると、セルサ
イズの縮小という特徴が得られる反面、バイト（又はペ
ージ）単位のデータ書き換えという特徴が失われる。
【０４０５】そこで、従来のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭでは、何故、バイト（又はページ）単位のデー
タ書き換えができなかったのかについて述べる。
【０４０６】ＮＡＮＤ型フラッシュＥＥＰＲＯＭでバイ
ト（又はページ）単位のデータ書き換えができない理由
を理解するためには、まず、ＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのデータ書き換え動作を理解することが必要で
ある。
【０４０７】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデー
タ書き換え動作は、ブロック単位で行われる。
【０４０８】まず、選択ブロック内のＮＡＮＤセルユニ
ットの全メモリセルに対して、データの一括消去（フロ
ーティングゲートから電子を抜き、閾値を下げる動作）
を行う。この後、例えば、選択ブロック内のＮＡＮＤセ
ルユニットのソース側のメモリセルからドレイン側のメ
モリセルに向って、順次、ページ単位でデータ書き込み
が実行される。
【０４０９】具体的なデータ書き込み動作を図４８及び
図４９を参照して説明する。本例では、コントロールゲ
ート線ＣＧＬ１に接続されるメモリセルについてデータ
書き込みを行うものとする。
【０４１０】まず、ソース側（ソース線側）のセレクト
ゲート線ＧＳＬに０Ｖを与え、ソース側のセレクトトラ
ンジスタをカットオフ状態にする。また、ドレイン側
（ビット線側）のセレクトゲート線ＳＳＬに電源電位Ｖ
ＣＣを与え、ドレイン側のセレクトトランジスタをオン
状態にする。
【０４１１】また、“０”書き込み（フローティングゲ
ートに電子を注入し、閾値を上げる動作）を行うメモリ
セルＭ１が接続されるビット線の電位を０Ｖとし、
“１”書き込み（消去状態を維持する動作）を行うメモ
リセルＭ２が接続されるビット線の電位を電源電位ＶＣ
Ｃとする。
【０４１２】この時、“０”書き込みを行うメモリセル
Ｍ１を含むＮＡＮＤセルユニット内の全メモリセルのチ
ャネルの電位が０Ｖとなり、“１”書き込みを行うメモ
リセルＭ２を含むＮＡＮＤセルユニット内の全メモリセ
ルのチャネルの電位がＶＣＣ−Ｖｔｈ（Ｖｔｈは、セレ
クトトランジスタの閾値電圧）に予備充電される。この
後、“１”書き込みを行うメモリセルＭ２を含むＮＡＮ
Ｄセルユニット内のドレイン側（ビット線側）のセレク
トトランジスタは、カットオフ状態となる。
【０４１３】この後、コントロールゲート線（選択）Ｃ
ＧＬ１の電位が、０Ｖから電源電位ＶＣＣ（例えば、
３．３Ｖ）、電源電位ＶＣＣから書き込み電位Ｖｐｒｏ
ｇ（例えば、１８Ｖ）と上昇する。また、コントロール
ゲート線（非選択）ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５
の電位が、０Ｖから電源電位ＶＣＣ、電源電位ＶＣＣか
らＶｐａｓｓ（ＶＣＣ＜Ｖｐａｓｓ（例えば、９Ｖ）＜
Ｖｐｒｏｇ）と上昇する。
【０４１４】この時、“０”書き込みを行うメモリセル
Ｍ１においては、チャネルの電位が０Ｖとなっているた
め、フローティングゲートとチャネルの間のトンネル絶
縁膜に高電圧が印加され、電子がチャネルからフローテ
ィングゲートへ移動する。一方、“１”書き込みを行う
メモリセルＭ２では、チャネルがフローティングとなっ
ているため、容量カップリングにより、チャネルの電位
がＶｃｈに上昇する。よって、“１”書き込みを行うメ
モリセルＭ１においては、フローティングゲートとチャ
ネルの間のトンネル絶縁膜に高電圧が印加されず、消去
状態が維持される。
【０４１５】ここで、選択ブロック内の非選択コントロ
ールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５に与え
るＶｐａｓｓについて検討する。
【０４１６】メモリセルＭ２に対する“１”書き込み
は、データ書き込み時に、メモリセルＭ２のフローティ
ングゲートに対する電子の注入を抑え、メモリセルＭ２
が消去状態を維持することで達成される。メモリセルＭ
２が消去状態を維持するためには、データ書き込み時
に、メモリセルＭ２を含むＮＡＮＤセルユニット内の各
メモリセルのチャネル電位を容量カップリングにより十
分に高くし、メモリセルＭ２のフローティングゲートと
チャネルの間のトンネル絶縁膜に印加される電圧を緩和
すればよい。
【０４１７】ところで、メモリセルＭ２を含むＮＡＮＤ
セルユニット内の各メモリセルのチャネル電位は、非選
択コントロールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ
１５に与えるＶｐａｓｓに依存する。よって、Ｖｐａｓ
ｓを高くすればするほど、メモリセルＭ２を含むＮＡＮ
Ｄセルユニット内の各メモリセルのチャネル電位が高く
なり、メモリセルＭ２に対する誤書き込みが防止され
る。
【０４１８】しかし、Ｖｐａｓｓを高くすると、“０”
書き込みを行うメモリセルＭ１を含むＮＡＮＤセルユニ
ット内の非選択メモリセルＭ３に対して誤書き込みが生
じ易くなる。
【０４１９】即ち、メモリセルＭ１を含むＮＡＮＤセル
ユニット内の各メモリセルのチャネル電位は、０Ｖに維
持されている。このため、Ｖｐａｓｓが書き込み電位Ｖ
ｐｒｏｇに近くなると、非選択メモリセルＭ３に対して
も“０”書き込みが行われてしまう。よって、メモリセ
ルＭ１を含むＮＡＮＤセルユニット内の非選択メモリセ
ルに対して誤書き込みを防止するためには、Ｖｐａｓｓ
をできるだけ低くする必要がある。
【０４２０】このように、選択ブロック内の非選択コン
トロールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５に
与えるＶｐａｓｓは、高すぎても又は低すぎてもだめで
あり、“１”書き込みを行う選択メモリセルＭ２や非選
択メモリセルＭ３に対して“０”書き込みが行われない
ような最適値、例えば、ＶＣＣ＜Ｖｐａｓｓ（例えば、
９Ｖ）＜Ｖｐｒｏｇに設定されている。
【０４２１】以上、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
のデータ書き換え動作について詳細に説明した。そこ
で、以下では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデ
ータ書き換え動作が、何故、バイト（又はページ）単位
で行われないのかについて説明する。
【０４２２】仮に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
において、データ書き換え動作をバイト（又はページ）
単位で行ったとする。
【０４２３】この場合、同一のコントロールゲート線、
例えば、コントロールゲート線ＣＧＬ１が何度も繰り返
して選択され、このコントロールゲート線ＣＧＬ１に接
続されるメモリセルについてのみ、何度も繰り返してデ
ータ書き換えが行われることも考えられる。このような
状況では、コントロールゲート線ＣＧＬ１に接続される
メモリセルのデータを消去する動作と、コントロールゲ
ート線ＣＧＬ１に接続されるメモリセルに対してデータ
を書き込む動作が繰り返し行われることになる。
【０４２４】しかし、この時、選択ブロック内の非選択
メモリセルのコントロールゲートには、データ書き込み
時にＶｐａｓｓが何度も繰り返して印加される。
【０４２５】従って、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいて、バイト（又はページ）単位のデータ書き換
え動作を何度も繰り返し行うと、選択ブロック内の非選
択メモリセルの閾値がＶｐａｓｓによって次第に上昇し
（フローティングゲートに徐々に電子が注入され）、誤
書き込みが発生する可能性がある。
【０４２６】この可能性をなくすためには、Ｖｐａｓｓ
を低くするか又はブロック単位の書き換えに変更する必
要がある。
【０４２７】しかし、Ｖｐａｓｓは、上述のように、１
回のデータ書き込み動作において、“１”書き込みを行
う選択メモリセルや、“０”書き込みを行うメモリセル
と同じセルユニット内の非選択メモリセルに対して、
“０”書き込み（誤書き込み）が行われないような最適
値に設定されており、これを、さらに低くすることは事
実上不可能である。
【０４２８】よって、結果として、ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭでは、バイト（又はページ）単位のデー
タ書き換えが不可能となり、ブロック単位でのデータ書
き換えを行っている。
【０４２９】以下では、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのように、メモリセル一つ当たりのセルサイズを小
さくすることができると共に、バイト（又はページ）単
位のデータ書き換えについては、Ｖｐａｓｓを低くする
ことにより達成できるような新規なセルユニット構造又
はデータ書き込み手法について説明する。
【０４３０】図５０は、本発明のバイト型ＥＥＰＲＯＭ
のメモリセルユニットを示している。図５１は、図５０
のメモリセルの等価回路を示している。
【０４３１】メモリセルＭＣ１，ＭＣ２は、コントロー
ルゲートとフローティングゲートを有し、フラッシュＥ
ＥＰＲＯＭのメモリセルと同じ構造となっている。メモ
リセルＭＣ１，ＭＣ２は、互いに直列接続され、その両
端には、それぞれ１つずつセレクトトランジスタＳＴ
１，ＳＴ２が接続されている。セレクトトランジスタＳ
Ｔ１は、ビット線コンタクト部ＢＣを経由してビット線
に接続され、セレクトトランジスタＳＴ２は、ソース線
ＳＬに接続される。
【０４３２】メモリセルＭＣ１，ＭＣ２及びセレクトト
ランジスタＳＴ１，ＳＴ２により１つのメモリセルユニ
ットが構成され、メモリセルアレイは、複数のメモリセ
ルユニットがアレイ状に配置されることにより実現され
る。
【０４３３】本発明のメモリセルユニットは、ＮＡＮＤ
型フラッシュＥＥＰＲＯＭにおいて１つのＮＡＮＤユニ
ット内のメモリセルを２つにしたもの（２ＮＡＮＤセ
ル）と考えることができる。
【０４３４】但し、本発明では、メモリセルユニット内
のメモリセルの数は、２個に限定されるものではなく、
例えば、後述する条件を満たす限り、複数（３個、４
個、５個など）に設定することができる。場合によって
は、メモリセルユニット内のメモリセルの数を、従来の
ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じ１６個に設定
してもよい。
【０４３５】本発明のバイト型ＥＥＰＲＯＭの構造面で
の長所について説明する。
【０４３６】本発明のバイト型ＥＥＰＲＯＭのメモリセ
ル部の構造は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセル部の構造と同じである。但し、通常は、本発明
のバイト型ＥＥＰＲＯＭのセルユニット内のメモリセル
の数は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルユニ
ット内のメモリセルの数（例えば、１６個）よりも少な
くなる。
【０４３７】よって、本発明のバイト型ＥＥＰＲＯＭで
は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプロセスをそ
のまま採用できるため、バイト単位の消去が可能（これ
については、後述する。）であるにもかかわらず、記憶
容量を増大でき、かつ、生産コストも低減できる。
【０４３８】例えば、本発明において、セルユニット内
のメモリセルの数を２個にした場合について検討する。
【０４３９】本発明では、デザインルールを０．４［μ
ｍ］とした場合、２個のメモリセルの短辺長ａが１．２
［μｍ］、長辺長ｂが３．９６［μｍ］であるため、メ
モリセル１個当たりの面積（［短辺長ａ×長辺長ｂ］／
２）は、２．３７６［μｍ２ ］となる。一方、セルユニ
ットが１６個のメモリセルからなるＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭ（１６ＮＡＮＤセル）では、デザインル
ールを０．４［μｍ］とした場合、メモリセル１個当た
りの面積は、１．０９５［μｍ２ ］となる。
【０４４０】つまり、本発明のメモリセルユニット（２
ＮＡＮＤセル）を採用した場合、メモリセル１個当たり
の面積は、１６ＮＡＮＤセルのメモリセル１個当たりの
面積の約２倍で済むことになる。
【０４４１】また、図６５及び図６６に示すような従来
のバイト型ＥＥＰＲＯＭでは、デザインルールを０．４
［μｍ］とした場合、メモリセル１個当たりの面積は、
３６［μｍ２ ］となる。また、１個のメモリセルを２
個のセレクトトランジスタで挟み込んだセルユニット
（３トラセル又は１ＮＡＮＤセル）を採用する場合、デ
ザインルールを０．４［μｍ］とすると、メモリセル１
個当たりの面積は、３．８４［μｍ２ ］となる。
【０４４２】つまり、本発明のメモリセルユニット（２
ＮＡＮＤセル）のメモリセル１個当たりの面積は、従来
のバイト型ＥＥＰＲＯＭや１ＮＡＮＤセルよりも小さく
することができる。
【０４４３】表５は、メモリセルユニットの構造に応じ
たメモリセル１個当たりの面積を比較して示している。
【０４４４】
【表５】
【０４４５】この表からも明らかなように、本発明のメ
モリセルユニット（２ＮＡＮＤセル）のメモリセル１個
当たりの面積は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
（１６ＮＡＮＤセル）には及ばないが、１ＮＡＮＤセル
（３トラセル）の約６０％で済むようになる。
【０４４６】よって、本発明のセルユニット構造によれ
ば、メモリセル面積の縮小により、バイト型ＥＥＰＲＯ
Ｍのメモリ容量の増大、チップ面積の縮小、製造コスト
の低下などに貢献することができる。
【０４４７】また、本発明のバイト型ＥＥＰＲＯＭは、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同一のプロセスで
製造可能であるため、ロジック混載不揮発性メモリへの
応用も容易である。
【０４４８】また、本発明のバイト型ＥＥＰＲＯＭのメ
モリセルは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルと同じ構造であるため、１つのメモリセルについ
て見れば、フラッシュＥＥＰＲＯＭの書き換え方式、即
ち、ＦＮトンネル現象を利用した書き換え方式をそのま
ま採用できる。よって、製造コストの低下に加えて、開
発コストの削減も可能である。
【０４４９】ところで、本発明のセルユニット構造によ
れば、２個のセレクトトランジスタの間に複数（例え
ば、２個、３個、…）のメモリセルが接続される。よっ
て、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同様に、バイ
ト（又はページ）単位のデータ書き換えを繰り返して行
う場合に、コントロールゲートにＶｐａｓｓが印加され
る選択ブロック内の非選択メモリセルに対する誤書き込
みの問題が生じる。
【０４５０】この問題に対しては、以下のようにして解
決する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、Ｖｐ
ａｓｓは、１回の書き込み動作において、“１”書き込
みを行う（消去状態を維持する）メモリセルや、“０”
書き込みを行うメモリセルと同一のセルユニット内の非
選択メモリセルに対して、“０”書き込み（誤書き込
み）が生じないことを条件に、最適値に設定されてい
る。
【０４５１】また、この最適値は、電源電位ＶＣＣや、
読み出し時に非選択メモリセルのコントロールゲートに
与える電位Ｖｒｅａｄなどとは全く無関係に決められて
おり、通常は、ＶＣＣ（例えば、３．３Ｖ）＜Ｖｐａｓ
ｓ（例えば、９Ｖ）＜Ｖｐｒｏｇ（例えば、１８Ｖ）に
設定されていた。
【０４５２】本発明では、Ｖｐａｓｓを、電源電位ＶＣ
Ｃ（例えば、３．３Ｖ）又は読み出し時に非選択メモリ
セルのコントロールゲートに与える電位Ｖｒｅａｄ（例
えば、４．５Ｖ）に設定する。
【０４５３】これらＶＣＣ及びＶｒｅａｄは、ＮＡＮＤ
型フラッシュＥＥＰＲＯＭで使用するＶｐａｓｓの値
（例えば、９Ｖ）よりも低くなっている。
【０４５４】つまり、本発明では、Ｖｐａｓｓを、電源
電位ＶＣＣ又は読み出し時に非選択メモリセルのコント
ロールゲートに与える電位Ｖｒｅａｄに設定すること、
即ち、ＮＡＮＤ型フラッシュＥＥＰＲＯＭで使用するＶ
ｐａｓｓの値よりも低くすることにより、バイト（又は
ページ）単位のデータ書き換えを繰り返して行う場合に
おける選択ブロック内の非選択メモリセルの誤書き込み
の問題を防ぐ。
【０４５５】また、本発明では、Ｖｐａｓｓを、ＶＣＣ
又はＶｒｅａｄに設定することにより、Ｖｐａｓｓを生
成する回路を新たに設ける必要がないため、コントロー
ルゲートドライバの構成が簡略化され、コントロールゲ
ートドライバの縮小、レイアウトの容易化、設計及び開
発期間の短縮などの効果を得ることができる。
【０４５６】一方、本発明では、Ｖｐａｓｓを、電源電
位ＶＣＣ又は読み出し時に非選択メモリセルのコントロ
ールゲートに与える電位Ｖｒｅａｄに設定しているた
め、１回のデータ書き込み動作において、“１”書き込
みを行う（消去状態を維持する）メモリセルのチャネル
電位が十分に上がらなくなるのではないかという疑問が
生じる。
【０４５７】そこで、本発明では、“１”書き込みを行
うメモリセルのチャネル電位が十分に上がるように、セ
ルユニット内のメモリセルの数、“１”書き込みを行う
メモリセルのチャネルの初期電位、メモリセルのコント
ロールゲートとチャネルのカップリング比を設定する。
【０４５８】例えば、“１”書き込みを行うメモリセル
のチャネルの初期電位と、メモリセルのコントロールゲ
ートとチャネルのカップリング比を、ＮＡＮＤ型フラッ
シュＥＥＰＲＯＭと同じと仮定した場合には、図５０及
び図５１に示すように、セルユニット内のメモリセルの
数を２個とすれば、“１”書き込みを行うメモリセルの
チャネル電位を、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと
同じ程度に上げることができる（この点については、後
に述べるデータ書き込み動作の説明において詳細に説明
する。）。
【０４５９】このように、本発明では、第一に、ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭと全く同じセルユニット構
造を有しているため、セルサイズの縮小、メモリ容量の
増大、コストの低下などを達成することができる。
【０４６０】第二に、データ書き込み時に選択ブロック
内の非選択コントロールゲート線に印加する電位Ｖｐａ
ｓｓを、電源電位ＶＣＣ又は読み出し時に非選択コント
ロールゲート線に与える電位Ｖｒｅａｄに設定してい
る。よって、選択ブロック内の非選択メモリセルの誤書
き込みの問題を防ぐことができ、バイト（又はページ）
単位のデータ書き換えが可能になる。
【０４６１】第三に、Ｖｐａｓｓを、ＶＣＣ又はＶｒｅ
ａｄに設定しても、“１”書き込みを行うメモリセルの
チャネル電位が十分に上がるように、セルユニット内の
メモリセルの数、“１”書き込みを行うメモリセルのチ
ャネルの初期電位、メモリセルのコントロールゲートと
チャネルのカップリング比を、適当な値に設定してい
る。“１”書き込みを行うメモリセルに対する誤書き込
みも防止できる。
【０４６２】以下、本発明のバイト型ＥＥＰＲＯＭの消
去動作、書き込み動作及び読み出し動作について順次説
明する。
【０４６３】・ 消去動作 図５２に示すように、選択ブロック内の選択コントロー
ルゲート線（ワード線）ＣＧＬ１１には接地電位ＶＳＳ
が印加され、選択ブロック内の非選択コントロールゲー
ト線（ワード線）ＣＧＬ１２は、フローティング状態に
なる。また、選択ブロック内のセレクトゲート線ＳＳＬ
１，ＧＳＬ１並びに非選択ブロック内のコントロールゲ
ート線（ワード線）ＣＧＬ２１，ＣＧＬ２２及びセレク
トゲート線ＳＳＬ２，ＧＳＬ２も、フローティング状態
になる。
【０４６４】この後、例えば、２１［Ｖ］、３［ｍｓ］
の消去パルスがバルク（セルＰウェル）に印加される。
この時、選択ブロック内の選択コントロールゲート線Ｃ
ＧＬ１１に接続されるメモリセルでは、バルクとコント
ロールゲート線の間に消去電圧（２１［Ｖ］）が加わ
り、フローティングゲート中の電子がＦＮ（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象によりバルクに移
動する。
【０４６５】その結果、選択ブロック内の選択コントロ
ールゲート線ＣＧＬ１１に接続されるメモリセルの閾値
電圧は、−３［Ｖ］程度となる。ここで、選択メモリセ
ルについては、１回の消去パルスにより、その閾値電圧
が−３［Ｖ］程度となるように消去される。
【０４６６】一方、選択ブロック内の非選択コントロー
ルゲート線ＣＧＬ１２及び非選択ブロック内のコントロ
ールゲート線ＣＧＬ２１，ＣＧＬ２２は、フローティン
グ状態に設定されている。
【０４６７】よって、例えば、２１［Ｖ］、３［ｍｓ］
の消去パルスがバルク（セルＰウェル）に印加される
と、フローティング状態のコントロールゲート線とバル
クとの容量カップリングにより、コントロールゲート線
ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２の電位も上昇す
る。
【０４６８】ここで、コントロールゲート線ＣＧＬ１
２，ＣＧＬ２１，ＣＧＬ２２とバルクのカップリング比
について検討すると、コントロールゲート線ＣＧＬ１
２，ＣＧＬ２１，ＣＧＬ２２には、ドライブ回路（ＭＯ
Ｓトランジスタのソース）、このドライブ回路とコント
ロールゲート線（ポリシリコン層）を接続する金属配
線、コントロールゲート線を構成するシリサイドなどが
接続されている。
【０４６９】カップリング比は、フローティング状態の
コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ
２２に寄生する容量に依存する。この容量には、ドライ
ブ回路としてのＭＯＳトランジスタのソース接合容量、
ソースとゲートのオーバーラップ容量、フィールド領域
におけるポリシリコン層と金属配線の容量、コントロー
ルゲート線とバルク（セルＰウェル）の容量などが含ま
れる。
【０４７０】しかし、コントロールゲート線ＣＧＬ１
２，ＣＧＬ２１，ＣＧＬ２２に寄生する容量の大部分
は、コントロールゲート線とバルク（セルＰウェル）の
容量により占められている。
【０４７１】つまり、コントロールゲート線ＣＧＬ１
２，ＣＧＬ２１，ＣＧＬ２２とバルクのカップリング比
は、大きな値、例えば、０．９となっており、バルクの
電位が上昇すると、コントロールゲート線ＣＧＬ１２，
ＣＧＬ２１，ＣＧＬ２２の電位も上昇する。
【０４７２】よって、選択ブロック内の非選択コントロ
ールゲート線ＣＧＬ１２に接続されるメモリセルと非選
択ブロック内のコントロールゲート線ＣＧＬ２１，ＣＧ
Ｌ２２に接続されるメモリセルでは、ＦＮトンネル現象
の発生を防止できる。以上により、消去動作が完了す
る。
【０４７３】なお、消去動作後には、例えば、選択ブロ
ック内の選択コントロールゲート線ＣＧＬ１１に接続さ
れる全てのメモリセルの閾値電圧が−１［Ｖ］未満にな
ったか否かを検証する消去ベリファイ動作が行われる。
【０４７４】・ 書き込み動作 図５３に示すように、コントロールゲート線ＣＧＬ１に
接続されるメモリセルに対して書き込みを実行する場合
について説明する。なお、これら書き込みを行うメモリ
セルは、全て消去状態にあるものとする。
【０４７５】まず、選択ブロック内のソース側のセレク
トゲート線ＧＳＬが接地電位ＶＳＳとなり、ドレイン側
のセレクトゲート線ＳＳＬが電源電位ＶＣＣとなる。そ
の結果、ソース側のセレクトトランジスタＳＴ２１，Ｓ
Ｔ２２は、カットオフ状態となり、ドレイン側のセレク
トトランジスタＳＴ１１，ＳＴ１２は、オン状態とな
る。
【０４７６】また、“０”書き込みを行うメモリセルＭ
Ｃ１１が接続されるビット線ＢＬの電位をＶＳＳに設定
し、“１”書き込みを行うメモリセル（書き込み禁止セ
ル）ＭＣ１２が接続されるビット線ＢＬの電位をＶＣＣ
に設定する。また、コントロールゲート線ＣＧＬ１，Ｃ
ＧＬ２の電位を接地電位ＶＳＳに設定する。この時、メ
モリセルＭＣ１１，ＭＣ２１のチャネル電位は、接地電
位ＶＳＳとなり、メモリセルＭＣ１２，ＭＣ２２のチャ
ネルは、ＶＣＣ−Ｖｔｈ（Ｖｔｈは、セレクトトランジ
スタＳＴ１２の閾値電圧）に予備充電される。
【０４７７】この後、コントロールゲート線ＣＧＬ１，
ＣＧＬ２の電位が電源電位ＶＣＣ（例えば、３．３Ｖ）
又は読み出し時に非選択コントロールゲート線に与える
電位Ｖｒｅａｄ（例えば、４．５Ｖ）に設定される。さ
らに、選択コントロールゲート線ＣＧＬ１の電位は、Ｖ
ＣＣ又はＶｒｅａｄから、書き込み電位Ｖｐｒｏｇ（例
えば、１８Ｖ）に上昇する。
【０４７８】この時、選択メモリセルＭＣ１１では、チ
ャネル（＝ＶＳＳ）とコントロールゲート線ＣＧＬ１
（＝Ｖｐｒｏｇ）の間に大きな電位差が生じるため、Ｆ
Ｎトンネル現象により、電子がチャネルからフローティ
ングゲートに注入される。これにより、選択メモリセル
ＭＣ１１に対する“０”書き込みが完了する。
【０４７９】また、コントロールゲート線に高電位を与
える前、即ち、チャネル昇圧前の選択メモリセルＭＣ１
２のチャネルの初期電位は、ＶＣＣ−Ｖｔｈに設定さ
れ、かつ、フローティング状態になっている。よって、
この後、選択コントロールゲート線ＣＧＬ１の電位がＶ
ｐｒｏｇ、非選択コントロールゲート線ＣＧＬ２の電位
がＶＣＣ又はＶｒｅａｄになると、選択メモリセルＭＣ
１２のチャネル電位も、容量カップリングにより自動的
に上昇する。
【０４８０】つまり、選択メモリセルＭＣ１２では、チ
ャネル（＝Ｖｃｈ）とコントロールゲート線ＣＧＬ１
（＝Ｖｐｒｏｇ）の間の電位差が小さくなり、ＦＮトン
ネル現象によるフローティングゲートへの電子の注入が
抑えられる。これにより、選択メモリセルＭＣ１２に対
する“１”書き込みが完了する。
【０４８１】ところで、選択メモリセル（書き込み禁止
セル）ＭＣ１２に対して“１”書き込みを実行するに
は、選択メモリセルＭＣ１２のチャネル電位（書き込み
禁止電位）Ｖｃｈを十分に上げ、誤書き込み（“０”書
き込み）が生じないようにする必要がある。
【０４８２】チャネル昇圧後のメモリセルＭＣ１２のチ
ャネル電位Ｖｃｈは、主として、チャネル昇圧前のメモ
リセルＭＣ１２のチャネルの初期電位、メモリセルＭＣ
１２，ＭＣ２２のコントロールゲートとチャネルのカッ
プリング比、及びセルユニット内のメモリセルの数（本
例では、２個）により決定される。
【０４８３】よって、例えば、セルユニット内のメモリ
セルの数を固定した場合、メモリセルＭＣ１２のチャネ
ル電位Ｖｃｈは、メモリセルＭＣ１２のチャネルの初期
電位及びメモリセルＭＣ１２，ＭＣ２２のコントロール
ゲートとチャネルのカップリング比を大きくすることに
より、十分に上げることができる。
【０４８４】メモリセルのコントロールゲートとチャネ
ルのカップリング比Ｂは、以下の式により算出される。 Ｂ ＝ Ｃｏｘ／（Ｃｏｘ＋Ｃｊ） ここで、Ｃｏｘは、メモリセルのコントロールゲートと
チャネルの間のゲート容量の総和であり、Ｃｊは、メモ
リセルのソース領域及びドレイン領域の接合容量の総和
である。
【０４８５】また、メモリセルのチャネル容量は、近似
的には、ＣｏｘとＣｊの合計で表すことができる。つま
り、メモリセルのチャネル容量には、Ｃｏｘ及びＣｊの
他に、コントロールゲートとソース領域のオーバーラッ
プ容量、ビット線とソース領域の間の容量、ビット線と
ドレイン領域の間の容量などが含まれるが、これらの容
量は、ＣｏｘやＣｊに比べて非常に小さいため、無視で
きる。
【０４８６】次に、本発明のバイト型ＥＥＰＲＯＭと従
来のＮＡＮＤ型フラッシュＥＥＰＲＯＭに関して、
“１”書き込みを行うメモリセルのチャネル電位（書き
込み禁止電位）がどの位の値になるかについて具体的に
検討する。
【０４８７】本発明のバイト型ＥＥＰＲＯＭとしては、
例えば、図５０及び図５１に示すように、１つのセルユ
ニット内に２つのメモリセルが配置された構造とする。
【０４８８】この場合、チャネル電位Ｖｃｈは、 Ｖｃｈ ＝ Ｖｉｎｉ＋（Ｖｐｒｏｇ−ＶＣＣ）×Ｂ＋
（Ｖｐａｓｓ−ＶＣＣ）×Ｂ Ｂ ＝ Ｃｏｘ／（２×Ｃｏｘ＋３×Ｃｊ） （注： メモリセルが２のとき、拡散層（ソース／ドレ
イン）は３）となる。
【０４８９】ここで、Ｃｏｘ＝Ｃｊ＝１とすると、カッ
プリング比Ｂは、０．２となる。また、本発明では、Ｖ
ｐａｓｓ＝ＶＣＣである。また、電源電位ＶＣＣを３
［Ｖ］、チャネルの初期電位Ｖｉｎｉを２［Ｖ］、書き
込み電位Ｖｐｒｏｇを１６［Ｖ］とすると、チャネル電
位Ｖｃｈは、 Ｖｃｈ ＝ ２＋（１６−３）×０．２ ＝ ４．６
［Ｖ］ となる。
【０４９０】一方、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
のチャネル電位Ｖｃｈは、 Ｖｃｈ ＝ Ｖｉｎｉ＋（１５／１６）×（Ｖｐａｓｓ
−ＶＣＣ）×Ｂ＋（１／１６）×（Ｖｐｒｏｇ−ＶＣ
Ｃ）×Ｂ Ｂ ＝ １６×Ｃｏｘ／（１６×Ｃｏｘ＋１７×Ｃｊ） （注： メモリセルが１６のとき、拡散層（ソース／ド
レイン）は１７） となる。
【０４９１】ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのセルユニットは、直列接続された１６個のメモリセ
ルからなり、１個のメモリセルにＶｐｒｏｇ、残りの１
５個のメモリセルにＶｐａｓｓが印加されるものとす
る。
【０４９２】また、Ｃｏｘ＝Ｃｊ＝１とすると、カップ
リング比Ｂは、０．４８となる。また、電源電位ＶＣＣ
を３［Ｖ］、チャネルの初期電位Ｖｉｎｉを２［Ｖ］、
書き込み電位Ｖｐｒｏｇを１６［Ｖ］、Ｖｐａｓｓを８
［Ｖ］とすると、チャネル電位Ｖｃｈは、 Ｖｃｈ ＝ ２＋（１５／１６）×（８−３）×０．４
８＋（１／１６）×（１６−３）×０．４８ ＝４．６４［Ｖ］ となる。
【０４９３】このように、本発明のバイト型ＥＥＰＲＯ
Ｍにおいては、例えば、Ｖｐａｓｓを電源電位ＶＣＣ
（又はＶｒｅａｄ）にしても、セルユニット内のメモリ
セルの数を２個とすることにより、ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭと同じ書き込み禁止電位（“１”書き込
みセルのチャネル電位）を得ることができる。
【０４９４】つまり、本発明では、ＶｐａｓｓをＶＣＣ
（又はＶｒｅａｄ）とすることにより、非選択コントロ
ールゲート線に接続される非選択メモリセルのコントロ
ールゲートとチャネルの間の電圧を緩和できるため、非
選択メモリセルにおける誤書き込みなしに、バイト（又
はページ）単位のデータ書き換えを繰り返し行うことが
可能になる。
【０４９５】また、本発明では、ＶｐａｓｓをＶＣＣ
（又はＶｒｅａｄ）にしても、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭと同じ書き込み禁止電位を得ることができる
ため、選択コントロールゲート線に接続される書き込み
禁止セル（“１”書き込みセル）に対する誤書き込みも
防止できる。
【０４９６】・ 読み出し動作 図５４に示すように、ビット線ＢＬをプリチャージ電位
に充電した後、選択ブロック内の選択コントロールゲー
ト線ＣＧＬ１１には、０［Ｖ］を印加し、選択ブロック
内の非選択コントロールゲート線ＣＧＬ１２及びセレク
トゲート線ＳＳＬ１，ＧＳＬ１には、それぞれ電源電位
ＶＣＣ（例えば、３．３Ｖ）又は読み出し電位Ｖｒｅａ
ｄ（例えば、４．５Ｖ）を印加する。また、非選択ブロ
ック内のコントロールゲート線ＣＧＬ２１，ＣＧＬ２２
及びセレクトゲート線ＳＳＬ２，ＧＳＬ２には、０
［Ｖ］を印加する。
【０４９７】この時、選択ブロック内のセレクトトラン
ジスタは、オン状態となり、非選択ブロック内のセレク
トトランジスタは、オフ状態となる。また、選択ブロッ
ク内の非選択メモリセルは、データの値にかかわらず、
オン状態となる（メモリセルの閾値分布は、図６を参
照）。
【０４９８】また、選択ブロック内の選択メモリセルに
ついては、データの値に応じて、オン又はオフ状態とな
る。
【０４９９】図５５に示すように、選択メモリセルに
“１”データが書き込まれている場合、即ち、選択メモ
リセルが消去状態の場合には、選択メモリセルの閾値電
圧が負のディプレッション・モードとなっている。この
ため、この選択メモリセルには、セル電流が流れること
になり、ビット線ＢＬの電位が下がる。
【０５００】逆に、選択メモリセルに“０”データが書
き込まれている場合には、選択メモリセルの閾値電圧が
正のエンハンスメント・モードとなっている。このた
め、この選択メモリセルには、セル電流が流れず、ビッ
ト線ＢＬの電位は、プリチャージ電位に維持される。
【０５０１】このように、データ“０”、“１”の判断
は、ビット線からソース線にセル電流が流れるか否かに
よって行う。ビット線の電位の変化は、センスアンプに
より増幅（検知）される。
【０５０２】なお、データ“０”と“１”の区別は、例
えば、メモリセルのフローティングゲートに負の電荷が
蓄えられているか否かにより行う。即ち、フローティン
グゲートに負の電荷が蓄えられている場合には、そのメ
モリセルの閾値電圧は高くなり、メモリセルは、エンハ
ンスメントタイプになる。一方、フローティングゲート
に負の電荷が蓄えられていない場合には、そのメモリセ
ルの閾値電圧は０［Ｖ］未満になり、メモリセルは、デ
ィプレッションタイプになる。
【０５０３】表６は、上述の消去、書き込み、読み出し
のそれぞれの動作におけるセレクトゲート線ＳＳＬ，Ｇ
ＳＬ、コントロールゲート線（ワード線）ＣＧＬ、ビッ
ト線ＢＬｉ、セルソース線ＳＬ、セルＰウェルの電位を
示している。
【０５０４】
【表６】
【０５０５】消去動作においては、選択ブロック内の選
択コントロールゲート線ＣＧＬは、０［Ｖ］に設定さ
れ、選択ブロック内の非選択コントロールゲート線ＣＧ
Ｌ、非選択ブロック内のコントロールゲート線ＣＧＬ及
び全てのセレクトゲート線ＳＳＬ，ＧＳＬは、フローテ
ィング状態に設定される。
【０５０６】この状態において、セルＰウェルに消去電
位Ｖｅｒａ、例えば、２１［Ｖ］が印加されると、フロ
ーティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳ
Ｌの電位と非選択コントロールゲート線ＣＧＬの電位
は、セルＰウェルとの容量カップリングによって、Ｖｅ
ｒａ×β（βは、カップリング比）まで上昇する。
【０５０７】ここで、βを０．８とすると、フローティ
ング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電
位と非選択コントロールゲート線ＣＧＬの電位は、１
６．８［Ｖ］に上昇する。
【０５０８】消去動作時、ビット線ＢＬｉ及びセルソー
ス線ＳＬに接続されるＮ＋ 拡散層とセルＰウェルとか
らなるｐｎ接合は、順方向にバイアスされる。このた
め、ビット線ＢＬｉ及びセルソース線ＳＬは、Ｖｅｒａ
−Ｖｂに充電される。なお、Ｖｂは、ｐｎ接合のビルト
イン・ポテンシャルである。
【０５０９】書き込み動作においては、“１”データを
書き込む選択メモリセルに接続されるビット線ＢＬｉ、
即ち、消去状態を維持する選択メモリセルに接続される
ビット線ＢＬｉは、電源電位（例えば、３．３［Ｖ］）
ＶＣＣに設定され、“０”データを書き込む選択メモリ
セルに接続されるビット線ＢＬｉは、０［Ｖ］に設定さ
れる。
【０５１０】選択ブロック内のビット線側のセレクトゲ
ート線ＳＳＬは、電源電位ＶＣＣに設定され、セルソー
ス線側のセレクトゲート線ＧＳＬは、０［Ｖ］に設定さ
れ、非選択コントロールゲート線ＣＧＬは、ＶＣＣ又は
Ｖｒｅａｄ（例えば、４．５［Ｖ］）に設定され、選択
コントロールゲート線ＣＧＬは、書き込み電位（例え
ば、１８［Ｖ］）Ｖｐｒｏｇに設定される。
【０５１１】非選択ブロック内のセレクトゲート線ＳＳ
Ｌ，ＧＳＬ、コントロールゲート線ＣＧＬ及びセルＰウ
ェルは、０［Ｖ］に設定される。
【０５１２】セルソース線は、０［Ｖ］に設定される。
但し、選択ブロック内の“１”データを書き込むメモリ
セルのチャネル電位が、コントロールゲート線ＣＧＬと
の容量カップリングにより昇圧され、パンチスルーによ
りセルソース線のリーク電流が問題となる場合には、セ
ルソース線の電位は、電源電位ＶＣＣに設定するのがよ
い。
【０５１３】読み出し動作においては、選択ブロック内
のセレクトゲート線ＳＳＬ，ＧＳＬ及び非選択コントロ
ールゲート線ＣＧＬは、電源電位ＶＣＣ（例えば、３．
３Ｖ）又は読み出し電位Ｖｒｅａｄ（例えば、４．５
Ｖ）に設定され、選択コントロールゲート線ＣＧＬは、
０［Ｖ］に設定される。データ読み出し前にビット線を
プリチャージする方式の場合、ビット線ＢＬｉは、プリ
チャージ電位（例えば、１．２［Ｖ］）ＶＢＬに設定さ
れる。
【０５１４】“１”データが記憶される選択メモリセル
は、オン状態となるため、この選択メモリセルにセル電
流が流れ、ビット線ＢＬｉは、０［Ｖ］に放電される。
一方、“０”データが記憶される選択メモリセルは、オ
フ状態となるため、この選択メモリセルにはセル電流が
流れず、ビット線ＢＬｉは、プリチャージ電位ＶＢＬを
保持する。
【０５１５】図５６は、本発明のバイト型ＥＥＰＲＯＭ
の回路ブロックの主要部を示している。
【０５１６】このＥＥＰＲＯＭは、上述のように、例え
ば、２つのメモリセルを２つのセレクトトランジスタで
挟み込んだ４素子から成るメモリセルユニットをマトリ
ックス状に配置したメモリセルアレイ１１、メモリセル
アレイ１１上においてロウ方向に複数本配置されたコン
トロールゲート線１０ａ及びメモリセルアレイ１１上に
おいてカラム方向に複数本配置されたビット線１０ｂを
有している。
【０５１７】ロウデコーダ１２は、ロウ、即ち、コント
ロールゲート線１０ａの選択を行う。選択されたコント
ロールゲート線１０ａに接続されるメモリセルのデータ
は、カラムごとに設けられたデータラッチ機能を持つセ
ンスアンプから成るセンスアンプ回路１３に入力され
る。カラムデコーダ１４は、カラム、即ち、ビット線Ｂ
Ｌｉの選択を行う。
【０５１８】選択されたカラムのセンスアンプのデータ
は、データ入出力バッファ１８を経由してメモリチップ
の外部に出力される。メモリチップの内部に入力される
データは、データ入出力バッファ１８を経由して選択さ
れたカラムのラッチ機能を持つセンスアンプにラッチさ
れる。
【０５１９】昇圧回路１６は、書き込み動作や消去動作
に必要な高電圧を生成する。制御回路１７は、メモリチ
ップの内部の各回路の動作を制御すると共に、メモリチ
ップの内部と外部のインターフェースをとる役割を果た
す。制御回路１７は、メモリセルに対する消去、書き込
み、読み出しの各動作を制御するシーケンス制御手段
（例えば、プログラマブルロジックアレイ）を含んでい
る。
【０５２０】図５７は、図５６のメモリセルアレイ１１
の構成を示している。
【０５２１】本例では、メモリセルユニットは、直列接
続された２個のメモリセルからなるＮＡＮＤセルとその
両端にそれぞれ１つずつ接続される２個のセレクトトラ
ンジスタとから構成される。メモリセルは、フローティ
ングゲートとコントロールゲートが積み重ねられたいわ
ゆるスタック構造のＭＯＳＦＥＴから構成される。
【０５２２】ロウ方向の複数のメモリセルユニットによ
り１つのブロックが構成され、１本のコントロールゲー
ト線ＣＧＬに接続される複数のメモリセルにより１ペー
ジが構成される。
【０５２３】なお、本発明では、消去、書き込み及び読
み出しは、ページ単位で行える。また、本発明では、後
述する書き換え手法を採用することで、バイト単位での
データ書き換えも可能となっている。
【０５２４】図５８は、図５６のセンスアンプ回路１３
のうち１本のビット線ＢＬｉに接続されるラッチ機能を
持つセンスアンプを示している。
【０５２５】センスアンプは、一方の出力が他方の入力
となる２つのＣＭＯＳインバータＩ１，Ｉ２から成るラ
ッチ回路２１を主体とする。ラッチ回路２１のラッチノ
ードＱは、カラム選択用のＮＭＯＳトランジスタＭ８を
経由してＩ／Ｏ線に接続される。また、ラッチノードＱ
は、センスアンプ遮断用のＮＭＯＳトランジスタＭ４と
ビット線電位クランプ用のＮＭＯＳトランジスタＭ１を
経由してビット線ＢＬｉに接続される。
【０５２６】ＮＭＯＳトランジスタＭ１，Ｍ４の接続ノ
ードがセンスノードＮｓｅｎｓｅとなる。センスノード
Ｎｓｅｎｓｅには、プリチャージ用のＰＭＯＳトランジ
スタＭ２とディスチャージ用のＮＭＯＳトランジスタＭ
３が接続される。プリチャージ用のＰＭＯＳトランジス
タＭ２は、プリチャージ制御信号Ｌｏａｄに基づいて所
定期間にセンスノードＮｓｅｎｓｅの充電を行う。ディ
スチャージ用のＮＭＯＳトランジスタＭ３は、ディスチ
ャージ制御信号ＤＣＢに基づいてセンスノードＮｓｅｎ
ｓｅの電荷を放電する。
【０５２７】ラッチ回路２１のラッチノードＱｂには、
制御信号φＬ１に基づいてラッチノードＱｂを強制的に
接地するためのリセット用ＮＭＯＳトランジスタＭ５が
接続される。ラッチ回路２１のラッチノードＱには、制
御信号φＬ２に基づいてラッチノードＱを強制的に接地
するためのリセット用ＮＭＯＳトランジスタＭ６が接続
される。
【０５２８】リセット用ＮＭＯＳトランジスタＭ５，Ｍ
６の共通ソースは、センスノードＮｓｅｎｓｅの電位に
より制御されるセンス用ＮＭＯＳトランジスタＭ７を経
由して接地点に接続される。センス用ＮＭＯＳトランジ
スタＭ７は、ＮＭＯＳトランジスタＭ５，Ｍ６と共にラ
ッチ回路２１のリセット用としても用いられる。
【０５２９】図５９は、本発明のバイト型ＥＥＰＲＯＭ
のバイト単位の書き換え動作の概略的なシーケンス制御
を示すフローチャートである。
【０５３０】このシーケンス制御は、例えば、図５６の
制御回路１７により行われる。このフローチャートに従
って、簡単にバイト単位の書き換え動作について説明す
ると、以下のようになる。
【０５３１】バイト単位のデータ書き換えモードになる
と、まず、選択されたコントロールゲート線（ワード
線）に接続されるメモリセルの１ページ分のデータがセ
ンスアンプ回路に読み出される（ページ逆読み出し）。
そして、センスアンプ回路には、この１ページ分のデー
タがラッチされる（ステップＳＴ１）。
【０５３２】次に、アドレスで指定されたカラムに対応
するバイトデータがロードされる。このロードされたバ
イトデータは、センスアンプ回路にラッチされている１
ページ分のデータのうちデータ書き換えを行うバイトデ
ータに対して上書きされる（ステップＳＴ２）。
【０５３３】次に、選択されたコントロールゲート線に
接続されるメモリセルの１ページ分のデータが同時に消
去（ページ消去）される（ステップＳＴ３）。消去後に
は、選択されたコントロールゲート線に接続される各メ
モリセルに対して、消去が完全に行われたか、消去が行
われ過ぎていないかを検証する消去ベリファイが行われ
る（ステップＳＴ４，５）。
【０５３４】そして、１ページ分の全てのメモリセルの
閾値が所定範囲内となるまでページ消去及び消去ベリフ
ァイが繰り返し行われ、１ページ分の全てのメモリセル
の閾値が所定範囲内（消去完了）となったときは、次の
動作に移る（ステップＳＴ３〜５）。
【０５３５】なお、ラッチ機能を持つセンスアンプ回路
が１本のビット線に対して１つのみ存在する場合（１ペ
ージ分しかない場合）、消去ベリファイの結果によって
は、センスアンプ回路のデータが破壊される可能性があ
る。よって、このような場合には、消去ベリファイを行
わずに、消去を１回で終了させる。
【０５３６】この後、選択されたコントロールゲート線
に接続されるメモリセルに対して、センスアンプ回路に
ラッチされている１ページ分のデータが同時に書き込ま
れる（ステップＳＴ６）。書き込み後には、選択された
コントロールゲート線に接続される各メモリセルに対し
て、書き込みが完全に行われたか、書き込みが行われ過
ぎていないかを検証する書き込みベリファイが行われる
（ステップＳＴ７，８）。
【０５３７】そして、１ページ分の全てのメモリセルの
閾値が所定範囲内となるまでページ書き込み及び書き込
みベリファイが繰り返し行われ、１ページ分の全てのメ
モリセルの閾値が所定範囲内（書き込み完了）となった
ときは、バイト単位のデータ書き換え動作を終了させ
る。
【０５３８】なお、高い書き込み電位を用い、１回の書
き込みパルスで１回の書き込みを行う場合には、書き込
みベリファイを省略することもできる。
【０５３９】図６０は、図５９の主要ステップにおける
選択メモリセルのデータとセンスアンプ回路のノードＱ
ｂ（図５８）の状態を示している。
【０５４０】同図（ａ）は、選択されたコントロールゲ
ート線（ワード線）に接続されるメモリセルの１ページ
分のデータがセンスアンプ回路に読み出された状態を示
している（ステップＳＴ１に対応）。
【０５４１】メモリセルのデータが“０”（閾値電圧が
正）の場合、ビット線ＢＬｉの電荷は放電されず、プリ
チャージ電位を維持する。よって、図５８のセンスノー
ドＮｓｅｎｓｅは電源電位ＶＣＣとなる。制御信号φＬ
２を電源電位ＶＣＣとすると、ノードＱは接地電位ＶＳ
Ｓ、即ち、“０”となる。
【０５４２】逆に、メモリセルのデータが“１”（閾値
電圧が負）の場合、ビット線ＢＬｉの電荷は放電され
る。よって、図５８のセンスノードＮｓｅｎｓｅは接地
電位ＶＳＳとなる。制御信号φＬ２を電源電位ＶＣＣと
すると、ノードＱは電源電位ＶＣＣ、即ち、“１”とな
る。
【０５４３】同図（ｂ）は、センスアンプ回路にラッチ
された１ページ分のデータのうちアドレスで指定された
バイトデータ（８ビットデータ）に対して、データの上
書きが行われた状態を示している（ステップＳＴ２に対
応）。
【０５４４】同図（ｃ）は、選択されたコントロールゲ
ート線（ワード線）に接続されるメモリセルのデータを
消去（ページ消去）した状態を示している（ステップＳ
Ｔ３に対応）。ページ消去により、選択されたコントロ
ールゲート線に接続されるメモリセルのデータは、全て
“１”となる。
【０５４５】同図（ｄ）は、選択されたコントロールゲ
ート線（ワード線）に接続されるメモリセルに対して、
センスアンプ回路にラッチされた１ページ分のデータを
書き込み（ページ書き込み）した状態を示している（ス
テップＳＴ６に対応）。
【０５４６】このように、メモリセルアレイ１１に対し
ては、動作上は、ページ単位のデータ書き換えとなって
いるが、実際は、バイト単位のデータの書き換えが行わ
れたことになる。
【０５４７】次に、図６１乃至図６３のタイミングチャ
ートを参照しながら、ページ書き込み、書き込みベリフ
ァイのための読み出し動作を、図５８のセンスアンプ回
路の動作を中心にして詳細に説明する。なお、図６１乃
至図６３は、１つのタイミングチャートを複数に分割し
たものである。
【０５４８】チップ外部からチップ内部に書き込みを指
示するコマンドが入力されると、書き込み動作が開始さ
れる。
【０５４９】まず、センスノードＮｓｅｎｓｅをリセッ
トするために、制御信号ＤＣＢを電源電位ＶＣＣにす
る。この時、ＭＯＳトランジスタＭ３がオンして、セン
スノードＮｓｅｎｓｅが接地される（ｔ１）。
【０５５０】また、制御信号ＤＣＢと共に制御信号ＢＬ
ＳＨＦも電源電位ＶＣＣにすると、ＭＯＳトランジスタ
Ｍ１がオンして、ビット線ＢＬｉが接地される。
【０５５１】書き込みデータをセンスアンプ回路にロー
ドする前に、データラッチ制御信号φＬ１を電源電位Ｖ
ＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳ
にする。この時、ＭＯＳトランジスタＭ５，Ｍ７がオン
して、ラッチ回路２１のラッチノードＱｂが強制接地さ
れ、データがリセットされる。即ち、センスアンプ回路
２０の全てのセンスアンプにおいて、ラッチ回路２１の
ラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが
接地電位ＶＳＳになる（ｔ２）。
【０５５２】次に、Ｉ／Ｏ線から書き込みデータがロー
ドされ、センスアンプ回路２０の各ラッチ回路２１にデ
ータがラッチされ、ノードＱ，Ｑｂはロードデータに応
じて“Ｈ”、“Ｌ”に設定される（ｔ３）。
【０５５３】具体的には、“０”書き込みを行なうメモ
リセルに対応するセンスアンプのラッチ回路２１では、
ラッチノードＱに“Ｌ”（＝ＶＳＳ）が与えられ、
“１”書き込み（書き込み禁止）のメモリセルに対応す
るセンスアンプのラッチ回路２１では、ラッチノードＱ
に“Ｈ”（＝ＶＣＣ）が与えられる。
【０５５４】次に、制御信号ＢＬＳＨＦ，ＳＢＬが
“Ｈ”になって、センスアンプ回路２０の各ラッチ回路
２１にラッチされたデータに基づき、各ビット線の充電
が開始される（ｔ４）。
【０５５５】即ち、“０”書き込みを行なうメモリセル
に接続されるビット線ＢＬｉは接地電位ＶＳＳに設定さ
れ、“１”書き込み（書き込み禁止）のメモリセルに接
続されるビット線は電源電位ＶＣＣに充電される。選択
されたコントロールゲート線（ワード線）は、書き込み
電圧Ｖｐｒｏｇ（２０［Ｖ］程度）に設定される。この
時、非選択のコントロールゲート線（ワード線）は、Ｖ
ｐａｓｓ（例えば、８［Ｖ］）ではなく、電源電位ＶＣ
Ｃ（例えば、３．３［Ｖ］）又は読み出し時に非選択の
メモリセルに与える読み出し電位Ｖｒｅａｄ（例えば、
４．５［Ｖ］）に設定される。
【０５５６】この動作によって、１ページ分のメモリセ
ルへの書き込みが行われる。
【０５５７】データ書き込みが終了した後、データ書き
込みがきちんと完了しているか否かを検証する書き込み
ベリファイが開始される。
【０５５８】まず、書き込みベリファイのための読み出
しが行われる。このベリファイ読み出し動作は通常の読
み出し動作と同じである。
【０５５９】制御信号ＤＣＢを電源電位ＶＣＣに設定す
ると、ＭＯＳトランジスタＭ３がオンして、センスノー
ドＮｓｅｎｓｅが強制的に接地される（ｔ５）。
【０５６０】続いて、選択されたコントロールゲート線
ＣＧＬには、参照電位Ｖｒｅｆ（０．５［Ｖ］程度）が
与えられ、非選択のコントロールゲート線ＣＧＬには、
メモリセルに記憶されるデータにかかわらずメモリセル
をオン状態にするための読み出し電位Ｖｒｅａｄ（例え
ば、４．５［Ｖ］）が与えられる。また、セレクトゲー
ト線ＳＳＬ，ＧＳＬには電源電位ＶＣＣが与えられる。
これにより、ベリファイ読み出しが行われる（ｔ６）。
【０５６１】読み出しに際しては、ビット線プリチャー
ジ型のセンス方式、電流検知型のセンス方式などを用い
ることができる。ビット線プリチャージ型のセンス方式
では、ビット線ＢＬｉをプリチャージし、フローティン
グ状態にした後、メモリセルのデータに応じてビット線
の電位を維持又は低下させる。電流検知型のセンス方式
については、以下に詳述する。
【０５６２】時刻ｔ６において、制御信号ＢＬＳＨＦを
昇圧電位ＶＣＣ＋αから電位ＶＣＣ−αにクランプし、
ＭＯＳトランジスタＭ１に流れるメモリセル電流とセン
スノードＮｓｅｎｓｅを充電するＭＯＳトランジスタＭ
２の電流とのバランスにより読み出しを行なう。そし
て、ビット線ＢＬｉの電位が、例えば、０．９［Ｖ］ま
で上昇すると、ＭＯＳトランジスタＭ１がカットオフ状
態となり、センスノードＮｓｅｎｓｅが電源電位ＶＣＣ
となる。
【０５６３】センスノードＮｓｅｎｓｅが“Ｈ”（＝Ｖ
ＣＣ）になった後、ラッチ制御信号φＬ１を電源電位Ｖ
ＣＣとし、ＭＯＳトランジスタＭ５をオンさせる（ｔ
７）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場
合（閾値がベリファイ電位Ｖｒｅｆよりも高いメモリセ
ルに接続されるセンスアンプの場合）、ＭＯＳトランジ
スタＭ７がオンして、ラッチノードＱｂは接地電位ＶＳ
Ｓ、ラッチノードＱは電源電位ＶＣＣになる。
【０５６４】ラッチノードＱに接地電位ＶＳＳがロード
され、正常に書き込みが行われると、ラッチ回路２１の
ラッチデータが反転する。メモリセルに対する書き込み
が不十分な場合、ベリファイ読み出しにおいて、センス
ノードＮｓｅｎｓｅは、“Ｌ”（＝ＶＳＳ）のままであ
るため、ラッチ回路２１のデータ反転は起こらず、ラッ
チノードＱはＶＳＳを保つ。書き込み禁止のメモリセル
に繋がるセンスアンプでは、ラッチノードＱは、電源電
位ＶＣＣであるのでデータの反転はない。
【０５６５】書き込み不十分なメモリセルが存在すると
き、即ち、ラッチ回路２１のデータ反転が生じないセン
スアンプがあるとき、書き込みとベリファイ読み出しが
繰り返し行われる。そして、１ページ分の全てのセンス
アンプのラッチノードＱの電位が電源電位ＶＣＣになる
と、書き込みが終了する。
【０５６６】次に、図６３のタイミングチャートを参照
しながら、バイト単位のデータ書き換え動作について、
図５８のセンスアンプ回路の動作を中心に詳細に説明す
る。
【０５６７】チップ外部からチップ内部にバイト書き換
えを指示するコマンドが入力されると、バイト書き換え
動作が開始する。
【０５６８】まず、選択されたコントロールゲート線
（ワード線）に接続される１ページ分のメモリセルに対
して、既に書き込まれているデータの逆読み出し動作が
開始される。
【０５６９】逆読み出し動作は、読み出し動作と同様で
ある。
【０５７０】まず、データラッチ制御信号φＬ１を電源
電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位
ＶＳＳに設定する。この時、ＭＯＳトランジスタＭ５，
Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが
強制接地され、データがリセットされる。即ち、センス
アンプ回路の全てのラッチ回路２１のラッチノードＱが
電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳに
なる（ｔ１）。
【０５７１】次に、制御信号ＤＣＢを電源電位ＶＣＣに
設定する。この時、ＭＯＳトランジスタＭ３がオンにな
り、センスノードＮｓｅｎｓｅが強制的に接地される
（ｔ２）。続いて、選択されたコントロールゲート線Ｃ
ＧＬにＶＳＳ（＝０Ｖ）を与え、セレクトゲート線ＳＳ
Ｌ，ＧＳＬに電源電位ＶＣＣを与えると、読み出しが行
われる（ｔ３）。
【０５７２】センスノードＮｓｅｎｓｅが“Ｈ”（＝Ｖ
ＣＣ）になった後、ラッチ制御信号φＬ２が電源電位Ｖ
ＣＣとなり、ＭＯＳトランジスタＭ６がオンする（ｔ
４）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場
合（即ち、データ“０”が書き込まれ、閾値電圧がＶＳ
Ｓよりも高いメモリセルに接続されるセンスアンプの場
合）、ＭＯＳトランジスタＭ７がオンして、ラッチノー
ドＱは接地電位ＶＳＳ、ラッチノードＱｂは電源電位Ｖ
ＣＣになる。
【０５７３】次に、制御信号ＤＣＢを電源電位ＶＣＣに
設定し、制御信号ＢＬＳＨＦを電源電位ＶＣＣ又は電位
ＶＣＣ＋αに設定して、ビット線ＢＬｉ及びセンスノー
ドＮｓｅｎｓｅをリセットする（ｔ５）。
【０５７４】この後、カラムアドレスで指定されたセン
スアンプ回路２０のラッチ回路２１にバイトデータがロ
ードされ、ノードＱ，Ｑｂはバイトデータに応じて
“Ｈ”，“Ｌ”に設定される（ｔ６）。
【０５７５】ラッチ回路２１に書き込まれたページデー
タのうち所定のデータに対して、チップ外部から入力さ
れたバイトデータが上書きされる。
【０５７６】この後、選択されたコントロールゲート線
に接続されるメモリセルに対してページ消去動作を行な
う。
【０５７７】選択ブロックのコントロールゲート線は接
地電位ＶＳＳに設定し、非選択ブロックのコントロール
ゲート線及び全てのセレクトゲート線はフローティング
状態に設定する。セルＰウェルに消去電圧Ｖｅｒａが印
加されると、フローティング状態のセレクトゲート線と
非選択ブロックのコントロールゲート線は、セルＰウェ
ルとの容量カップリングにより、Ｖｅｒａ×β（βはカ
ップリング比）に昇圧される。
【０５７８】また、ビット線ＢＬｉ及びセルソース線Ｓ
Ｌは、セルＰウェル内のＮ＋ 層に接続される。このＮ
＋ 層とセルＰウェルとのｐｎ接合が順バイアスされる
と、ビット線ＢＬｉ及びセルソース線ＳＬは、それぞれ
Ｖｅｒａ−Ｖｂに充電される（ｔ７）。但し、Ｖｂは、
ｐｎ接合のビルトイン・ポテンシャルである。
【０５７９】この後、消去ベリファイを行ない、選択さ
れたページのメモリセルが全て消去状態、即ち、メモリ
セルの閾値電圧が負になったことを確認する。ラッチ回
路２１に蓄えられたデータに基づき、選択されたページ
のメモリセルに対して、書き込み動作及び書き込みベリ
ファイ動作を行なう。
【０５８０】なお、図６３では、消去ベリファイ以降の
動作は、省略している。
【０５８１】図６４は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭのメモリセルアレイの一部を本発明のバイト型ＥＥ
ＰＲＯＭのメモリセルアレイにした例である。
【０５８２】本発明のバイト型ＥＥＰＲＯＭのメモリセ
ルアレイは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモ
リセルアレイにおいて２つのセレクトトランジスタの間
のメモリセルを２つにしたものと考えることができる。
よって、本例のようなＥＥＰＲＯＭが容易に実現できる
ことになる。
【０５８３】本例のＥＥＰＲＯＭは、１本のビット線Ｂ
Ｌｉに異なる構成の２種類のメモリセルユニットが接続
される。即ち、第一のメモリセルユニットは、２つのセ
レクトトランジスタの間に複数個（例えば、８，１６，
３２個など）のメモリセルが接続され、第二のメモリセ
ルユニットは、２つのセレクトトランジスタの間に２個
のメモリセルが接続される。
【０５８４】コントロールゲート線（ワード線）の選択
に当たっては、第一のメモリセルユニットの領域と第二
のメモリセルユニットの領域で、別々に駆動回路を設け
るようにしてもよいし、共通化できるならば、両領域の
駆動回路を一つにまとめるようにしてもよい。
【０５８５】このような構成により、メモリセルアレイ
の一部について、バイト単位のデータ書き換えが可能と
なる。
【０５８６】なお、図６４のＮＡＮＤ型フラッシュＥＰ
ＲＯＭのメモリセルアレイに代えて、ＡＮＤ型フラッシ
ュＥＥＰＲＯＭ、ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭ
などのメモリセルアレイを採用することもできる。
【０５８７】
【発明の効果】以上、説明したように、本発明のバイト
型ＥＥＰＲＯＭによれば、（１）メモリセルユニットが
二つのセレクトトランジスタに挟まれた一つのスタック
型メモリセルから構成されるため、フラッシュＥＥＰＲ
ＯＭと同一のプロセスで形成できると共に、フラッシュ
ＥＥＰＲＯＭと同一の書き換え方法を採用でき、さら
に、バイト単位のデータ書き換えも可能にすることがで
きる。
【０５８８】また、（２）書き込み時に非選択メモリセ
ルのコントロールゲートに、Ｖｐａｓｓではなく、ＶＣ
Ｃ又はＶｒｅａｄを与え、さらに、メモリセルユニット
を二つのセレクトトランジスタに挟まれた複数（例え
ば、二つ）のスタック型メモリセルから構成すれば、上
記効果の他、さらに、メモリセル１個当たりのサイズ縮
小を図ることができる。
【０５８９】なお、通常のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭと本発明のバイト型ＥＥＰＲＯＭの効果を比較し
たものを表７に示す。
【０５９０】
【表７】
【０５９１】さらに、本発明のバイト型ＥＥＰＲＯＭに
よれば、（３）メモリセルアレイを行列状に配置される
複数のブロックから構成し、ブロック単位で、読み出
し、消去、書き込みなどの動作を行えるようにしたた
め、バイト単位のデータ書き換えにおいても、実質的な
データ書き換え特性を劣化させることがない。
【図面の簡単な説明】
【図１】本発明のバイト型ＥＥＰＲＯＭのメモリセルユ
ニットを示す図。
【図２】図１の等価回路を示す図。
【図３】本発明のバイト型ＥＥＰＲＯＭのメモリセルア
レイを示す図。
【図４】メモリセルのデータに応じたゲート電圧とセル
電流の関係を示す図。
【図５】データ読み出し時にメモリセルユニットに与え
る電位を示す図。
【図６】メモリセルのデータに応じた閾値分布の一例を
示す図。
【図７】メモリセルのデータに応じた閾値分布の他の例
を示す図。
【図８】本発明のバイト型ＥＥＰＲＯＭの主要部を示す
ブロック図。
【図９】図８のセンスアンプ回路の構成の一例を示す
図。
【図１０】本発明のバイト単位の書き換え動作を示すフ
ローチャート。
【図１１】図１０のシーケンスのメモリセルデータの逆
読み出し時の様子を示す図。
【図１２】図１０のシーケンスのバイトデータの上書き
時の状態を示す図。
【図１３】図１０のシーケンスのページ消去時の様子を
示す図。
【図１４】図１０のシーケンスのページ書き込み時の様
子を示す図。
【図１５】本発明のページ単位のデータ書き換え動作を
示す波形図。
【図１６】本発明のページ単位のデータ書き換え動作を
示す波形図。
【図１７】本発明のバイト単位のデータ書き換え動作を
示す波形図。
【図１８】本発明のバイト型ＥＥＰＲＯＭのメモリセル
アレイの変形例を示す図。
【図１９】本発明のバイト型ＥＥＰＲＯＭのメモリセル
アレイの変形例を示す図。
【図２０】スタックゲート型メモリセルの書き込み動作
時の様子を示す図。
【図２１】スタックゲート型メモリセルの消去動作時の
様子を示す図。
【図２２】本発明のバイト型ＥＥＰＲＯＭのメモリセル
アレイの変形例を示す図。
【図２３】本発明のバイト型ＥＥＰＲＯＭの一例を示す
図。
【図２４】図２３のメモリセルアレイを示す図。
【図２５】本発明のバイト型ＥＥＰＲＯＭの他の例を示
す図。
【図２６】図２５のメモリセルアレイを示す図。
【図２７】本発明のバイト単位のデータ書き換え動作を
示す図。
【図２８】図２３のＥＥＰＲＯＭの変形例を示す図。
【図２９】図２８のプリデコーダの一例を示す図。
【図３０】図２８のロウデコーダ及びドライバの一例を
示す図。
【図３１】図２８のメモリセルアレイの１ロウを示す
図。
【図３２】本発明のバイト単位のデータ書き換え動作を
示す図。
【図３３】本発明のバイト単位のデータ書き換え動作を
示す図。
【図３４】メモリセルアレイ領域におけるウェルの配置
の一例を示す図。
【図３５】図３１のメモリセルアレイの変形例を示す
図。
【図３６】図２８のＥＥＰＲＯＭの変形例を示す図。
【図３７】図３６のメモリセルアレイの互いに隣接する
２ロウを示す図。
【図３８】差動型センスアンプを用いたシステムの例を
示す図。
【図３９】複数のビット線に１つのセンスアンプを設け
たシステムの例を示す図。
【図４０】図２８のＥＥＰＲＯＭの変形例を示す図。
【図４１】図４０のプリデコーダの一例を示す図。
【図４２】図４０のロウデコーダ及びドライバの一例を
示す図。
【図４３】図４０のメモリセルアレイの互いに隣接する
２ロウを示す図。
【図４４】サブデコーダの配置例を示す図。
【図４５】本発明が適用されるＥＥＰＲＯＭの一例を示
す図。
【図４６】本発明が適用されるＥＥＰＲＯＭの一例を示
す図。
【図４７】本発明が適用されるＥＥＰＲＯＭの一例を示
す図。
【図４８】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み時のディ
スターブについて示す図。
【図４９】ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動
作を示す波形図。
【図５０】本発明のバイト型ＥＥＰＲＯＭのメモリセル
ユニットを示す図。
【図５１】図５０の等価回路を示す図。
【図５２】消去動作時にメモリセルユニットに与える電
位について示す図。
【図５３】書き込み動作時にメモリセルユニットに与え
る電位について示す図。
【図５４】読み出し動作時にメモリセルユニットに与え
る電位について示す図。
【図５５】メモリセルのデータに応じたゲート電圧とセ
ル電流の関係を示す図。
【図５６】本発明のバイト型ＥＥＰＲＯＭの主要部を示
すブロック図。
【図５７】図５６のメモリセルアレイの回路構成を示す
図。
【図５８】図５６のセンスアンプ回路の構成の一例を示
す図。
【図５９】本発明のバイト単位の書き換え動作を示すフ
ローチャート。
【図６０】バイト書き換え時のセンスアンプのノードＱ
ｂの様子を示す図。
【図６１】本発明のページ単位のデータ書き換え動作を
示す波形図。
【図６２】本発明のページ単位のデータ書き換え動作を
示す波形図。
【図６３】本発明のバイト単位のデータ書き換え動作を
示す波形図。
【図６４】本発明のバイト型ＥＥＰＲＯＭのメモリセル
アレイの変形例を示す図。
【図６５】従来のバイト型ＥＥＰＲＯＭのメモリセルを
示す図。
【図６６】図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面
図。
【図６７】ＦＮトンネル電流の機構を示すエネルギーバ
ンド図。
【図６８】従来のバイト型ＥＥＰＲＯＭのメモリセルを
示す図。
【図６９】従来のバイト型ＥＥＰＲＯＭのメモリセルの
基本構造を示す図。
【図７０】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのＮＡＮ
Ｄユニットを示す図。
【図７１】図７０の等価回路を示す図。
【図７２】ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセ
ルを示す図。
【符号の説明】
１１ ：メモリセルアレイ、 １１−０ ：３トラセル部、 １１−１ ：ＮＡＮＤセル部、 １２，１２ｂ ：ロウデコーダ、 １２ａ ：プリデコーダ、 １２ｃ ：コントロールゲート
・セレクトゲートドライバ、 １３ ：センスアンプ回路 １４ ：カラムデコーダ、 １５ ：カラムゲート（スイ
ッチ）、 １６ ：昇圧回路、 １７ ：制御回路、 １８ ：データ入出力バッフ
ァ、 ２０ ：センスアンプ、 ２１ ：ラッチ回路、 ２５ ：コマンドレジスタ、 ２６ ：コマンドデコーダ、 ２７ ：信号生成回路、 ２８ ：サブコントロールゲ
ートドライバ、 ２９ ：サブデコーダ、 ３０−１，…３０−３，３２ ：ＮＡＮＤ回路、 ３１−１，…３１−３，３３ ：インバータ、 ３４ ：昇圧回路、 ３５−１，…３５−３，３６−０，…３６−３，４０−
０，…４０−３ ：ＮチャネルＭＯＳトランジスタ、 ３７ ：メインコントロール
ゲートドライバ、 ３８ ：セレクトゲートドラ
イバ、 ３９ ：デコード回路、 ４１ ：半導体チップ、 ４２ａ，４２ｂ ：メモリ回路、 Ｍ１〜Ｍ８ ：ＭＩＳＦＥＴ、 Ｉ１，Ｉ２ ：インバータ、 ＭＣ ：メモリセル、 ＳＴ１，ＳＴ２ ：セレクトトランジス
タ、 ＢＣ ：ビット線コンタクト
部、 ＳＬ ：ソース線、 ＣＧＬ ：コントロールゲート
線（ワード線）、 ＳＳＬ，ＧＳＬ ：セレクトゲート線、 ＢＬｉ ：ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5B025 AA02 AB01 AC01 AC03 AD04 AD06 AD08 5F001 AA25 AB08 AC02 AC06 AD12 AD41 AD51 AD53 AE02 AE03 AE08 AE30 AH07 5F083 EP02 EP23 EP33 EP34 EP76 EP78 EP79 ER02 ER03 ER09 ER14 ER15 ER21 ER22 ER30 GA30 JA35 JA53 LA03 LA04 LA05 LA10

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 １個のメモリセルとこれを挟み込む２個
    のセレクトトランジスタとから構成されるメモリセルユ
    ニットを有するメモリセルアレイと、 前記２個のセレクトトランジスタの一方に接続されるビ
    ット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路とを具備し、 前記メモリセルは、フローティングゲートとコントロー
    ルゲートを有するスタックゲート構造を有することを特
    徴とする不揮発性半導体メモリ。
  2. 【請求項２】 １個のメモリセルとこれを挟み込む２個
    のセレクトトランジスタとから構成される第１メモリセ
    ルユニット及び複数個のメモリセルから構成される第２
    メモリセルユニットを有するメモリセルアレイと、 前記第１及び第２メモリセルユニットに共通に接続され
    るビット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路とを具備し、 前記第１及び第２メモリセルユニット内のメモリセル
    は、それぞれフローティングゲートとコントロールゲー
    トを有するスタックゲート構造を有することを特徴とす
    る不揮発性半導体メモリ。
  3. 【請求項３】 請求項２記載の不揮発性半導体メモリに
    おいて、 前記第２メモリセルユニットは、前記複数個のメモリセ
    ルが直列接続されたＮＡＮＤユニット、又は、前記複数
    個のメモリセルが並列接続されたＡＮＤユニット若しく
    はＤＩＮＯＲユニットであることを特徴とする不揮発性
    半導体メモリ。
  4. 【請求項４】 請求項１又は２記載の不揮発性半導体メ
    モリにおいて、 前記２個のセレクトトランジスタは、前記メモリセルと
    同一の構造を有していることを特徴とする不揮発性半導
    体メモリ。
  5. 【請求項５】 請求項１又は２記載の不揮発性半導体メ
    モリにおいて、 選択されたコントロールゲート線に接続される１ページ
    分のメモリセルのうち任意のメモリセルに対してデータ
    書き換えを行う場合に、 前記１ページ分のメモリセルのデータを前記センスアン
    プ回路に読み出し、前記センスアンプ回路において前記
    １ページ分のデータのうち書き換えを行うデータに対し
    てデータの上書きを行い、前記選択されたコントロール
    ゲート線に接続される１ページ分のメモリセルのデータ
    を消去し、前記センスアンプ回路のデータを前記選択さ
    れたコントロールゲート線に接続される１ページ分のメ
    モリセルに書き込む手段を具備することを特徴とする不
    揮発性半導体メモリ。
  6. 【請求項６】 請求項５記載の不揮発性半導体メモリに
    おいて、 前記書き換えを行うデータは、前記１ページ分の全デー
    タ又はバイト単位のデータであり、ページ単位の書き換
    えを行うか又はバイト単位の書き換えを行うかは、コマ
    ンドにより決定されることを特徴とする不揮発性半導体
    メモリ。
  7. 【請求項７】 電気的に書き換え可能なメモリセルから
    構成されるメモリセルユニットを有するメモリセルアレ
    イと、 前記メモリセルユニットに接続されるビット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路と、 選択されたコントロールゲート線に接続される１ページ
    分のメモリセルのうち任意のメモリセルに対してデータ
    書き換えを行う場合に、前記１ページ分のメモリセルの
    データを前記センスアンプ回路に読み出し、前記センス
    アンプ回路において前記１ページ分のデータのうち書き
    換えを行うデータに対してデータの上書きを行い、前記
    選択されたコントロールゲート線に接続される１ページ
    分のメモリセルのデータを消去し、前記センスアンプ回
    路のデータを前記選択されたコントロールゲート線に接
    続される１ページ分のメモリセルに書き込む手段とを具
    備することを特徴とする不揮発性半導体メモリ。
  8. 【請求項８】 請求項７記載の不揮発性半導体メモリに
    おいて、 前記メモリセルユニットは、１個のメモリセルとこれを
    挟み込む２個のセレクトトランジスタから構成されるメ
    モリセルユニット、複数個のメモリセルが直列接続され
    たＮＡＮＤユニット、又は、複数個のメモリセルが並列
    接続されたＡＮＤユニット若しくはＤＩＮＯＲユニット
    であることを特徴とする不揮発性半導体メモリ。
  9. 【請求項９】 請求項７記載の不揮発性半導体メモリに
    おいて、 前記書き換えを行うデータは、前記１ページ分の全デー
    タ又はバイト単位のデータであり、ページ単位の書き換
    えを行うか又はバイト単位の書き換えを行うかは、コマ
    ンドにより決定されることを特徴とする不揮発性半導体
    メモリ。
  10. 【請求項１０】 ＦＮトンネル電流によりデータの書き
    込みを行うメモリセルを有するメモリセルアレイと、 前記メモリセルに接続されるビット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路と、 選択されたコントロールゲート線に接続される１ページ
    分のメモリセルに対して同時にデータ書き込みを行う場
    合に、前記１ページ分のメモリセルが形成されるウェル
    を第１電位、前記１ページ分のメモリセルのコントロー
    ルゲートに第２電位、前記１ページ分のメモリセルのう
    ち書き込みを実行するメモリセルに接続されるビット線
    に前記第１電位、前記１ページ分のメモリセルのうち書
    き込みを実行しないメモリセルに接続されるビット線に
    前記第１及び第２電位の中間電位を印加する手段とを具
    備することを特徴とする不揮発性半導体メモリ。
  11. 【請求項１１】 マトリックス状に配置された複数のメ
    モリセルユニットから構成されるメモリセルアレイと、 前記メモリセルアレイ上でロウ方向に延びるメインコン
    トロールゲート線と、 前記メインコントロールゲート線の一端に配置されるメ
    インコントロールゲートドライバと、 前記ロウ方向に配置されるメモリセルユニット内の１ペ
    ージ分のメモリセルのうち複数のメモリセルに接続され
    るサブコントロールゲート線と、 前記メインコントロールゲート線と前記サブコントロー
    ルゲート線の間に配置されるサブコントロールゲートド
    ライバとを具備することを特徴とする不揮発性半導体メ
    モリ。
  12. 【請求項１２】 前記複数のメモリセルユニットの各々
    は、１個のメモリセルとこのメモリセルの両端に１つず
    つ接続される２個のセレクトトランジスタとから構成さ
    れることを特徴とする請求項１１記載の不揮発性半導体
    メモリ。
  13. 【請求項１３】 請求項１２記載の不揮発性半導体メモ
    リにおいて、 前記ロウ方向に配置されるメモリセルユニット内の２個
    のセレクトトランジスタのゲートに接続される２本のセ
    レクトゲート線と、 前記２本のセレクトゲート線の一端で、前記コントロー
    ルゲートドライバに近接して配置されるセレクトゲート
    ドライバとを具備することを特徴とする不揮発性半導体
    メモリ。
  14. 【請求項１４】 請求項１１記載の不揮発性半導体メモ
    リにおいて、 アドレス信号をデコードし、制御信号を出力するサブデ
    コーダを具備し、前記サブコントロールゲートドライバ
    は、前記メインコントロールゲート線と前記サブコント
    ロールゲート線の間に接続され、ゲートに前記制御信号
    が入力されるＭＯＳトランジスタから構成されることを
    特徴とする不揮発性半導体メモリ。
  15. 【請求項１５】 請求項１１記載の不揮発性半導体メモ
    リにおいて、 アドレス信号をデコードし、前記サブコントロールゲー
    ト線に所定の電位を与えるサブデコーダを具備し、前記
    サブコントロールゲートドライバは、前記サブコントロ
    ールゲート線と前記サブデコーダの間に接続され、ゲー
    トに前記メインコントロールゲート線の電位が入力され
    るＭＯＳトランジスタから構成されることを特徴とする
    不揮発性半導体メモリ。
  16. 【請求項１６】 請求項１１記載の不揮発性半導体メモ
    リにおいて、 前記ロウ方向に配置されるメモリセルユニット内の１ペ
    ージ分のメモリセルのうち任意のメモリセルに対してデ
    ータ書き換えを行う場合に、 前記サブコントロールゲート線に接続される複数のメモ
    リセルのデータをラッチ機能を持つセンスアンプ回路に
    読み出し、前記センスアンプ回路において前記複数のメ
    モリセルのデータのうち書き換えを行うデータに対して
    データの上書きを行い、前記サブコントロールゲート線
    に接続される複数のメモリセルのデータを消去し、前記
    センスアンプ回路のデータを前記サブコントロールゲー
    ト線に接続される複数のメモリセルに書き込む手段を具
    備することを特徴とする不揮発性半導体メモリ。
  17. 【請求項１７】 請求項１１記載の不揮発性半導体メモ
    リにおいて、 前記ロウ方向に配置されるメモリセルユニット内の１ペ
    ージ分のメモリセルのうち任意のメモリセルに対してデ
    ータ書き換えを行う場合に、 前記メインコントロールゲート線に接続される１ページ
    分のメモリセルのデータをラッチ機能を持つセンスアン
    プ回路に読み出し、前記センスアンプ回路において前記
    サブコントロールゲート線に接続される複数のメモリセ
    ルのデータうち書き換えを行うデータに対してデータの
    上書きを行い、前記サブコントロールゲート線に接続さ
    れる複数のメモリセルのデータを消去し、前記センスア
    ンプ回路のデータのうち前記サブコントロールゲート線
    に接続される複数のメモリセルに対応するデータを前記
    サブコントロールゲート線に接続される複数のメモリセ
    ルに書き込む手段を具備することを特徴とする不揮発性
    半導体メモリ。
  18. 【請求項１８】 前記サブコントロールゲート線には、
    ｎ（ｎは自然数）バイトのメモリセルが接続され、前記
    書き換えを行うデータは、バイト単位のデータであるこ
    とを特徴とする請求項１６又は１７記載の不揮発性半導
    体メモリ。
  19. 【請求項１９】 前記サブコントロールゲート線に接続
    される複数のメモリセルをブロックと定義した場合に、
    前記メインコントロールゲート線に複数のブロックを接
    続し、データの読み出し、消去又は書き込み動作を、ｎ
    （ｎは自然数）ブロックごとに行うことを特徴とする請
    求項１１記載の不揮発性半導体メモリ。
  20. 【請求項２０】 マトリックス状に配置された複数のメ
    モリセルユニットから構成されるメモリセルアレイと、
    前記メモリセルアレイ上でロウ方向に延びる第１及び第
    ２メインコントロールゲート線と、前記第１メインコン
    トロールゲート線の一端に接続される第１メインコント
    ロールゲートドライバと、前記ロウ方向に配置される第
    １メモリセルユニット内の１ページ分のメモリセルのう
    ち複数のメモリセルに接続される第１サブコントロール
    ゲート線と、前記第１メインコントロールゲート線と前
    記第１サブコントロールゲート線の間に配置される第１
    サブコントロールゲートドライバと、前記第１メモリセ
    ルユニット内のセレクトトランジスタに接続される第１
    セレクトゲート線と、前記第１セレクトゲート線の一端
    に接続される第１セレクトゲートドライバと、前記第２
    メインコントロールゲート線の一端に接続される第２メ
    インコントロールゲートドライバと、前記ロウ方向に配
    置される第２メモリセルユニット内の１ページ分のメモ
    リセルのうち複数のメモリセルに接続される第２サブコ
    ントロールゲート線と、前記第２メインコントロールゲ
    ート線と前記第２サブコントロールゲート線の間に配置
    される第２サブコントロールゲートドライバと、前記第
    ２メモリセルユニット内のセレクトトランジスタに接続
    される第２セレクトゲート線と、前記第２セレクトゲー
    ト線の一端に接続される第２セレクトゲートドライバと
    を具備し、前記第１メインコントロールゲートドライバ
    と前記第１セレクトゲートドライバは、前記メモリセル
    アレイの前記ロウ方向の一端に配置され、前記第２メイ
    ンコントロールゲートドライバと前記第２セレクトゲー
    トドライバは、前記メモリセルアレイの前記ロウ方向の
    他端に配置されることを特徴とする不揮発性半導体メモ
    リ。
  21. 【請求項２１】 マトリックス状に配置された複数のメ
    モリセルユニットから構成されるメモリセルアレイと、
    前記メモリセルアレイ上でロウ方向に延びる第１及び第
    ２メインコントロールゲート線と、前記ロウ方向に配置
    される第１メモリセルユニット内の１ページ分のメモリ
    セルのうち複数のメモリセルに接続される第１サブコン
    トロールゲート線と、前記第１メインコントロールゲー
    ト線と前記第１サブコントロールゲート線の間に配置さ
    れる第１サブコントロールゲートドライバと、前記第１
    メモリセルユニット内のセレクトトランジスタに接続さ
    れる第１セレクトゲート線と、前記第１セレクトゲート
    線の一端に接続される第１セレクトゲートドライバと、
    前記第１及び第２メインコントロールゲート線の一端に
    接続されるメインコントロールゲートドライバと、前記
    ロウ方向に配置される第２メモリセルユニット内の１ペ
    ージ分のメモリセルのうち複数のメモリセルに接続され
    る第２サブコントロールゲート線と、前記第２メインコ
    ントロールゲート線と前記第２サブコントロールゲート
    線の間に配置される第２サブコントロールゲートドライ
    バと、前記第２メモリセルユニット内のセレクトトラン
    ジスタに接続される第２セレクトゲート線と、前記第２
    セレクトゲート線の一端に接続される第２セレクトゲー
    トドライバとを具備し、前記メインコントロールゲート
    ドライバと前記第１及び第２セレクトゲートドライバ
    は、共に、前記メモリセルアレイの前記ロウ方向の一端
    に配置されることを特徴とする不揮発性半導体メモリ。
  22. 【請求項２２】 前記第１メモリセルユニットと前記第
    ２メモリセルユニットは、カラム方向において互いに隣
    接していることを特徴とする請求項１９又は２１記載の
    不揮発性半導体メモリ。
  23. 【請求項２３】 １個のメモリセルとこれを挟み込む２
    個のセレクトトランジスタとから構成される第１及び第
    ２メモリセルユニットを有するメモリセルアレイと、 前記第１メモリセルユニット内の２個のセレクトトラン
    ジスタの一方に接続される第１ビット線と、 前記第２メモリセルユニット内の２個のセレクトトラン
    ジスタの一方に接続される第２ビット線と、 前記第１及び第２ビット線に接続されるラッチ機能を持
    つセンスアンプ回路とを具備することを特徴とする不揮
    発性半導体メモリ。
  24. 【請求項２４】 複数個のメモリセルとこれを挟み込む
    ２個のセレクトトランジスタとから構成されるメモリセ
    ルユニットを有するメモリセルアレイと、 前記２個のセレクトトランジスタの一方に接続されるビ
    ット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路と、 書き込み動作時に、選択されたコントロールゲート線に
    電源電位よりも高い書き込み用の高電位を印加し、非選
    択のコントロールゲート線に前記電源電位又は読み出し
    動作時に非選択のコントロールゲート線に与える読み出
    し電位を印加する手段とを具備することを特徴とする不
    揮発性半導体メモリ。
  25. 【請求項２５】 前記メモリセルユニットは、２個のメ
    モリセルを含むことを特徴とする請求項２４記載の不揮
    発性半導体メモリ。
  26. 【請求項２６】 前記複数個のメモリセルは、それぞれ
    フローティングゲートとコントロールゲートを有するス
    タックゲート構造を有することを特徴とする請求項２４
    記載の不揮発性半導体メモリ。
  27. 【請求項２７】 前記２個のセレクトトランジスタは、
    それぞれ前記複数個のメモリセルと同一の構造を有して
    いることを特徴とする請求項２６記載の不揮発性半導体
    メモリ。
  28. 【請求項２８】 複数個のメモリセルとこれを挟み込む
    ２個のセレクトトランジスタとから構成される第１メモ
    リセルユニット及び複数個のメモリセルから構成される
    第２メモリセルユニットを有するメモリセルアレイと、 前記第１及び第２メモリセルユニットに共通に接続され
    るビット線と、 前記ビット線に接続されるラッチ機能を持つセンスアン
    プ回路と、 書き込み動作時に、前記第１メモリセルユニットを含む
    ブロックが選択された場合に、選択されたコントロール
    ゲート線に電源電位よりも高い書き込み用の高電位を印
    加し、非選択のコントロールゲート線に前記電源電位又
    は読み出し動作時に非選択のコントロールゲート線に与
    える読み出し電位を印加する手段とを具備することを特
    徴とする不揮発性半導体メモリ。
  29. 【請求項２９】 請求項２８記載の不揮発性半導体メモ
    リにおいて、 前記第２メモリセルユニットは、前記複数個のメモリセ
    ルが直列接続されたＮＡＮＤユニット、又は、前記複数
    個のメモリセルが並列接続されたＡＮＤユニット若しく
    はＤＩＮＯＲユニットであることを特徴とする不揮発性
    半導体メモリ。
  30. 【請求項３０】 請求項２４又は２８記載の不揮発性半
    導体メモリにおいて、 選択されたコントロールゲート線に接続される１ページ
    分のメモリセルのうち任意のメモリセルに対してデータ
    書き換えを行う場合に、 前記１ページ分のメモリセルのデータを前記センスアン
    プ回路に読み出し、前記センスアンプ回路において前記
    １ページ分のデータのうち書き換えを行うデータに対し
    てデータの上書きを行い、前記選択されたコントロール
    ゲート線に接続される１ページ分のメモリセルのデータ
    を消去し、前記センスアンプ回路のデータを前記選択さ
    れたコントロールゲート線に接続される１ページ分のメ
    モリセルに書き込む手段を具備することを特徴とする不
    揮発性半導体メモリ。
  31. 【請求項３１】 請求項３０記載の不揮発性半導体メモ
    リにおいて、 前記書き換えを行うデータは、前記１ページ分の全デー
    タ又はバイト単位のデータであり、ページ単位の書き換
    えを行うか又はバイト単位の書き換えを行うかは、コマ
    ンドにより決定されることを特徴とする不揮発性半導体
    メモリ。
  32. 【請求項３２】 請求項２４又は２８記載の不揮発性半
    導体メモリにおいて、 前記手段は、前記書き込み動作時に、前記選択されたコ
    ントロールゲート線と前記非選択のコントロールゲート
    線に前記電源電位又は前記読み出し電位を与えた後に、
    前記選択されたコントロールゲート線の電位のみを前記
    書き込み用の高電位に上昇させることを特徴とする不揮
    発性半導体メモリ。
  33. 【請求項３３】 前記データ書き換えにおける書き込み
    は、ホットエレクトロン又はＦＮトンネル現象により行
    われ、前記データ書き換えにおける消去は、ＦＮトンネ
    ル現象により行われ、電子の移動は、前記メモリセルの
    フローティングゲートとそのソース又はドレインの間、
    又は前記メモリセルのフローティングゲートとそのチャ
    ネルとの間で行われることを特徴とする請求項５、１
    ５、１６及び３０のいずれか１項に記載の不揮発性半導
    体メモリ。
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