TWI442400B - 記憶體元件之操作方法 - Google Patents

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    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Description

記憶體元件之操作方法
本發明係有關於一種記憶體元件之操作方法，更具體而言，本發明係有關於一種使單一電晶體具有多位元記憶效果的記憶體元件操作方法。
一般SONOS(silicon-oxide-nitride-oxide-silicon)記憶體的二位元記憶效果係利用通道熱電子等寫入方式，將電子儲存在靠近源極或汲極端上方的氮化矽層，使單一記憶胞在源極與汲極端能單獨儲存訊息，達成二位元效果。
若要達成二位元以上的記憶效果，可利用多階儲存單元(Multi-level cell,MLC)技術，將不同數目的電子儲存在浮停閘極上，使得記憶體具有多重的啟始電壓。接著，利用施加一個介於不同啟始電壓之間的讀取電壓來讀取相對應的電流，以藉此判別不同的記憶狀態。
然而這些多位元的記憶方式需要有足夠大的啟始電壓差，以免造成記憶狀態的誤判。此外，注入到浮停閘極的電子數量也須相當精確，因此檢測較為複雜，並造成耐操度以及耐久度的問題。
因此，有必要提供一種可減少記憶狀態的誤判且具有較大的讀取電壓範圍的記憶體操作方法。
本發明的目的之一為提供一種記憶體元件的操作方式，使單一電晶體具有三位元的記憶效果。
本發明基於非揮發性記憶體的應用，將電荷分別儲存在記憶體的源極、汲極與通道附近的電荷儲存層內，在同一記憶胞上記憶三位元的資料，達到三位元的記憶效果，使記憶密度可大幅提高，有效降低記憶體製作成本。
本發明之又一目的為提供一種記憶體元件之操作方法，其可和一般的記憶體元件之電性操作方法相容，而不需增加額外的製作程序。
本發明利用Fowler-Nordheim(FN)穿遂對通道上方的電荷儲存層(通道儲存區)的電荷進行寫入與抹除，並利用記憶體元件的啟始電壓來讀取通道儲存區的記憶狀態。另一方面，本發明利用通道熱電子注入方式以及單邊FN穿遂方式對源極端或汲極端上方的電荷儲存層(源極儲存區或汲極儲存區)的電荷進行寫入與抹除，並利用源極端或汲極端的GIDL電流讀取源極儲存區或汲極儲存區的記憶狀態。
為達上述與其他目的，本發明之一實施例係提供一種記憶體元件之操作方法，此記憶體元件具有一源極、一汲極、一通道位於源極和汲極間、一電荷儲存層位於通道之上、及一閘極位於電荷儲存層之上，其中源極、汲極與通道位於一基底中，且電荷儲存層包含分別對應源極、汲極與通道的一源極儲存區、一汲極儲存區、及一通道儲存區。此操作方法包含：(a)於閘極施加一第一正電壓，以藉由FN穿隧機制將電子寫入通道儲存區；(b)於閘極施加一負電壓，以藉由FN穿隧機制抹除通道儲存區中的電子；(c)於閘極及汲極分別施加一第二正電壓及一第三正電壓，以將通道熱電子注入至汲極儲存區；(d)於汲極施加一第四正電壓，以藉由FN穿隧機制抹除汲極儲存區中的電子；(e)於閘極及源極分別施加一第五正電壓及一第六正電壓，以將通道熱電子注入至源極儲存區；以及(f)於源極施加一第七正電壓，以藉由FN穿隧機制抹除源極儲存區中的電子。
本發明之另一實施例則提供一種記憶體元件之操作方法，此記憶體元件具有一源極、一汲極、一通道位於源極和汲極間、一電荷儲存層位於通道之上、及一閘極位於電荷儲存層之上，其中源極、汲極與通道位於一基底中，且電荷儲存層包含分別對應源極、汲極與通道的一源極儲存區、一汲極儲存區、及一通道儲存區。此操作方法包含：一通道儲存區程式化步驟，將電子注入電荷儲存層之通道儲存區，使記憶體元件之一啟始電壓上升；一通道儲存區抹除步驟，移除電荷儲存層之通道儲存區中的電子，使記憶體元件之啟始電壓下降；一汲極儲存區程式化步驟，將電子注入電荷儲存層之汲極儲存區，使汲極的一GIDL電流上升；一汲極儲存區抹除步驟，移除電荷儲存層之汲極儲存區中的電子，使汲極的GIDL電流下降；一源極儲存區程式化步驟，將電子注入至電荷儲存層之源極儲存區，使源極的一GIDL電流上升；以及一源極儲存區抹除步驟，移除電荷儲存層之源極儲存區中的電子，使源極的GIDL電流下降。
本發明之其他方面，部分將在後續說明中陳述，而部分可由說明中輕易得知，或可由本發明之實施例而得知。本發明之各方面將可利用後附之申請專利範圍中所特別指出之元件及組合而理解並達成。需了解，前述的發明內容及下列詳細說明均僅作舉例之用，並非用以限制本發明。
本發明揭露一種記憶體元件之操作方法，其係藉由將電荷儲存在記憶體的源極、汲極與通道附近的電荷儲存層內，以在同一記憶胞(cell)上記憶三位元的資料，而達到三位元的記憶效果。以下將配合圖1至圖5D之圖式描述一些本發明之較佳實施例，其中相同的元件符號表示相同或具有相同功能的元件，而所附之相關圖式並未依據實際比例繪製，其作用僅在於表達本發明之結構特徵。此外，以下實施例中所述之裝置、元件及方法步驟，僅用以說明本發明，並非用以限制本發明的範圍。應注意的是，當以下說明表示一元件位於另一元件之上時，其可表示此元件為直接位於另一元件的上面或可存有中間元件，除非另有明確指明。
圖1為適用於本發明之記憶體操作方法的一n型通道SONOS記憶體元件10之剖面示意圖，其包含矽基底14、第一絕緣層22、電荷儲存層24、第二絕緣層26、及閘極28。矽基底14中可定義出源極16、汲極18、以及通道20，其中源極16及汲極18係位於閘極28兩側的矽基底14中，而通道20係位於閘極28的下方之源極16及汲極18之間的矽基底14中。一般來說，源極16及汲極18的摻雜型與矽基底14的摻雜型相異，以本實施為例，矽基底14為P型摻雜，而源極16及汲極18為N型摻雜。
電荷儲存層24係位於第一絕緣層22和第二絕緣層26之間，其可使所注入的電子或電洞侷限在特定的區域。在一較佳實施例中，電荷儲存層24為氮化矽材質，然而在其他實施例中，電荷儲存層24亦可為氧化鋁、氧化鉭、氧化鈦或其他可用於儲存電荷之等效材質。
本發明一實施例係提供一種可達到多位元記憶效果的記憶體元件操作方法，其中記憶體元件為一非揮發性記憶體元件。以下將利用上述n型通道SONOS記憶體元件10闡述本發明之方法。參考圖2，其為用以說明本發明之記憶體操作原理的示意圖。SONOS記憶體元件10的電荷儲存層24可分為源極儲存區30、通道儲存區32、及汲極儲存區34，其位置分別對應源極16、通道20、及汲極18。本發明之方法可針對源極儲存區30、通道儲存區32、及汲極儲存區34分別進行電子的寫入及抹除操作，因此可儲存三位元(位元S、位元C、及位元D)的資料。如圖2所示，以(a,b,c)表示源極儲存區30、通道儲存區32、及汲極儲存區34的電子儲存狀態，其中1表示該儲存區為電子寫入狀態，0表示該儲存區為電子抹除狀態。舉例來說，(0,1,1)表示源極儲存區30為抹除狀態、通道儲存區32以及汲極儲存區34為寫入狀態。相較於僅能儲存0與1兩種狀態的習知記憶體，本發明可儲存(0,0,0)、(0,0,1)、(0,1,0)、(0,1,1)、(1,0,0)、(1,0,1)、(1,1,0)、(1,1,1)八種狀態，因此可大幅提高記憶密度，降低記憶體的單位成本。
電子注入通道儲存區32將造成記憶體元件10的啟始電壓Vt上升，因此通道的啟始電壓Vt可作為通道儲存區32之記憶狀態的判斷標準。另一方面，注入到源極儲存區30與汲極儲存區34的電子，由於位於通道20與源極16/汲極18的PN半導體接面空乏區的上方，因此可在不影響啟始電壓Vt的情況下使源極16與汲極18的閘極感應汲極漏電(GIDL)電流增加。閘極感應汲極漏電(GIDL)原理可參考圖3所示的能帶圖。GIDL電流增加的原因主要是因為閘極28與汲極18之重疊區域有較大的電場，當電子寫入上述重疊區域上方的汲極儲存區34時，會在汲極18上方產生額外的偏壓而造成能帶的彎曲，使得電子能由汲極18的價電帶穿遂至導電帶而形成電子-電洞對，因此產生極大的閘極感應汲極漏電電流，使得汲極電流顯著地增加。
如前述，源極儲存區30、通道儲存區32、及汲極儲存區34的電子儲存狀態可由源極GIDL電流、通道啟始電壓Vt、及汲極GIDL電流來判別。在另一實施例中，本發明之方法可搭配習知的多階儲存單元(Multi-level cell,MLC)技術，控制電荷注入數量的多寡，使電荷儲存層24中的每個儲存區可儲存n種不同的電子數量，其分別對應n種不同的邏輯狀態，而達到多位元的效果。因此，若將4種不同數量的電子儲存在電荷儲存層24的源極儲存區30、通道儲存區32、及汲極儲存區34內，則一共可有43 =64種記憶狀態，亦即相當於6位元的記憶效果。
圖4A及4B分別為根據本發明較佳實施例之通道儲存區32的寫入與抹除操作方式的示意圖。參考圖4A，在此實施例中，通道儲存區32的電子寫入操作係利用FN穿隧機制而實施，其操作步驟包含，施加一正電壓VG 於記憶體元件10的閘極28，同時將源極16與汲極18接地、設為0伏特、或浮置。施加於閘極28的正電壓VG 係介於約20伏特至約40伏特之間(較佳為約30伏特)且持續時間為約0.05秒至約0.2秒(較佳為約0.1秒)，如此在通道20的電子會穿遂至通道20上方之通道儲存區32中而完成寫入的步驟，而啟始電壓Vt在此過程中也將逐漸增加。接著，參考圖4B，在此實施例中，通道儲存區32的電子抹除操作也是利用FN穿隧機制而實施，其操作步驟包含，施加一負電壓VG 於記憶體元件10的閘極28，同時將源極16與汲極18接地、設為0伏特、或浮置。施加於閘極28的負電壓VG 係介於約-30伏特至約-50伏特之間(較佳為約-40伏特)且持續時間為約0.05秒至約0.2秒(較佳為約0.1秒)，如此儲存在通道儲存區32的電子會穿遂至通道20中而完成抹除的步驟，而啟始電壓Vt在此過程中也將逐漸減少。
圖4C顯示記憶體元件10之通道儲存區32經寫入操作後的汲極電流-閘極電壓特性圖，其中源極儲存區30及汲極儲存區34均為抹除狀態。如圖4C所示，由狀態(0,0,0)至狀態(0,1,0)，啟始電壓Vt將會因為電子寫入通道儲存區32而增加，因此可利用啟始電壓Vt的大小來讀取通道儲存區32的電子儲存狀態。舉例來說，可在閘極28施加一個介於寫入狀態與抹除狀態之啟始電壓Vt之間的讀取電壓Vread1 ，來讀取相對應的汲極電流，藉此判別通道儲存區32的記憶狀態。在一實施例中，可在閘極28與汲極18分別施加3V以及0.1V的電壓，並將源極16接地，以量測汲極電流。若汲極電流為10-8 A，則表示通道儲存區32為抹除狀態，若汲極電流為10-11 A，則表示通道儲存區32為寫入狀態。
圖5A及5B分別為根據本發明較佳實施例之汲極儲存區34的寫入與抹除操作方式的示意圖。參考圖5A，此實施例係利用通道熱電子寫入方式，將電子寫入至汲極18上方的汲極儲存區34中。舉例來說，汲極儲存區34的寫入步驟包含，施加一正電壓VG 於閘極28、施加一正電壓VD 於汲極18、以及將源極16接地、設為0伏特、或浮置。施加於閘極28的正電壓VG 係介於約10伏特至約25伏特之間(較佳為約17伏特)，施加於汲極18的正電壓VD 係介於約15伏特至約35伏特之間(較佳為約25伏特)，且VG 及VD 的作用時間持續約0.05秒至約0.2秒(較佳為約0.1秒)。在此過程中，通道20中的電子將獲得動能而注入到汲極18上方的汲極儲存區34，這也將使得汲極18的GIDL電流增加。接著，參考圖5B，在此實施例中，汲極儲存區34的電子抹除操作係利用單邊的FN穿遂機制而實施，其操作步驟包含，施加一正電壓VD 於記憶體元件10的汲極18，同時將源極16與閘極28接地、設為0伏特、或浮置。施加於汲極18的正電壓VD 係介於約15伏特至約35伏特之間(較佳為約25伏特)且持續時間為約0.05秒至約0.2秒(較佳為約0.1秒)，如此儲存在汲極儲存區34中的電子會被抹除，而汲極18的GIDL電流也將減少。應了解的是，源極儲存區30的寫入及抹除操作係類似於上述有關汲極儲存區34的寫入及抹除操作，故不贅述。
圖5C及5D顯示記憶體元件10之汲極儲存區34經寫入/抹除操作後的汲極電流-閘極電壓特性圖，其中在圖5C所示的實施例中，源極儲存區30為抹除狀態而通道儲存區32為寫入狀態，而在圖5D所示的實施例中，源極儲存區30及通道儲存區32均為抹除狀態。參考圖5C，由狀態(0,1,0)至狀態(0,1,1)，汲極18的GIDL電流將會因為電子寫入汲極儲存區34而增加，因此可利用汲極18的GIDL電流的大小來讀取汲極儲存區34的電子儲存狀態。舉例來說，在閘極28與汲極18分別施加-6V以及2V的電壓，並將源極接地，以量測汲極電流。若汲極電流為10-11 A，則表示汲極儲存區34為抹除狀態，若汲極電流為10-8 A，則表示汲極儲存區34為寫入狀態。參考圖5D，由狀態(0,0,1)至狀態(0,0,0)，汲極18的GIDL電流將會因為電子的抹除而減小，此時，可在閘極28與汲極18分別施加例如-13V以及2V的電壓，並將源極接地，以量測汲極電流。若汲極電流為10-8 A，則表示汲極儲存區34為寫入狀態，若汲極電流為10-11 A，則表示汲極儲存區34為抹除狀態。
一般來說，本發明並不限定對源極儲存區30/汲極儲存區34以及通道儲存區32的操作順序，然而較佳的情況為，先對通道儲存區32進行寫入/抹除的操作，再對源極儲存區30/汲極儲存區34進行寫入/抹除的操作，以減低通道儲存區32的寫入/抹除操作對源極儲存區30/汲極儲存區34中電荷的影響。另一方面，讀取記憶體之記憶狀態的順序較佳為先判斷啟始電壓Vt，再由啟始電壓Vt的值來決定GIDL電流的讀取電壓範圍。以圖5C及圖5D為例，先判斷啟始電壓Vt，以決定通道儲存區32的記憶狀態，若通道儲存區32的狀態為1(如圖5C)，則GIDL電流的讀取電壓Vread2 為約-6伏特，而若通道儲存區32的狀態為0(如圖5D)，則GIDL電流的讀取電壓Vread3 為約-13伏特。
本發明之實施不限於實施例所提供之記憶體元件型式或實驗的參數條件，亦即本發明所提供之記憶體元件的操作方法亦可適用於p型通道之記憶體元件，且記憶體元件之實質結構或組成材質亦可有所變更，並可相容於其他寫入/抹除機制。另，本發明所提供之記憶體元件的操作方法，其實施參數條件係可根據各種記憶體元件之型式、結構或材質而改變，本發明並非受限於此。
相較於多階儲存單元(MLC)技術，需要很大的啟始電壓差，來達成多位元的記憶效果，本發明將電荷儲存在電荷儲存層的不同位置，因此啟始電壓差不需太大，注入到浮停閘極的電子數量也不須太精確，可大幅減少記憶狀態的誤判，以及耐操度與耐久度的問題。此外，本發明與快閃記憶體製程以及操作相容，僅需改變記憶體的電壓操作方式，即可使單一電晶體具有三位元的記憶效果，因此可直接應用在快閃記憶體。另外，本發明可結合平面顯示器，將記憶體製作在薄膜電晶體上，因此也可以應用在平面顯示器產業的系統面板上。相較於傳統記憶體的操作方式，本發明可使記憶體的記憶密度大幅提高，降低記憶體的單位成本。
儘管本發明已特別配合一特定較佳的實施例而描述，然而很明顯地，熟習此技藝之人士可於參考本說明書之情形下而進行多種替代、修改及變更。因此，附加的申請專利範圍意欲在不悖離本發明實際範圍及精神下涵蓋任何這些替代、修改及變更。
10．．．記憶體元件
14．．．矽基底
16．．．源極
18．．．汲極
20．．．通道
22．．．第一絕緣層
24．．．電荷儲存層
26．．．第二絕緣層
28．．．閘極
30．．．源極儲存區
32．．．通道儲存區
34．．．汲極儲存區
圖1為適用於本發明之記憶體操作方法的一n型通道SONOS記憶體元件之剖面示意圖；
圖2為用以說明記憶體操作原理的示意圖；
圖3為說明閘極感應汲極漏電原理之能帶圖；
圖4A及4B分別為根據本發明較佳實施例之通道儲存區的寫入與抹除操作方式的示意圖；
圖4C顯示記憶體元件之通道儲存區經寫入操作後的汲極電流-閘極電壓特性圖；
圖5A及5B分別為根據本發明較佳實施例之汲極儲存區的寫入與抹除操作方式的示意圖
圖5C及5D顯示記憶體元件之汲極儲存區經寫入/抹除操作後的汲極電流-閘極電壓特性圖。
10‧‧‧記憶體元件
16‧‧‧源極
18‧‧‧汲極
20‧‧‧通道
24‧‧‧電荷儲存層
28‧‧‧閘極
30‧‧‧源極儲存區
32‧‧‧通道儲存區
34‧‧‧汲極儲存區

Claims (10)

  1. 一種操作一記憶體元件之方法，該記憶體元件具有一源極、一汲極、一通道位於該源極和該汲極間、一電荷儲存層位於該通道之上、及一閘極位於該電荷儲存層之上，其中該源極、該汲極與該通道位於一基底中，且該電荷儲存層包含分別對應該源極、該汲極與該通道的一源極儲存區、一汲極儲存區、及一通道儲存區，該方法包含：(a)於該閘極施加一第一正電壓，以藉由FN穿隧機制將電子寫入該通道儲存區；(b)於該閘極施加一負電壓，以藉由FN穿隧機制抹除該通道儲存區中的電子；(c)於該閘極及該汲極分別施加一第二正電壓及一第三正電壓，以將通道熱電子注入該汲極儲存區；以及(d)於該汲極施加一第四正電壓，以藉由FN穿隧機制抹除該汲極儲存區中的電子。
  2. 如申請專利範圍第1項所述之操作一記憶體元件之方法，更包含：(e)於該閘極及該源極分別施加一第五正電壓及一第六正電壓，以將通道熱電子注入至該源極儲存區；以及(f)於該源極施加一第七正電壓，以藉由FN穿隧機制抹除該源極儲存區中的電子。
  3. 如申請專利範圍第1項所述之操作一記憶體元件之方法，其中於該步驟(a)中，該第一正電壓係介於約20伏特至約40伏特之間且持續約0.05秒至約0.2秒，其中該源極與該汲極係接地、設為0伏特、或浮置。
  4. 如申請專利範圍第1項所述之操作一記憶體元件之方法，其中於該步驟(b)中，該負電壓係介於約-30伏特至約-50伏特之間且持續約0.05秒至約0.2秒，其中該源極與該汲極係接地、設為0伏特、或浮置。
  5. 如申請專利範圍第2項所述之操作一記憶體元件之方法，其中於該步驟(c)中，該第二正電壓係介於約10伏特至約25伏特之間、該第三正電壓係介於約15伏特至約35伏特之間、且該第二正電壓及該第三正電壓係持續約0.05秒至約0.2秒，其中該源極係接地、設為0伏特、或浮置；以及其中，於該步驟(e)中，該第五正電壓係介於約10伏特至約25伏特之間、該第六正電壓係介於約15伏特至約35伏特之間、且該第五正電壓及該第六正電壓係持續約0.05秒至約0.2秒，其中該汲極係接地、設為0伏特、或浮置。
  6. 如申請專利範圍第2項所述之操作一記憶體元件之方法，其中於該步驟(d)中，該第四正電壓係介於約15伏特至約35伏特之間且持續約0.05秒至約0.2秒，其中該源極與該閘極係接地、設為0伏特、或浮置；以及其中，於該步驟(f)中，該第七正電壓係介於約15伏特至約35伏特之間且持續約0.05秒至約0.2秒，其中該汲極與該閘極係接地、設為0伏特、或浮置。
  7. 如申請專利範圍第1項所述之操作一記憶體元件之方法，更包含量測該記憶體元件之一啟始電壓，以判斷該通道儲存區係處於一寫入狀態或一抹除狀態。
  8. 如申請專利範圍第2項所述之操作一記憶體元件之方法，更包含量測該汲極的一閘極感應汲極漏電(GIDL)電流，以判斷該汲極儲存區係處於一寫入狀態或一抹除狀態；以及量測該源極的一GIDL電流，以判斷該源極儲存區係處於一寫入狀態或一抹除狀態。
  9. 如申請專利範圍第1項所述之操作一記憶體元件之方法，其中該源極儲存區、該汲極儲存區、及該通道儲存區之每一個的電子儲存狀態，係根據電子的數量規劃為對應不同的邏輯狀態。
  10. 一種操作一記憶體元件之方法，該記憶體元件具有一源極、一汲極、一通道位於該源極和該汲極間、具有一電荷儲存層位於該通道之上、及一閘極位於該電荷儲存層之上，其中該源極、該汲極與該通道位於一基底中，且該電荷儲存層包含分別對應該源極、該汲極與該通道的一源極儲存區、一汲極儲存區、及一通道儲存區，該方法包含：一通道儲存區程式化步驟，將電子注入該電荷儲存層之該通道儲存區，使該記憶體元件之一啟始電壓上升；一通道儲存區抹除步驟，移除該電荷儲存層之該通道儲存區中的電子，使該記憶體元件之該啟始電壓下降；一汲極儲存區程式化步驟，將電子注入該電荷儲存層之該汲極儲存區，使該汲極的一GIDL電流上升；一汲極儲存區抹除步驟，移除該電荷儲存層之該汲極儲存區中的電子，使該汲極的該GIDL電流下降；一源極儲存區程式化步驟，將電子注入至該電荷儲存層之該源極儲存區，使該源極的一GIDL電流上升；以及一源極儲存區抹除步驟，移除該電荷儲存層之該源極儲存區中的電子，使該源極的該GIDL電流下降。
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