TWI415127B - 用於具有兩位元記憶胞之虛擬接地陣列的高第二位元操作區間 - Google Patents

用於具有兩位元記憶胞之虛擬接地陣列的高第二位元操作區間 Download PDF

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TWI415127B
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Description

用於具有兩位元記憶胞之虛擬接地陣列的高第二位元操作區間
本發明是有關於一種非揮發快閃記憶體半導體裝置，其係可在電力已經從包含非揮發記憶胞的裝置被移除時，不中斷地儲存資訊。特別的是，本發明係有關於一種使用在一虛擬接地(VG)陣列中之具兩位元的每一記憶胞之非揮發記憶體半導體。而且，本發明係有關於程式化在此虛擬接地陣列中每一記憶胞具有兩位元之非揮發記憶體半導體的方法。由於每個記憶胞的雙倍記憶體密度，其通常被稱為多階快閃記憶體，本發明可提供一更佳能力的虛擬接地陣列。本發明同時影響非發揮性記憶體半導體裝置的”操作區間”，其允許具兩位元的每一記憶胞之非揮發記憶體半導體裝置可以更有效的被使用。本發明也可在提供某些抹除、程式化與讀取方法而解決在虛擬接地陣列中之漏電流問題。
多階或多位元快閃記憶胞提供了在沒有浪費更多空間下增加儲存於一記憶體裝置的資料量。反之，單一位元記憶胞僅可儲存兩種狀態”開啟(on)”或”關閉(off)”(典型地標示為”0”與”1”)，一記憶胞具有n個位元，且使用二進位編碼可以儲存到2n的狀態。因此，兩位元記憶胞可在四個連續的狀態(”00”、”01”、”10”與”11”)中儲存資料，且其確實比單獨只有”0”或”1”的狀態更有效率。圖1A係為繪示習知的兩位元記憶胞，一般標示為10。記憶胞10具有對稱的源極/汲極區14與16，且連接至半導體井30。井30與閘極26係藉由一氧化區18從一電荷捕捉層20所分離。在此配置中，如第1F圖所示，電荷捕捉層20的左側係標示成”左位元”或位元-L 34，右側係標示成”右位元”或位元-R 36。另外，半導體井30係被包含於半導體基底12中。
具兩位元之每一記憶胞的非揮發記憶體半導體裝置侷限於狹窄的”操作區間”，其係存在於習知程式化具兩位元之每一記憶胞之後。操作區間一般係被描述成是程式化記憶胞位元之臨界電壓與未程式化(抹除)狀態之臨界電壓間相比較後的差距。第1G圖係繪示第1H圖之右位元36之未程式化臨界電壓的分佈，也繪示了第1H圖之右位元36之已程式化臨界電壓的分佈。如第1G圖所示，在這個4伏特的操作區間例子中，其係為未程式化狀態1之最高臨界電壓與已程式化狀態0之最低臨界電壓間的差距。記憶胞位元從未程式化狀態(邏輯1)被程式化至已程式化狀態(邏輯0)時，臨界電壓將因其改變而增加。用於程式化非揮發記憶體半導體之左右位元的臨界電壓與技術係已揭露在美國專利第6011725號專利(Eitan’725)，其內容在此併入作為參考。
在未程式化臨界電壓Vt與已程式化臨界電壓Vt之間的較大差異可以允許用來更清楚的區分用於一位元記憶胞之介於已程式化與未程式化記憶胞的狀態或描述用於兩位元記憶胞之右位元及或左位元的狀態。在兩位元記憶胞中之介於兩位元之間臨界電壓的更大差異同樣允許用於清楚地區分如上所稱之四個不同的已程式化記憶胞狀態。在已程式化與未程式化狀態之間臨界電壓的更大差異，換句話說係為一更大的可操作區間，其可藉由從自一較低的程式化初始臨界電壓Vti來達成。Vti的降低，可以產生較大的分別將存在於未程式化狀態與已程式化狀態之間。具有更大操作區間的記憶胞有可忍受更多電荷流失與讀取干擾的優點，且這樣的記憶胞具有更大的耐久力，其係有關於程式化與抹除步驟的週期而言。
如第1G圖所示，此操作區間在關於兩位元記憶胞時通常可以被稱為第二位元操作區間。第二位元操作區間一般係被描述成在一個未被程式化的位元，其臨界電壓受到相同記憶胞(目標位元)中相關之其他位元程式化動作的影響。換句話說，如第2A圖與第2圖所示，當左位元被從其Vti的初始狀態被程式化為已程式化Vt的已程式化狀態時，雖然它尚未被程式化，但右位元的臨界電壓Vt經歷過一個”偏移(shift)”，無論如何都將右位元的臨界電壓Vt調整至較高，因此在左位元被程式化前，其將具有用於已存在之相同位元狀態的較高臨界電壓。如第3A與3B圖所示，欲程式化位元(目標記憶胞的目標位元)與非程式化位元(非目標記憶胞的非目標位元)之初始臨界電壓的下降，則已程式化位元經過用於程式化之較大的臨界電壓偏移會導致非程式化位元之較低臨界電壓的偏移。如第3A圖所示，本發明的抹除方法提供了一抹除臨界電壓，其係比記憶胞10的初始臨界電壓Vti更低。
當歷經傳統的抹除、程式化與讀取操作時，非目標非揮發記憶胞將有漏電流流過。第2C圖係繪示在目標非揮發記憶胞或記憶胞的傳統程式化步驟期間，虛擬接地陣列之非揮發記憶胞中的非目標記憶胞有漏電流流過記憶胞。
在兩位元非揮發記憶胞中的程式化(例如，電荷注入)係可以藉由各種傳統的熱載子注入方式，例如通道熱電子注入(channel electron injection，簡稱CHE)、源極側注入(source side injection，簡稱SSI)或通道初始次要電子(channel initiated secondary electron，簡稱CHISEL)來達成。
期望在虛擬接地陣列中之兩位元記憶胞操作中以一較低的初始臨界電壓Vt(Vti)開始程式化記憶胞，因此可以在已程式化狀態的臨界電壓Vt與未程式化狀態的臨界電壓Vt間有較大的操作區間，而且在與其他目標位元被程式化相較，未程式化位元有著一較小的Vt偏移。另外也希望在具有兩位元非揮發記憶胞的虛擬接地陣列上實施一抹除、程式化與讀取操作的時候，此陣列中之非目標記憶胞的漏電流可以減少。
本發明之目的在提供一種非揮發記憶體(non-volatile memory，簡稱NVM)半導體元件，其係可執行多位元程式化，特別是每一記憶胞上有兩位元，而且兩位元非揮發記憶胞係可應用於虛擬(virtual ground，簡稱VG)接地陣列。再者，本發明再提供一種用於在兩位元非揮發記憶胞上減少第二位元效應的方法，並藉此增加兩位元記憶胞操作時的區間。
本發明之方法係稱為”導通模式(Turn-On-Mode)”操作，其係藉由降低左右兩側位元的初始電壓臨界值(Vti)來增加兩位元記憶胞非揮發記憶體之操作的第二位元區間，因此以非目標位元之臨界電壓(Vt)程式化左或右位元(目標位元)其中之一的影響將比兩位元的初始電壓臨界值在較高的水平低。
導通模式操作的第一個步驟係為藉由熱電洞注入抹除來抹除全部的兩位元非揮發記憶胞，其中當一正偏壓電壓被施加至非揮發記憶胞閘極時，參考電壓係被施加至源極/汲極區與記憶胞之基底。藉此可將電洞注入至半導體之捕捉層，並藉此誘生在基底上且位於兩個源極/汲極區間的一通道。被捕捉的電洞電荷也將降低記憶胞中之左右兩個位元的臨界電壓。本發明之優點係為可用可忽略的電壓或僅施加參考電壓至閘極。
導通模式操作的第一個步驟係為程式化位元，然後程式化左位元，或反之亦然。習知的程式化方法，例如通道熱電子(Channel Hot Electron，簡稱CHE)程式化可以用於導通模式操作的該步驟。程式化電壓係被施加至目標源極/汲極區或藉由位元線而配置於平行虛擬接地陣列之非揮發記憶體的目標記憶胞兩側的區域。此值得注意的重要技術為接近於參考電壓的程式化電壓可被視為是與源極/汲極相關之位元的程式化電壓，且根據其施加可將位元編寫成邏輯1的狀態。然而，邏輯1的狀態通常被視為未程式化狀態，在本發明之目的中，程式化將被視為編寫一個位元至邏輯0之狀態的操作。一程式化電壓亦將被施加至閘極或藉由與目標記憶胞相關之位元線將程式化電壓施加至目標非揮發記憶胞的閘極。中間的字元線具有一偏壓電壓，其係被施加來關閉與中間字元線相關之記憶胞。
導通模式操作的最後一個步驟係為讀取步驟，其中目標記憶胞的左右位元被讀取，以確定他們的狀態是均為已程式化或未程式化。在記憶胞或多個記憶胞被讀取中，讀取電壓係被施加至與將被讀取之位元相關之源極/汲極區相對的源極/汲極區。換句話說，在讀取一記憶胞或多個記憶胞之左位元時，讀取電壓係被施加至與該記憶胞之右位元相關的源極/汲極區。這些讀取電壓係藉由位元線分別被施加至右與左位元源極/汲極區。欲讀取的記憶胞的閘極係藉由相關的字元線被施加一讀取電壓。讀取電壓的大小係介於記憶胞被抹除的臨界電壓與記憶胞被程式化的臨界電壓間。中間字元線係被偏壓的範圍係為與被關閉之字元線相關之記憶胞的範圍。
本發明之結構及方法由以下之實施方式詳細說明。此發明內容並非意圖定義本發明，本發明由申請專利範圍所界定。本發明之這些或其他實施例、特徵方面及優點可藉由下列之實施方式、申請專利範圍及伴隨的圖示而有進一步的了解。
在以下的說明中為方便起見，僅使用特定的用語，但不以此為限。在此所使用的方位描述，以「上」、「下」、「左」、「右」描述並以各圖式中個別的結構作為參照。”向內”與向外係分別表示方向對於物體之幾何中心描述與標示部分的接近與離開。他們的用語包括在特別提到、由此衍生的文字上以及相似意義的文字。另外，在申請專利範圍中以及說明書中相對應的部分所使用的文字”一”，其係表示”至少一”。
如其中所使用的導電率將被實施例的描述所限制。然而，如熟習該項技藝者可以知曉，p-型導電率可以變化成n-型導電率，且此裝置將仍然是功能上的修正(例如，第一或第二導電類型)。因此，在此所提及之n或p也可以表示成n或p及或以p與n來取代。
更進一步，n+與p+係分別表示重摻雜的n與p區域；n++與p++係分別表示非常重摻雜的n與p區域；n-與p-係分別表示輕微摻雜的n與p區域；n--與p--係分別表示非常輕微摻雜的n與p區域。然而，上述相關的摻雜用語不應被作限制性解釋。
參照圖式的說明，其中同樣的參考標號係指向同樣的元件，如本發明之較佳實施例中之第1A至1H圖與第4至9圖所指之非揮發記憶體(non-volatile memory)記憶胞10與陣列80。
第1A圖係繪示根據本發明之較佳實施例之傳統非揮發記憶胞10之部分橫切面側面正視圖。此非揮發記憶胞10具有井/基底12。另外，半導體井30係被包含於半導體基底12中。、第一源極/汲極區14、第二源極/汲極區16、氧化層18、氮電荷捕捉層20與閘極層26。此非揮發記憶胞10亦具有基底主表面28。
閘極層26可以如所示之由p-多晶矽摻雜材料組成，或閘極層26可由n-摻雜多晶矽材料或其可以是一金屬。非揮發記體記憶胞，例如標號10，在任何指定的時間係具有一臨界電壓Vt，而此臨界電壓Vt係被施加至井12的閘極的電壓，其係為從第一源極/汲極區14到第二源極/汲極區16的傳導電流。將非揮發記憶胞的右或左位元從1,1狀態(位元-L與位元-R均未程式化)程式化至0,1狀態(位元-L已程式化與位元-R未程式化)、1,0狀態(位元-L未程式化與位元-R已程式化)或0,0狀態(位元-L與位元-R均已程式化)將增加非揮發記憶體的臨界電壓。
第1B圖係繪示根據本發明之較佳實施例之第1A圖之非揮發記憶胞實施之抹除方法之部分橫切面側面正視圖。如第1B圖所示，電洞可以藉由施加14-20伏特直流電的閘極偏壓與施加參考電壓於第一與第二源極/汲極區與井/基底區而從閘極層26被導入氮化層20。此將形成非揮發記憶胞的抹除，當被施加至一初始記憶胞的電壓(一般稱為Vti)被降至一較小的等級非常可能是進入負電壓區域時，其被稱為電洞注入抹除(Hole Injection Erasure)。將欲程式化之位元的臨界電壓事先降低，，可以提供用於從未程式化狀態至已程式化狀態的一較低的臨界電壓，其是降低在未程式化位元之臨界電壓上第二位元的影響所希望的。再者，如果抹除方法被應用於先前已程式化記憶胞上，相同的抹除方法將被應用於減少臨界電壓Vt至一般與初始記憶胞相同的負電壓區域。
非揮發記憶胞10上之電洞注入抹除的結果可以繪示成如第3A圖所示之曲線圖。如第3A圖所示，此記憶胞之抹除臨界電壓會較此記憶胞之初始臨界電壓(Vti)為低。如第3B圖所示，以當具有一較低的臨界電壓Vt時，當程式化位元-L34時，對位元-R(非目標位元)臨界電壓的第二位元影響將是微不足道的。如第3B圖所示的例子，在位元-L 34之臨界電壓中6伏特的程式化偏移(從負2伏特至4伏特)將造成在位元-R 36(從負2.5伏特至負1.0伏特)之臨界電壓中僅有1.5伏特的非程式化偏移。在這兩個位元間臨界電壓偏移的差異將產生有4.5伏特的第二位元操作區間。
第1C圖係顯示根據本發明之較佳實施例之一種具有額外氧化層22之非揮發記憶胞10的抹除方法，此額外氧化層22係配置於閘極層26之下，氮電荷捕捉層20之上，因此被稱為頂部氧化層。額外氧化層22是適當選取的，即表示此層的厚度將允許電洞電荷穿隧，且厚度係小於等於30埃(angstroms)。因此，施加14至20伏特直流電之閘極偏壓及將參考電壓施加於第一與第二源極/汲極區14與16以及井/基底區12將產生如第1B圖所述之非揮發記憶胞10之相同的抹除功效。
第1D圖係顯示根據本發明之較佳實施例之一種具有額外氧化層24之非揮發記憶胞10的抹除方法，此額外氧化層24係配置於氮電荷捕捉層20之下，井/基底區12之上，因此被稱為底部氧化層。第一氧化層18係配置於閘極層26之下，氮電荷捕捉層20之上。額外氧化層24是適當選取的，施加14至20伏特直流電之閘極偏壓及將參考電壓施加於第一與第二源極/汲極區14與16以及井/基底區12將產生如第1B圖所述之非揮發記憶胞10之相同的抹除功效直流電記憶胞除了其電洞係從井/基底區12穿過底部氧化層24而被導入氮電荷捕捉層20之外。
第1E圖係繪示傳統非揮發記憶胞10正在進行通道熱電子程式化記憶胞之右位元36(位元-R)之部分橫切面側面正視圖。藉由程式化記憶胞之右位元36，記憶胞之右位元36之臨界電壓Vt從導通模式(Turn-on-mode，簡稱TOM)被抹除臨界電壓Vt增加至已程式化臨界電壓Vt，其係為一較高的臨界電壓Vt，但是如果小於記憶胞第一次未被抹除至一低臨界電壓Vt或是如第1B圖之步驟所示之臨界電壓Vt小於初始臨界電壓Vti時的臨界電壓Vt。換句話說，在沒有TOM抹除步驟的情況下，若是程式化目標位元(位元-R)具有較高的臨界電壓，則非目標位元(位元-L)臨界電壓上的第二位元效也將會較大。
第1F圖係繪示傳統非揮發記憶胞左位元正在進行通道熱電子程式化之部分橫切面側面正視圖。藉由程式化記憶胞之左位元34，記憶胞之左位元34之臨界電壓Vt自導通模式被抹除臨界電壓Vt增加至已程式化臨界電壓Vt，其係為一較高的臨界電壓Vt。如果記憶胞第一次未被抹除至一低臨界電壓Vt或臨界電壓Vt小於初始臨界電壓Vti時如第1B圖之步驟所示之，將發生較大的第二位元效應。
通常而言，非揮發記憶胞係被實現於龐大數量的記憶體陣列中，例如虛擬接地陣列。第4圖係繪示具有每一記憶胞有兩位元之非揮發記憶體10的虛擬接地陣列80。虛擬接地陣列80在此架結構中係以多數條字元線WL1至WL3以及位元線BL1至BL4來實現，其允許個別兩位元記憶胞10的選擇，並構成了虛擬接地陣列80。記憶胞選擇係為藉由施加電壓至位元線來開啟與目標記憶胞相關之適當的位元線虛擬接地陣列80而達成，其中係將電壓傳導至兩位元記憶胞10之源極/汲極區。字元線WL1至WL3被”導通(turned-on)”係藉由施加電壓至字元線WL1至WL3，其中係誘使與此字元線相關之記憶胞10導通。各別的字元線WL1至WL3係配置於記憶胞10的頂部。位元線BL1至BL4區係為n-摻雜。
第4圖之虛擬接地陣列80係可以第1A、1C或1D之兩位元記憶胞10來實現。在第4圖中，虛擬接地陣列80具有一半導體基底12，而此半導體基底12具有一第一主表面28。虛擬接地陣列80包括第一源極/汲極區14與半導體基底12中接近第一主表面28的部分，以及第二源極/汲極區16與半導體基底12中接近第一主表面28的部分。第一源極/汲極區14係從第二源極/汲極區16分隔出來。井區30被配置與半導體基底12中接近第一主表面28的部分係介於第一源極/汲極區14與第二源極/汲極區16間。虛擬接地陣列80更包括配置於基底12之第一主表面28上的多數個記憶胞，且係在井區30上，並位於第一源極/汲極區14與第二源極/汲極區16間。每一記憶胞10包括形成於半導體基底12之第一主表面28之上的一氧化層18、配置於相對半導體基底12之第一主表面28的至少一氧化層18上的一電荷儲存層20、配置於相對第一主表面28之電荷儲存層20上的多數條字元線WL1至WL3以及配置來平行記憶胞10任一側的多數條位元線BL1至BL4。位元線BL1至BL4係與多數個記憶胞10的第一及第二源極/汲極區14與16作電性通訊。
電荷儲存層20可以是由氮化矽材料。更進一步，請參照第1D圖與第4圖，記憶胞10可能包括配置於電荷儲存層20之相對側上的一第二氧化層22或24，就如同第一氧化層18相對於半導體基底12的第一主表面28。多數條字元線WL1至WL3係配置於與半導體基底12之第一主表面28相對的第二氧化層22或24之上。字元線WL1至WL3可以是由摻雜的多晶矽或金屬所形成。
第5圖係繪示記憶體陣列80中之抹除非揮發記憶胞10的方法。抹除步驟的第一個步驟係被稱為”導通模式(Turn-On-Mode)”，其合併了記憶胞10的電洞注入抹除、記憶胞10之位元34與36的程式化與讀取記憶胞10之位元34與36的程式化狀態。記憶體陣列80包括半導體機底12、第一源極/汲極區14、第二源極/汲極區16以及介於第一源極/汲極區14與第二源極/汲極區16間的井區30。記憶體陣列80更包括在半導體基底12介於第一源極/汲極區14與第二源極/汲極區16間的多數個記憶胞10。記憶體陣列80也包括與個別記憶胞10相關的字元線WL1至WL3以及與記憶胞10之第一和第二源極/汲極區14和16作電性通訊的位元線BL1至BL4。每一個記憶胞10包括配置於井區30上之至少一氧化層18以及配置於氧化層18上之電荷儲存層20。為抹除此記憶胞10，係將參考電壓施加至記憶胞10的井區30，一抹除電壓係被施加至字元線WL1至WL3，而參考電壓係被施加至位元線BL1至BL4。
在第5B圖中，在電洞注入抹除前，此兩位元非揮發記憶胞10係為”關閉(off)”狀態，其係將此記憶胞閘極26以相對低或參考電壓進行偏壓記憶胞。第5C圖係繪示第5B圖之兩位元非揮發記憶胞10經過電洞注入抹除後的示意圖記憶胞。此兩位元非揮發記憶胞在電洞注入抹除後，在同樣相對低的偏壓或是參考電壓被施加至閘極26時，係具有誘發通道32施加。此誘發通道32係因為兩位元記憶胞10在”開啟(on)”的狀態而產生，且在閘極26上沒有額外的偏壓電壓。在電洞注入抹除後，記憶胞10的臨界電壓Vt係低於記憶胞在抹除前的臨界電壓Vti。此印證了關於第3A圖與第3B圖中描述的優點-第二位元效應變小以及藉此擴大操作區間。
請再次參照第5A圖之虛擬接地陣列80，在一較佳實施例中，在抹除方法中被施加至字元線WL1至WL3的抹除電壓係典型的為14至18伏特的直流電。在一較佳實施例中，抹除電壓係為14至20伏特的直流電。
程式化在記憶體陣列80中之記憶胞10的方法，”導通模式”的第二步驟係繪示於第6圖中。在第6圖中，記憶體陣列80之架構係等同於抹除方法中的描述。第6圖顯示了在記憶體陣列80中之一記憶胞10之右位元36程式化為零(zero)狀態或已程式化狀態。其係藉由施加參考電壓至井區30或進一步施加程式化電壓至與欲程式化之記憶體陣列80相關之字元線WL2來實現。同樣地，一字元線關閉關閉電壓係被施加至與欲程式化記憶胞10無關之陣列80中的字元線WL1至WL3。更進一步，一記憶胞位元程式化電壓係被施加至與欲程式化記體記憶胞10(在此係為右位元36)之被選定的第一或第二源極/汲極區14與16相關之位元線BL2。此記憶胞位元程式化電壓需足以使電子從未被選定第一或第二源極/汲極區14與16透過井區30穿隧前往至電荷儲存層20，以程式化與被選定的第一或第二源極/汲極區14與16相關的一個位元，在此係為右位元36。同樣地，一參考電壓係被施加至欲程式化記憶胞10之未被選定的第一或第二源極/汲極區14與16相關的位元線BL1，在此係為左位元34。其餘位元線BL3至BL4則浮接。
與欲程式化記憶胞10相關之字元線WL2的程式化電壓係典型地介於6至10伏特間的直流電。在一較佳實施例中，此程式化電壓係為8伏特的直流電。用於程式化方法的字元線關閉電壓係少於與欲關閉之字元線相關之記憶胞10的未程式化(抹除)臨界電壓。在一較佳實施例中，關閉電壓係為負5伏特的直流電。
第7圖係繪示關於第6圖所描述的程式化方法，其適於程式化記憶胞10的未被程式化的位元(或被程式化為”1”的狀態)，在此係為左位元34。如第7圖所示，目標記憶胞10之先前未程式化的位元係藉由改變與程式化位元相關之第一或第二源極/汲極區14與16相關的位元線BL1的電壓來程式化，其中的改變係為從參考電壓改為一記憶胞位元程式化電壓。而施加至與第6圖之已程式化位元相關之位元線BL2的電壓則係從記憶胞位元程式化電壓被改變為參考電壓。程式化的其餘步驟係與第6圖中之描述相同。
第2D圖係繪示將關於虛擬接地陣列80的漏電流方面之優點施加至本發明之TOM。如第2D圖所示(雖然同為您的專利，但在圖上標示prior art可能會造成審查委員誤解，故建議刪除2D圖上之prior art)，其係施加負5伏特的直流電以關閉字元線WL1至WL3以及將位元線BL3至BL4浮接，在第2C圖中之傳統TOM程式化步驟所產生的漏電流將不會產生於本發明的TOM程式化步驟。
第8圖係繪示讀取在記憶體陣列80中之記憶胞之左位元34(位元-L)的方法，即”導通模式”操作的最後一個步驟。記憶胞10與記憶體陣列80之架構係如同抹除方法及程式化方法中相關的描述。位元-左34係藉由施加一參考電壓至欲讀取之記憶胞10的井區30被讀取。更進一步，一讀取電壓係被施加至與欲讀取之記憶胞10相關之字元線WL2以及一字元線關閉電壓係被施加至與欲讀取之記憶胞10無關之字元線WL1與WL3。另外，一記憶胞位元讀取電壓係被施加至與欲讀取之記憶胞10之未被選定的第一或第二源極/汲極區14與16相關的位元線BL2，在此處係為與右位元36相關的源極/汲極區。同樣地，一參考電壓係被施加至與欲讀取之記憶胞10之被選定的第一或第二源極/汲極區14與16相關的位元線BL1，在此為左位元34的源極/汲極區。其餘的位元線BL3至BL4則浮接。此TOM讀取流程也可減少漏電流。
為了讀取與字元線WL2相關之記憶胞10而被施加至字元線WL2的讀取電壓係介於已抹除臨界電壓水平(Vt)及與字元線WL2相關之記憶胞10的已程式化電壓的臨界電壓間。被施加至與欲讀取之記憶胞10無關之字元線WL1與WL3的字元線關閉電壓係小於已抹除電壓臨界值(Vt)的狀態。如上所描述之讀取方法的記憶胞讀取電壓係典型地介於1至3伏特的直流電間。在一較佳實施例中，記憶胞讀取電壓係為1.6伏特的直流電。
第9圖係繪示與第8圖被施加之方法相關的讀取方法的描述，以讀取虛擬接地記憶體陣列80中記憶胞10的右位元(位元-R)36，其類似於第8圖之關於讀取位元-左34的流程的描述，為讀取與被選定字元線WL2相關之記憶胞10的位元-R36，記憶胞位元讀取電壓係被施加至與欲讀取之記憶胞10之未被選定的第一或第二的源極/汲極區14與16相關的位元線BL1，在此源極/汲極區係與左位元34有關。同樣地，參考電壓與欲讀取之記憶胞10之被選定的第一或第二的源極/汲極區14與16相關的位元線BL2，在此源極/汲極區係與右左位元36有關。其餘的讀取操作係與第8圖之描述相同。
雖然本發明已參照較佳實施例來作描述，吾人將瞭解的是，本發明並未受限於其中詳細之描述內容。替換方式及修改樣式係已於先前描述中所建議，而且其他替換方式及修改樣式將為熟習此項技藝人士所思及。特別是，根據本發明之方法的製程步驟，將包括具有實質上相同於本發明之方法的製程步驟以達成實質上相同結果的方法。因此，所有此類替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
10．．．記憶胞
12．．．半導體基底
14．．．第一源極/汲極區
16．．．第二源極/汲極區
18．．．氧化層
20．．．氮電荷捕捉層
22．．．額外(頂)氧化層
24．．．額外(底)氧化層
26．．．閘極層
28．．．基底主表面
30．．．井區
34．．．左位元
36．．．右位元
80．．．虛擬接地陣列
BL1～BL4．．．位元線
WL1～WL4．．．字元線
第1A圖係繪示根據本發明之較佳實施例之傳統非揮發記憶體之部分橫切面側面正視圖。
第1B圖係繪示根據本發明之較佳實施例之第1A圖實施之抹除方法之部分橫切面側面正視圖。
第1C圖係繪示根據本發明之較佳實施例之不一樣配置之非揮發記體記憶胞顯示之抹除方法之部分橫切面側面正視圖。
第1D圖係繪示根據本發明之較佳實施例之不一樣配置之非揮發記體記憶胞顯示之抹除方法之部分橫切面側面正視圖。
第1E圖係繪示第1A圖之傳統非揮發記憶胞之右位元經過通道熱電子程式化之部分橫切面側面正視圖。
第1F圖係繪示第1E圖之傳統非揮發記憶胞左位元經過通道熱電子程式化之部分橫切面側面正視圖，其中右位元已經程式化。
第1G圖係繪示第1A圖之兩位元非揮發記憶胞中的一個位元從未程式化狀態至已程式化狀態的第二位元操作區間之示意圖。
第1H圖係繪示兩位元非揮發記憶胞之示意圖，其中左位元為已程式化，右位元為未程式化。
第2A圖係繪示第1A圖之傳統非揮發記憶胞之左位元經過通道熱電子程式化之部分橫切面側面正視圖。
第2B圖係繪示藉由當右位元被以傳統程式化方法程式化後，右位元臨界電壓之改變所顯示的第二位元效應之曲線圖。
第2C圖係繪示如第1圖中之記憶胞被傳統方法程式化後在虛擬接地陣列中所產生之漏電流架構示意圖。
第2D圖係繪示根據本發明之較佳實施例之如第1圖中之記憶胞經過程式化步驟後在虛擬接地陣列中所產生之受漏電流影響的架構示意圖。
第3A圖係繪示根據本發明之較佳實施例之第1B圖之非揮發記憶體之左位元與右位元在被抹除後以及在被以傳統方法程式化後之所導致的電壓臨界。
第3B圖係繪示根據本發明之較佳實施例之當第1B圖之非揮發記憶體被抹除後以及在被以傳統方法程式化後之對左右位元偏移比較得到的曲線示意圖。
第4圖係繪示如第1圖之非揮發記憶體之具有每一記憶胞兩位元之非揮發記憶體氮捕捉記憶體的虛擬接地陣列架構方塊圖。
第5A圖係繪示根據本發明之較佳實施例之第4圖之兩位元非揮發記憶體虛擬接地陣列顯示之”導通模式”記憶體抹除方法的架構方塊圖。
第5B圖係繪示如第1圖之非揮發記憶胞的部分橫切面側面正視圖，其中其係在電洞注入抹除前，且記憶胞為”關閉”狀態，而且沒有閘極偏壓電能被施加。
第5C圖係繪示如第1圖之非揮發記憶胞的部分橫切面側面正視圖，其中其係在電洞注入抹除後，且記憶胞為”開啟”狀態，而且沒有閘極偏壓電能被施加。
第6圖係繪示第5A圖之兩位元非揮發記憶體虛擬接地陣列顯示之特殊非揮發記憶胞之第一位元(右位元)的”導通模式”程式化的架構方塊圖。
第7圖係繪示第5A圖之兩位元非揮發記憶體虛擬接地陣列顯示之特殊非揮發記憶胞之第二位元(左位元)的”導通模式”程式化的架構方塊圖。
第8圖係繪示第5A圖之兩位元非揮發記憶體虛擬接地陣列顯示之特殊非揮發記憶胞之第二位元(位元-L或左位元)之第二位元的”導通模式”讀取的架構方塊圖。
第9圖係繪示第5A圖之兩位元非揮發記憶體虛擬接地陣列顯示之特殊非揮發記憶胞之第二位元(位元-R或右位元)之第第一位元的”導通模式”讀取的架構方塊圖。
10．．．記憶胞
34．．．左位元
36．．．右位元
80．．．虛擬接地陣列
BL1～BL4．．．位元線
WL1～WL4．．．字元線

Claims (13)

  1. 一種記憶體陣列中之非揮發記憶胞的運作方法，包括：該記憶體陣列包括：一半導體基底；一第一源極/汲極；一第二源極/汲極；一井區，係位於該第一源極/汲極與該第二源極/汲極之間；多數個記憶胞，係配置於該半導體基底上，且位於該第一源極/汲極與該第二源極/汲極之間，每一該些記憶胞包括位於該井區上之至少一第一氧化層以及位於該至少一第一氧化層的一電荷儲存層；多數個字元線，係分別連接至該些記憶胞其中之一；以及多數個位元線，係與該些記憶胞的該第一源極/汲極與該第二源極/汲極作電性通訊；該方法包括：施加一井區參考電壓至該些記憶胞之該井區；施加一抹除電壓至該些字元線；以及施加一位元線參考電壓至該些位元線，以使電洞注入至每一記憶胞之該電荷儲存層。
  2. 如申請專利範圍第1項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該些字元線之該抹除電壓係為14伏特至20伏特的直流電壓。
  3. 如申請專利範圍第1項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該些記憶胞包括配置於該電荷儲存層之上的至少一 第二氧化層。
  4. 如申請專利範圍第1項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該些記憶胞包括配置於該電荷儲存層之下的至少一第二氧化層。
  5. 如申請專利範圍第4項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該抹除電壓係為負14伏特至負20伏特的直流電壓。
  6. 如申請專利範圍第1項所述之記憶體陣列中之非揮發記憶胞的運作方法，更包括一程式化方法，該程式化方法包括：施加該井區參考電壓至該井區；施加一程式化電壓至與一欲程式化記憶胞相對應的該些字元線其中之一；施加一字元線關閉電壓至該記憶體陣列中非與該欲程式化記憶胞對應之該些字元線；施加一記憶胞位元程式化電壓至與該欲程式化記憶胞之被選定的該第一或第二源極/汲極一端所對應的該些位元線，該記憶胞位元程式化電壓係足以使電子從未被選定的該第一或第二源極/汲極穿過該井區而至該電荷儲存層以程式化與被選定之該第一或第二源極/汲極對應的一位元；施加一參考電壓至與該欲程式化記憶胞之未被選定之該第一源極/汲極與該第二源極/汲極一端所對應的該些位元線；以及允許其餘的位元線電性浮接。
  7. 如申請專利範圍第6項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該些字元線其中之一的該程式化電壓係為介於6伏 特至10伏特之間的直流電壓。
  8. 如申請專利範圍第6項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該字元線關閉電壓係為介於負3伏特至負6伏特之間的直流電壓。
  9. 如申請專利範圍第6項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該記憶胞位元程式化電壓係為介於4伏特至6伏特之間的直流電壓。
  10. 如申請專利範圍第6項所述之記憶體陣列中之非揮發記憶胞的運作方法，更包括一讀取方法，該讀取方法包括：施加該井區參考電壓至該井區；施加一讀取電壓至與一欲讀取記憶胞對應之該些字元線其中之一，施加一字元線關閉電壓至該記憶體陣列中非與該欲程式化記憶胞對應之該些字元線；施加一記憶胞位元讀取電壓至與該欲讀取記憶胞之未被選定之該第一或第二源極/汲極一端所對應的該些位元線；施加一讀取參考電壓至與該欲讀取記憶胞之被選定之該第一或第二源極/汲極一端所對應的該些位元線；以及允許其餘的位元線電性浮接。
  11. 如申請專利範圍第10項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該字元線讀取電壓係為介於負3伏特至6伏特的直流電壓。
  12. 如申請專利範圍第10項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該字元線關閉電壓係為介於負3伏特至負6伏特的直流電壓。
  13. 如申請專利範圍第10項所述之記憶體陣列中之非揮發記憶胞的運作方法，其中該記憶胞位元讀取電壓係為介於1伏特至2伏特的直流電壓。
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